JP3183331B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/24—Bit-line control circuits
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、１つのメモリセルに複数のビットの情報の記
憶が可能なＤＲＡＭ型の半導体記憶装置に関する。
し、特に、１つのメモリセルに複数のビットの情報の記
憶が可能なＤＲＡＭ型の半導体記憶装置に関する。
【０００２】
【従来の技術】この種の半導体記憶装置の従来技術とし
て、ダイナミック型半導体記憶装置の高集積化を目的と
しては、１つのメモリセルに２ビット分の情報の記憶を
可能にする構成が例えば特願平８−３５２６３５号で提
案されている。
て、ダイナミック型半導体記憶装置の高集積化を目的と
しては、１つのメモリセルに２ビット分の情報の記憶を
可能にする構成が例えば特願平８−３５２６３５号で提
案されている。
【０００３】図９は、上記特願平８−３５２６３５号に
提案される従来の半導体記憶装置の一例を示したもので
あり、メモリセルと、読み出しおよび書き込みのための
回路を示したものである。図１０は、図９に示した従来
例の動作を説明するための入力タイミング波形を示し、
図１１は同じく図９に示した従来例の動作を説明するた
めのビット線の読み出し時の波形を示すものである。
提案される従来の半導体記憶装置の一例を示したもので
あり、メモリセルと、読み出しおよび書き込みのための
回路を示したものである。図１０は、図９に示した従来
例の動作を説明するための入力タイミング波形を示し、
図１１は同じく図９に示した従来例の動作を説明するた
めのビット線の読み出し時の波形を示すものである。
【０００４】図９において、１はメモリセルアレイ２０
内のダイナミック型半導体記憶装置のメモリセル、２は
蓄積容量、３はトランスファゲート、４は蓄積ノードを
それぞれ示す。ビット線は相補型の主ビット線ＧＢＬ，
／ＧＢＬと副ビット線ＢＬＵ１，／ＢＬＵ１，ＢＬＵ
２，／ＢＬＵ２，ＳＢＬ，／ＳＢＬ，ＢＬＬ１，／ＢＬ
Ｌ１，ＢＬＬ２，／ＢＬＬ２とに階層化されており、１
組の主ビット線ＧＢＬ，／ＧＢＬには、主センスアンプ
２１と複数の副センスアンプ２２が接続されている。
内のダイナミック型半導体記憶装置のメモリセル、２は
蓄積容量、３はトランスファゲート、４は蓄積ノードを
それぞれ示す。ビット線は相補型の主ビット線ＧＢＬ，
／ＧＢＬと副ビット線ＢＬＵ１，／ＢＬＵ１，ＢＬＵ
２，／ＢＬＵ２，ＳＢＬ，／ＳＢＬ，ＢＬＬ１，／ＢＬ
Ｌ１，ＢＬＬ２，／ＢＬＬ２とに階層化されており、１
組の主ビット線ＧＢＬ，／ＧＢＬには、主センスアンプ
２１と複数の副センスアンプ２２が接続されている。
【０００５】次に、図１０に示す入力タイミング波形を
参照して、図９に示した半導体記憶装置の回路動作を説
明する。
参照して、図９に示した半導体記憶装置の回路動作を説
明する。
【０００６】時刻ｔ０において、副ビット線のプリチャ
ージ制御信号ＰＤＬが図示のようにＨレベルからＬレベ
ルに変化すると、図９の副ビット線プリチャージ回路２
３の全てのトランジスタがオフして、副ビット線ＢＬＵ
１，／ＢＬＵ１，ＢＬＵ２，／ＢＬＵ２，ＳＢＬ，／Ｓ
ＢＬ，ＢＬＬ１，／ＢＬＬ１，ＢＬＬ２，／ＢＬＬ２の
プリチャージが終了する。副ビット線ＢＬＵ１，／ＢＬ
Ｕ１，ＢＬＵ２，／ＢＬＵ２，ＳＢＬ，／ＳＢＬ，ＢＬ
Ｌ１，／ＢＬＬ１，ＢＬＬ２，／ＢＬＬ２の電圧はいず
れも１／２Ｖｃｃのままである。
ージ制御信号ＰＤＬが図示のようにＨレベルからＬレベ
ルに変化すると、図９の副ビット線プリチャージ回路２
３の全てのトランジスタがオフして、副ビット線ＢＬＵ
１，／ＢＬＵ１，ＢＬＵ２，／ＢＬＵ２，ＳＢＬ，／Ｓ
ＢＬ，ＢＬＬ１，／ＢＬＬ１，ＢＬＬ２，／ＢＬＬ２の
プリチャージが終了する。副ビット線ＢＬＵ１，／ＢＬ
Ｕ１，ＢＬＵ２，／ＢＬＵ２，ＳＢＬ，／ＳＢＬ，ＢＬ
Ｌ１，／ＢＬＬ１，ＢＬＬ２，／ＢＬＬ２の電圧はいず
れも１／２Ｖｃｃのままである。
【０００７】また、時刻ｔ０において、書き込み用ゲー
トのトランスファゲート制御信号ＣＴＧＬ、副ビット線
ＳＢＬ，／ＳＢＬに挿入されたトランスファゲートの制
御信号ＴＧＬが図示のようにＨレベルからＬレベルに変
化し、制御信号ＣＴＧＬ，ＴＧＬをゲート入力とするト
ランジスタがオフし、副ビット線ＳＢＬとＢＬＬ１，／
ＳＢＬと／ＢＬＬ１，ＢＬＬ１とＢＬＬ２，／ＢＬＬ１
と／ＢＬＬ２がいずれも互いに切り離される。
トのトランスファゲート制御信号ＣＴＧＬ、副ビット線
ＳＢＬ，／ＳＢＬに挿入されたトランスファゲートの制
御信号ＴＧＬが図示のようにＨレベルからＬレベルに変
化し、制御信号ＣＴＧＬ，ＴＧＬをゲート入力とするト
ランジスタがオフし、副ビット線ＳＢＬとＢＬＬ１，／
ＳＢＬと／ＢＬＬ１，ＢＬＬ１とＢＬＬ２，／ＢＬＬ１
と／ＢＬＬ２がいずれも互いに切り離される。
【０００８】次に、時刻ｔ１において、ワード線ＷＬＵ
２ｎ−１をＬレベルからＨレベルに変化させると、トラ
ンスファゲート３がオンし、蓄積容量２に蓄えられてい
た情報が副ビット線ＢＬＵ２，ＢＬＵ１，ＳＢＬに電荷
転送される。
２ｎ−１をＬレベルからＨレベルに変化させると、トラ
ンスファゲート３がオンし、蓄積容量２に蓄えられてい
た情報が副ビット線ＢＬＵ２，ＢＬＵ１，ＳＢＬに電荷
転送される。
【０００９】図９に示す半導体記憶装置のメモリセル１
は１つの蓄積容量に２ビットの情報を蓄えるため、メモ
リセル１が情報を保持しているときの蓄積ノード４の電
圧は電源電圧Ｖｃｃ、２／３Ｖｃｃ，１／３Ｖｃｃ，Ｇ
ＮＤ（接地電位）の４種類ある。これらの４つの状態
は、２ビットの２進数“１１”，“１０”，“０１”，
“００”にそれぞれ対応する。
は１つの蓄積容量に２ビットの情報を蓄えるため、メモ
リセル１が情報を保持しているときの蓄積ノード４の電
圧は電源電圧Ｖｃｃ、２／３Ｖｃｃ，１／３Ｖｃｃ，Ｇ
ＮＤ（接地電位）の４種類ある。これらの４つの状態
は、２ビットの２進数“１１”，“１０”，“０１”，
“００”にそれぞれ対応する。
【００１０】このうち、“１０”（２／３Ｖｃｃ）の情
報を読み出すときの主ビット線ＧＢＬ，／ＧＢＬと副ビ
ット線ＳＢＬ，／ＳＢＬ，ＢＬＵ２，／ＢＬＵ２の波形
を示したものが図１１である。
報を読み出すときの主ビット線ＧＢＬ，／ＧＢＬと副ビ
ット線ＳＢＬ，／ＳＢＬ，ＢＬＵ２，／ＢＬＵ２の波形
を示したものが図１１である。
【００１１】時刻ｔ１において、ワード線ＷＬＵ２ｎ−
１が立ち上がった後、メモリセル１が情報“１１”を保
持しているときに相補の副ビット線対ＢＬＵ１，／ＢＬ
Ｕ１の間に生じる電位差をΔＶとすると、メモリセル１
が情報“１０”を保持しいるときは図１１に示すように
１／３ΔＶの電位差が生じる。
１が立ち上がった後、メモリセル１が情報“１１”を保
持しているときに相補の副ビット線対ＢＬＵ１，／ＢＬ
Ｕ１の間に生じる電位差をΔＶとすると、メモリセル１
が情報“１０”を保持しいるときは図１１に示すように
１／３ΔＶの電位差が生じる。
【００１２】次に、時刻ｔ２において、リードスイッチ
信号ＲＳが、図１０に示すようにＬレベルからＨレベル
に変化すると、副センスアンプ２２のトランジスタ８，
９がオンし、図示されない主ビット線プリチャージ回路
によって１／２Ｖｃｃにプリチャージされた主ビット線
ＧＢＬ，／ＧＢＬの電位が、センストランジスタ６，７
のゲート電圧、すなわち副ビット線対ＳＢＬ，／ＳＢＬ
のレベルに応じて下げられる。これによって、副ビット
線／ＳＢＬ，ＳＢＬに読み出された電位差が主ビット線
ＧＢＬ，／ＧＢＬに伝達される。
信号ＲＳが、図１０に示すようにＬレベルからＨレベル
に変化すると、副センスアンプ２２のトランジスタ８，
９がオンし、図示されない主ビット線プリチャージ回路
によって１／２Ｖｃｃにプリチャージされた主ビット線
ＧＢＬ，／ＧＢＬの電位が、センストランジスタ６，７
のゲート電圧、すなわち副ビット線対ＳＢＬ，／ＳＢＬ
のレベルに応じて下げられる。これによって、副ビット
線／ＳＢＬ，ＳＢＬに読み出された電位差が主ビット線
ＧＢＬ，／ＧＢＬに伝達される。
【００１３】次に、時刻ｔ３において、リードスイッチ
信号ＲＳがＬレベルに立ち下がり、主センスアンプ２１
により主ビット線ＧＢＬ，／ＧＢＬの電位差が、図１１
に示すようにＶｃｃまたはＧＮＤレベルに増幅される。
その際、図１１に示すように、メモリセル１が情報“１
０”を保持しているときは、主ビット線ＧＢＬがＶｃｃ
レベル、主ビット線／ＧＢＬがＧＮＤレベルに増幅され
る。これは、上位ビットの読み出し動作を表しており、
“Ｈ”データが読み出されることを示している。
信号ＲＳがＬレベルに立ち下がり、主センスアンプ２１
により主ビット線ＧＢＬ，／ＧＢＬの電位差が、図１１
に示すようにＶｃｃまたはＧＮＤレベルに増幅される。
その際、図１１に示すように、メモリセル１が情報“１
０”を保持しているときは、主ビット線ＧＢＬがＶｃｃ
レベル、主ビット線／ＧＢＬがＧＮＤレベルに増幅され
る。これは、上位ビットの読み出し動作を表しており、
“Ｈ”データが読み出されることを示している。
【００１４】主ビット線ＧＢＬ，／ＧＢＬが増幅されて
いる間（時刻ｔ３からｔ４まで）、主ビット線ＧＢＬ，
／ＧＢＬと副ビット線ＳＢＬ，／ＳＢＬの間にキャパシ
タ１０，１１とそれぞれ直列に接続されたトランスファ
ゲート１９，２０の導通を制御する信号ＣＰＥはＨレベ
ルであるため、読み出し用回路２４のキャパシタ１０，
１１によって主ビット線ＧＢＬ，／ＧＢＬの電位変動の
影響を受けて、副ビット線対ＳＢＬ，／ＳＢＬの電位も
変動する。
いる間（時刻ｔ３からｔ４まで）、主ビット線ＧＢＬ，
／ＧＢＬと副ビット線ＳＢＬ，／ＳＢＬの間にキャパシ
タ１０，１１とそれぞれ直列に接続されたトランスファ
ゲート１９，２０の導通を制御する信号ＣＰＥはＨレベ
ルであるため、読み出し用回路２４のキャパシタ１０，
１１によって主ビット線ＧＢＬ，／ＧＢＬの電位変動の
影響を受けて、副ビット線対ＳＢＬ，／ＳＢＬの電位も
変動する。
【００１５】メモリセル１が情報“１０”を保持してい
るときには、副ビット線ＳＢＬ，ＢＬＵ１，ＢＬＵ２は
１／３ΔＶだけ電位が下げられ、副ビット線／ＳＢＬ，
／ＢＬＵ１，／ＢＬＵ２は１／３ΔＶだけ電位が上げら
れる。これにより、図１１に示す場合には、主ビット線
ＳＢＬと／ＳＢＬの電位が逆転する。
るときには、副ビット線ＳＢＬ，ＢＬＵ１，ＢＬＵ２は
１／３ΔＶだけ電位が下げられ、副ビット線／ＳＢＬ，
／ＢＬＵ１，／ＢＬＵ２は１／３ΔＶだけ電位が上げら
れる。これにより、図１１に示す場合には、主ビット線
ＳＢＬと／ＳＢＬの電位が逆転する。
【００１６】次に、時刻ｔ４において、制御信号ＴＧＵ
およびＣＰＥがＬレベルに立ち下がり、メモリセルアレ
イ２５ａ〜２５ｄ内のビット線とセンスアンプとが切り
離され、また、これ以降、副ビット線の電位が主ビット
線ＧＢＬ，／ＧＢＬの電位変動による影響を受けなくな
る。
およびＣＰＥがＬレベルに立ち下がり、メモリセルアレ
イ２５ａ〜２５ｄ内のビット線とセンスアンプとが切り
離され、また、これ以降、副ビット線の電位が主ビット
線ＧＢＬ，／ＧＢＬの電位変動による影響を受けなくな
る。
【００１７】次に、時刻ｔ５において、ライトスイッチ
信号ＷＳＵが立ち上がり、増幅された主ビット線ＧＢ
Ｌ，／ＧＢＬの電位が副ビット線ＢＬＵ１，ＢＬＵ２お
よび／ＢＬＵ１，／ＢＬＵ２にそれぞれ書き込まれる。
信号ＷＳＵが立ち上がり、増幅された主ビット線ＧＢ
Ｌ，／ＧＢＬの電位が副ビット線ＢＬＵ１，ＢＬＵ２お
よび／ＢＬＵ１，／ＢＬＵ２にそれぞれ書き込まれる。
【００１８】その後、時刻ｔ６において、ライトスイッ
チ信号ＷＳＵが立ち下がり、主ビット線ＧＢＬ，／ＧＢ
Ｌが１／２Ｖｃｃにプリチャ−ジされる。
チ信号ＷＳＵが立ち下がり、主ビット線ＧＢＬ，／ＧＢ
Ｌが１／２Ｖｃｃにプリチャ−ジされる。
【００１９】次に、時刻ｔ７において、再びリードスイ
ッチ信号ＲＳが活性化され、副ビット線ＳＢＬ，／ＳＢ
Ｌの電位差が主ビット線ＧＢＬ，／ＧＢＬに伝達され、
増幅される。このとき、メモリセル１が情報“１１”を
保持しているときには、再び“Ｈ”データが読み出され
るが、メモリセル１が情報“１０”を保持しているとき
には、図１１に示すように、副ビット線ＳＢＬ，／ＳＢ
Ｌの電位が上位ビットの読み出しのときと逆転している
ため、今度は“Ｌ”データが読み出される。このときの
読み出し動作が、下位ビットの読み出し動作となる。上
位ビットの読み出し動作と合わせて、図１１では“１
０”が順次読み出されている様子が示されている。
ッチ信号ＲＳが活性化され、副ビット線ＳＢＬ，／ＳＢ
Ｌの電位差が主ビット線ＧＢＬ，／ＧＢＬに伝達され、
増幅される。このとき、メモリセル１が情報“１１”を
保持しているときには、再び“Ｈ”データが読み出され
るが、メモリセル１が情報“１０”を保持しているとき
には、図１１に示すように、副ビット線ＳＢＬ，／ＳＢ
Ｌの電位が上位ビットの読み出しのときと逆転している
ため、今度は“Ｌ”データが読み出される。このときの
読み出し動作が、下位ビットの読み出し動作となる。上
位ビットの読み出し動作と合わせて、図１１では“１
０”が順次読み出されている様子が示されている。
【００２０】その後、時刻ｔ９において、図１０に示す
ようにライトスイッチ信号ＷＳＬおよび制御信号ＴＧＬ
を立ち上げ、主ビット線ＧＢＬ，／ＧＢＬのデータを副
ビット線ＳＢＬ，ＢＬＬ１，および／ＳＢＬ，／ＢＬＬ
１にそれぞれ書き込む。
ようにライトスイッチ信号ＷＳＬおよび制御信号ＴＧＬ
を立ち上げ、主ビット線ＧＢＬ，／ＧＢＬのデータを副
ビット線ＳＢＬ，ＢＬＬ１，および／ＳＢＬ，／ＢＬＬ
１にそれぞれ書き込む。
【００２１】ライトスイッチ信号ＷＳＬを立ち下げた
後、例えば図１１に示すように、メモリセル１に情報
“１０”が保持されていたとき、副ビット線ＢＬＵ１，
ＢＬＵ２はＶｃｃレベル、副ビット線ＳＢＬ，ＢＬＬ１
はＧＮＤレベルとなっている。
後、例えば図１１に示すように、メモリセル１に情報
“１０”が保持されていたとき、副ビット線ＢＬＵ１，
ＢＬＵ２はＶｃｃレベル、副ビット線ＳＢＬ，ＢＬＬ１
はＧＮＤレベルとなっている。
【００２２】ところで、副ビット線ＢＬＵ１の寄生容量
（ワード線ｎ本分）をＣｂとすると、副ビット線ＢＬＵ
２およびＢＬＬ１の寄生容量もＣｂとなる。また、メモ
リセル１の蓄積容量をＣｓ，副ビット線ＳＢＬの寄生容
量をＣａとすると、時刻ｔ１０において制御信号ＴＧＵ
を立ち上げたとき、副ビット線ＢＬＵ２，ＢＬＵ１，Ｓ
ＢＬ，ＢＬＬ１は全て接続され、容量結合により副ビッ
ト線ＢＬＵ１および蓄積ノード４の電圧レベルは、次式
（１）のようになる。
（ワード線ｎ本分）をＣｂとすると、副ビット線ＢＬＵ
２およびＢＬＬ１の寄生容量もＣｂとなる。また、メモ
リセル１の蓄積容量をＣｓ，副ビット線ＳＢＬの寄生容
量をＣａとすると、時刻ｔ１０において制御信号ＴＧＵ
を立ち上げたとき、副ビット線ＢＬＵ２，ＢＬＵ１，Ｓ
ＢＬ，ＢＬＬ１は全て接続され、容量結合により副ビッ
ト線ＢＬＵ１および蓄積ノード４の電圧レベルは、次式
（１）のようになる。
【００２３】
【数１】
【００２４】ここで、メモリセル１の蓄積容量Ｃｓおよ
び副ビット線ＳＢＬの寄生容量Ｃａを副ビット線ＢＬＵ
１の寄生容量Ｃｂに比べて十分に小さいと仮定して無視
すると、副ビット線ＢＬＵ１および蓄積ノード４の電圧
レベルは２／３Ｖｃｃとなる。
び副ビット線ＳＢＬの寄生容量Ｃａを副ビット線ＢＬＵ
１の寄生容量Ｃｂに比べて十分に小さいと仮定して無視
すると、副ビット線ＢＬＵ１および蓄積ノード４の電圧
レベルは２／３Ｖｃｃとなる。
【００２５】その後、時刻ｔ１２においてワード線ＷＬ
Ｕ２ｎ−１を立ち下げることにより、メモリセル１に２
／３Ｖｃｃ、すなわち、情報“０１”が再書き込みされ
る。蓄積容量ＣｓおよびＣａが蓄積容量Ｃｂに比べて十
分に小さいと改定したときに、４つの状態での再書き込
み時の各副ビット線の電圧を表１に示す。
Ｕ２ｎ−１を立ち下げることにより、メモリセル１に２
／３Ｖｃｃ、すなわち、情報“０１”が再書き込みされ
る。蓄積容量ＣｓおよびＣａが蓄積容量Ｃｂに比べて十
分に小さいと改定したときに、４つの状態での再書き込
み時の各副ビット線の電圧を表１に示す。
【００２６】
【表１】
【００２７】なお、図９中、ＨＶＣＤは副ビット線のプ
リチャージ用電源線である。すなわち、ＰＤＬが“Ｈ”
のときに１／２Ｖｃｃの電位を供給する。ＣＴＧＵは
“Ｈ”レベルに固定である。ＣＴＧＵは、副センスアン
プ２２より下側のワード線、すなわち、ＷＬＬ１〜ＷＬ
Ｌ２ｎが選択された時に、前に述べたＣＴＧＬと同じ動
作をする。このとき、ＣＴＧＬはＨ固定となる。ＨＶＣ
１Ｐは、メモリセル１のキャパシタの対極（プレート）
電位となる。通常は１／２Ｖｃｃ固定で、前述の動作と
は特に関係しない。
リチャージ用電源線である。すなわち、ＰＤＬが“Ｈ”
のときに１／２Ｖｃｃの電位を供給する。ＣＴＧＵは
“Ｈ”レベルに固定である。ＣＴＧＵは、副センスアン
プ２２より下側のワード線、すなわち、ＷＬＬ１〜ＷＬ
Ｌ２ｎが選択された時に、前に述べたＣＴＧＬと同じ動
作をする。このとき、ＣＴＧＬはＨ固定となる。ＨＶＣ
１Ｐは、メモリセル１のキャパシタの対極（プレート）
電位となる。通常は１／２Ｖｃｃ固定で、前述の動作と
は特に関係しない。
【００２８】上記特願平８−３５２６３５号には、もう
一つの構成例が示されている。図１２は、上記特願平８
−３５２６３５号に提案される従来の半導体記憶装置の
もう一つの構成例を示したものであり、図１３は、図１
２の動作を説明するための入力波形を示すものである。
また、図１４は同じく図１２の回路の動作を説明するた
めのものであり、ビット線の読み出し時の波形を示すも
のである。
一つの構成例が示されている。図１２は、上記特願平８
−３５２６３５号に提案される従来の半導体記憶装置の
もう一つの構成例を示したものであり、図１３は、図１
２の動作を説明するための入力波形を示すものである。
また、図１４は同じく図１２の回路の動作を説明するた
めのものであり、ビット線の読み出し時の波形を示すも
のである。
【００２９】図１２の回路の構成が図９の回路の構成と
異なるのは、トランスファゲートにより分割された副ビ
ット線ＢＬＵ２とＢＬＵ１の寄生容量の比である。ま
た、図１２の回路の構成による場合、上位ビットの再書
き込みデータは副ビット線ＢＬＵ２に書き込まれ、下位
ビットの再書き込みデータは副ビット線ＢＬＵ１に書き
込まれる。その後、図１３に示す時刻ｔ１０において、
トランスファゲート信号ＣＴＧＵを立ち上げることによ
り、副ビット線ＢＬＵ１とＢＬＵ２は接続され、図１４
に示すようにメモリセル１に情報“１０”が保持されて
いたときには、容量結合により副ビット線ＢＬＵ１およ
び蓄積ノード４の電圧レベルは、次式（２）のようにな
る。
異なるのは、トランスファゲートにより分割された副ビ
ット線ＢＬＵ２とＢＬＵ１の寄生容量の比である。ま
た、図１２の回路の構成による場合、上位ビットの再書
き込みデータは副ビット線ＢＬＵ２に書き込まれ、下位
ビットの再書き込みデータは副ビット線ＢＬＵ１に書き
込まれる。その後、図１３に示す時刻ｔ１０において、
トランスファゲート信号ＣＴＧＵを立ち上げることによ
り、副ビット線ＢＬＵ１とＢＬＵ２は接続され、図１４
に示すようにメモリセル１に情報“１０”が保持されて
いたときには、容量結合により副ビット線ＢＬＵ１およ
び蓄積ノード４の電圧レベルは、次式（２）のようにな
る。
【００３０】
【数２】
【００３１】また、副ビット線ＢＬＵ１の領域内のワー
ド線、例えばワード線ＷＬＵ１が活性化され、メモリセ
ル１の情報“１０”が読み出される場合、容量結合によ
り副ビット線ＢＬＵ１および蓄積ノード４の電圧レベル
は、次式（３）のようになる。
ド線、例えばワード線ＷＬＵ１が活性化され、メモリセ
ル１の情報“１０”が読み出される場合、容量結合によ
り副ビット線ＢＬＵ１および蓄積ノード４の電圧レベル
は、次式（３）のようになる。
【００３２】
【数３】
【００３３】いずれの場合も、メモリセル１の蓄積容量
Ｃｓが副ビット線ＢＬＵ１の寄生容量Ｃｂに比べて十分
小さいと仮定して無視すると、副ビット線ＢＬＵ１およ
び蓄積ノード４の電圧レベルは２／３Ｖｃｃとなる。
Ｃｓが副ビット線ＢＬＵ１の寄生容量Ｃｂに比べて十分
小さいと仮定して無視すると、副ビット線ＢＬＵ１およ
び蓄積ノード４の電圧レベルは２／３Ｖｃｃとなる。
【００３４】
【発明が解決しようとする課題】しかし、上述した従来
の半導体記憶装置は、メモリセルの蓄積容量Ｃｓおよび
副センスアンプの副ビット線寄生容量Ｃａが配線部の副
ビット線寄生容量Ｃｂに比べて十分小さいと仮定してい
るため、動作マージンを改善するためにメモリセルの蓄
積容量を増やしたとき、メモリセルの蓄積容量Ｃｓによ
る再書き込み電圧レベルが変動し、逆に読み出しマージ
ン等の劣化を招いた。
の半導体記憶装置は、メモリセルの蓄積容量Ｃｓおよび
副センスアンプの副ビット線寄生容量Ｃａが配線部の副
ビット線寄生容量Ｃｂに比べて十分小さいと仮定してい
るため、動作マージンを改善するためにメモリセルの蓄
積容量を増やしたとき、メモリセルの蓄積容量Ｃｓによ
る再書き込み電圧レベルが変動し、逆に読み出しマージ
ン等の劣化を招いた。
【００３５】本発明の目的は、メモリセルの蓄積容量が
増大して、ビット線の寄生容量に対して無視できない大
きさになっても、多値の書き込み電圧レベルを一定に保
つことのできるダイナミック型半導体記憶装置を提供す
ることにある。
増大して、ビット線の寄生容量に対して無視できない大
きさになっても、多値の書き込み電圧レベルを一定に保
つことのできるダイナミック型半導体記憶装置を提供す
ることにある。
【００３６】
【課題を解決するための手段】上記目的を達成するため
に、本発明のダイナミック型半導体記憶装置は、副ビッ
ト線対と、 前記副ビット線対に結合された、主ビット
線対と、前記主ビット線対に接続されてなる第１のセン
スアンプと、前記主ビット線対に１または複数接続さ
れ、それぞれに前記副ビット線対が接続されてなる第２
のセンスアンプと、前記副ビット線対の途中に設けら
れ、前記副ビット線対を容量値の異なる第１の部分と第
２の部分とに切り離すトランスファゲートと、前記第１
の部分と前記第２の部分とに設けられた１または複数の
ダミーセルと、前記第１の部分と前記第２の部分とに上
位ビット電圧／下位ビット電圧を書き込み、その後に、
前記トランスファゲートを活性化させて、電荷の配分に
よって４つの電圧状態を作り、メモリセルに４つの状態
を書き込む制御手段とを含む。
に、本発明のダイナミック型半導体記憶装置は、副ビッ
ト線対と、 前記副ビット線対に結合された、主ビット
線対と、前記主ビット線対に接続されてなる第１のセン
スアンプと、前記主ビット線対に１または複数接続さ
れ、それぞれに前記副ビット線対が接続されてなる第２
のセンスアンプと、前記副ビット線対の途中に設けら
れ、前記副ビット線対を容量値の異なる第１の部分と第
２の部分とに切り離すトランスファゲートと、前記第１
の部分と前記第２の部分とに設けられた１または複数の
ダミーセルと、前記第１の部分と前記第２の部分とに上
位ビット電圧／下位ビット電圧を書き込み、その後に、
前記トランスファゲートを活性化させて、電荷の配分に
よって４つの電圧状態を作り、メモリセルに４つの状態
を書き込む制御手段とを含む。
【００３７】トランスファゲートによって複数に分割さ
れたビット線毎に、その寄生容量の比が正確に所望の値
となるようにダミーセルを設けることにより、再書き込
み時のビット線の容量結合により、正確に複数のレベル
を作成することを可能にし、多値のダイナミック型半導
体記憶装置の動作マージンが向上する。
れたビット線毎に、その寄生容量の比が正確に所望の値
となるようにダミーセルを設けることにより、再書き込
み時のビット線の容量結合により、正確に複数のレベル
を作成することを可能にし、多値のダイナミック型半導
体記憶装置の動作マージンが向上する。
【００３８】本発明の実施態様では、前記ダミーセル
は、待機時には非活性化され、ダミーセルの少なくとも
１つは再書き込み時にのみ活性化されることを特徴とす
る。
は、待機時には非活性化され、ダミーセルの少なくとも
１つは再書き込み時にのみ活性化されることを特徴とす
る。
【００３９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００４０】図１は、本発明の第１の実施の形態のダイ
ナミック型半導体記憶装置のメモリセルおよび読み出
し、書き込みのための回路を示したものである。図２
は、図１に示した本発明の第１の実施の形態の動作を説
明するための入力タイミング波形を示し、図３は同じく
図１に示した本発明の第１の実施の形態の動作を説明す
るためのビット線の読み出し時の波形を示すものであ
る。
ナミック型半導体記憶装置のメモリセルおよび読み出
し、書き込みのための回路を示したものである。図２
は、図１に示した本発明の第１の実施の形態の動作を説
明するための入力タイミング波形を示し、図３は同じく
図１に示した本発明の第１の実施の形態の動作を説明す
るためのビット線の読み出し時の波形を示すものであ
る。
【００４１】図１において、１はダイナミック型半導体
記憶装置のメモリセル、２は蓄積容量、３はトランスフ
ァゲート、４は蓄積ノードである。ビット線は相補型の
主ビット線（主ビット線対）ＧＢＬ，／ＧＢＬと副ビッ
ト線（副ビット線対）ＢＬＵ１，／ＢＬＵ１，ＢＬＵ
２，／ＢＬＵ２，ＳＢＬ，／ＳＢＬ，ＢＬＬ１，／ＢＬ
Ｌ１，ＢＬＬ２，／ＢＬＬ２とに階層化されており、１
組の主ビット線ＧＢＬ，／ＧＢＬには１つの主センスア
ンプ２１および複数の副センスアンプ２２が接続されて
いる。
記憶装置のメモリセル、２は蓄積容量、３はトランスフ
ァゲート、４は蓄積ノードである。ビット線は相補型の
主ビット線（主ビット線対）ＧＢＬ，／ＧＢＬと副ビッ
ト線（副ビット線対）ＢＬＵ１，／ＢＬＵ１，ＢＬＵ
２，／ＢＬＵ２，ＳＢＬ，／ＳＢＬ，ＢＬＬ１，／ＢＬ
Ｌ１，ＢＬＬ２，／ＢＬＬ２とに階層化されており、１
組の主ビット線ＧＢＬ，／ＧＢＬには１つの主センスア
ンプ２１および複数の副センスアンプ２２が接続されて
いる。
【００４２】本発明の第１の実施の形態は、以下に詳細
に説明されるように、副センスアンプ２２の副ビット線
と主ビット線との間（すなわち／ＳＢＬとＧＢＬ、ＳＢ
Ｌと／ＧＢＬの間）にフィ−ドバック用キャパシタ１
０，１１をそれぞれ設け、選択されたメモリセル１から
副ビット線／ＳＢＬ，ＳＢＬに読み出された差電位が主
ビット線ＧＢＬ，／ＧＢＬに伝達され、主センスアンプ
２１により増幅され、まず上位ビットの読み出しが行わ
れると同時に、このフィードバック用キャパシタ１０，
１１を通して、主ビット線ＧＢＬ，／ＧＢＬのデータが
副ビット線ＳＢＬ，／ＳＢＬにフィードバックされる。
その後、再度、副ビット線／ＳＢＬ，ＳＢＬから主ビッ
ト線ＧＢＬ，／ＧＢＬへの読み出し動作を行うことによ
り、下位ビットの読み出しを行うことができる。また、
副ビット線／ＢＬＵ１，ＢＬＵ１と副センスアンプ２２
の間に、これらを切り離すトランスファゲート１７，１
８を有し、トランスファゲート１７，１８のそれぞれの
側に別々の電圧を書き込み、その後に、このトランスフ
ァゲート１７，１８を活性化させて、電荷の配分によっ
て４つの電圧状態をつくり、メモリセル１に４つの状態
を書き込む。
に説明されるように、副センスアンプ２２の副ビット線
と主ビット線との間（すなわち／ＳＢＬとＧＢＬ、ＳＢ
Ｌと／ＧＢＬの間）にフィ−ドバック用キャパシタ１
０，１１をそれぞれ設け、選択されたメモリセル１から
副ビット線／ＳＢＬ，ＳＢＬに読み出された差電位が主
ビット線ＧＢＬ，／ＧＢＬに伝達され、主センスアンプ
２１により増幅され、まず上位ビットの読み出しが行わ
れると同時に、このフィードバック用キャパシタ１０，
１１を通して、主ビット線ＧＢＬ，／ＧＢＬのデータが
副ビット線ＳＢＬ，／ＳＢＬにフィードバックされる。
その後、再度、副ビット線／ＳＢＬ，ＳＢＬから主ビッ
ト線ＧＢＬ，／ＧＢＬへの読み出し動作を行うことによ
り、下位ビットの読み出しを行うことができる。また、
副ビット線／ＢＬＵ１，ＢＬＵ１と副センスアンプ２２
の間に、これらを切り離すトランスファゲート１７，１
８を有し、トランスファゲート１７，１８のそれぞれの
側に別々の電圧を書き込み、その後に、このトランスフ
ァゲート１７，１８を活性化させて、電荷の配分によっ
て４つの電圧状態をつくり、メモリセル１に４つの状態
を書き込む。
【００４３】本発明の第１の実施の形態に係るダイナミ
ック型半導体記憶装置をより詳細に説明すべく、その動
作の一例を以下に詳細に説明する。
ック型半導体記憶装置をより詳細に説明すべく、その動
作の一例を以下に詳細に説明する。
【００４４】はじめに、ワード線ＷＬＵ２ｎ−１および
副ビット線ＢＬＵ２で選択されるメモリセル１の読み出
し動作について図２を参照して説明する。
副ビット線ＢＬＵ２で選択されるメモリセル１の読み出
し動作について図２を参照して説明する。
【００４５】時刻ｔ０において、副ビット線のプリチャ
ージ制御信号であるＰＤＬが図示のようにＨレベルから
Ｌレベルに変化すると、副ビット線プリチャージ回路２
３の全てのトランジスタがオフして、副ビット線のプリ
チャージが終了する。副ビット線ＢＬＵ１，／ＢＬＵ
１，ＢＬＵ２，／ＢＬＵ２，ＳＢＬ，／ＳＢＬ，ＢＬＬ
１，／ＢＬＬ１，ＢＬＬ２，／ＢＬＬ２の電圧はいずれ
も１／２Ｖｃｃのままである。
ージ制御信号であるＰＤＬが図示のようにＨレベルから
Ｌレベルに変化すると、副ビット線プリチャージ回路２
３の全てのトランジスタがオフして、副ビット線のプリ
チャージが終了する。副ビット線ＢＬＵ１，／ＢＬＵ
１，ＢＬＵ２，／ＢＬＵ２，ＳＢＬ，／ＳＢＬ，ＢＬＬ
１，／ＢＬＬ１，ＢＬＬ２，／ＢＬＬ２の電圧はいずれ
も１／２Ｖｃｃのままである。
【００４６】また、時刻ｔ０において、書き込み用ゲー
トのトランスファゲートの制御信号ＣＴＧＬ、副ビット
線に挿入されたトランスファゲートの制御信号ＴＧＬが
図示のようにＨレベルからＬレベルに変化し、制御信号
ＣＴＧＬ，ＴＧＬをゲート入力とするトランジスタがオ
フし、副ビット線ＳＢＬとＢＬＬ１，／ＳＢＬと／ＢＬ
Ｌ１，ＢＬＬ１とＢＬＬ２，／ＢＬＬ１と／ＢＬＬ２が
いずれも互いに切り離される。
トのトランスファゲートの制御信号ＣＴＧＬ、副ビット
線に挿入されたトランスファゲートの制御信号ＴＧＬが
図示のようにＨレベルからＬレベルに変化し、制御信号
ＣＴＧＬ，ＴＧＬをゲート入力とするトランジスタがオ
フし、副ビット線ＳＢＬとＢＬＬ１，／ＳＢＬと／ＢＬ
Ｌ１，ＢＬＬ１とＢＬＬ２，／ＢＬＬ１と／ＢＬＬ２が
いずれも互いに切り離される。
【００４７】次に、時刻ｔ１において、ワード線ＷＬＵ
２ｎ−１をＬレベルからＨレベルに変化させると、トラ
ンスファゲート３がオンし、蓄積容量２に蓄えられてい
た情報が副ビット線ＢＬＵ２，ＢＬＵ１，ＳＢＬに電荷
転送される。
２ｎ−１をＬレベルからＨレベルに変化させると、トラ
ンスファゲート３がオンし、蓄積容量２に蓄えられてい
た情報が副ビット線ＢＬＵ２，ＢＬＵ１，ＳＢＬに電荷
転送される。
【００４８】図１に示す第１の実施形態のメモリセル
は、１つの蓄積容量２に２ビットの情報を蓄えるため、
メモリセル１が情報を保持しているときの蓄積ノード４
の電圧は電源電圧Ｖｃｃ，２／３Ｖｃｃ，１／３Ｖｃ
ｃ、ＧＮＤ（接地電位）の４種類ある。これらの４つの
状態は、２ビットの２進数“１１”，“１０”，“０
１”，“００”にそれぞれ対応する。
は、１つの蓄積容量２に２ビットの情報を蓄えるため、
メモリセル１が情報を保持しているときの蓄積ノード４
の電圧は電源電圧Ｖｃｃ，２／３Ｖｃｃ，１／３Ｖｃ
ｃ、ＧＮＤ（接地電位）の４種類ある。これらの４つの
状態は、２ビットの２進数“１１”，“１０”，“０
１”，“００”にそれぞれ対応する。
【００４９】このうち、“１０”（２／３Ｖｃｃ）の情
報を読み出すときの主ビット線ＧＢＬ，／ＧＢＬと副ビ
ット線ＳＢＬ，／ＳＢＬ，ＢＬＵ２，／ＢＬＵ２の波形
を示したものが図３である。
報を読み出すときの主ビット線ＧＢＬ，／ＧＢＬと副ビ
ット線ＳＢＬ，／ＳＢＬ，ＢＬＵ２，／ＢＬＵ２の波形
を示したものが図３である。
【００５０】時刻ｔ１において、ワード線ＷＬＵ２ｎ−
１が立ち上がった後、メモリセル１が情報“１１”を保
持しているときに相補の副ビット線対ＢＬＵ１，／ＢＬ
Ｕ１の間に生じる電位差ΔＶとすると、メモリセル１が
情報“１０”を保持しているときは、図３に示すように
１／３ΔＶの電位差が生じる。
１が立ち上がった後、メモリセル１が情報“１１”を保
持しているときに相補の副ビット線対ＢＬＵ１，／ＢＬ
Ｕ１の間に生じる電位差ΔＶとすると、メモリセル１が
情報“１０”を保持しているときは、図３に示すように
１／３ΔＶの電位差が生じる。
【００５１】次に、時刻ｔ２において、リードスイッチ
信号ＲＳが、図２に示すようにＬレベルからＨレベルに
変化すると、副センスアンプ２２のトランジスタ８，９
がオンし、図示されない主ビット線プリチャージ回路に
よって１／２Ｖｃｃにプリチャージされた主ビット線Ｇ
ＢＬ，／ＧＢＬの電位が、センストランジスタ６，７の
ゲート電圧、すなわち副ビット線対ＳＢＬ，／ＳＢＬの
レベルに応じて下げられる。これによって、副ビット線
ＳＢＬ，／ＳＢＬに読み出された電位差が主ビット線Ｇ
ＢＬ，／ＧＢＬに伝達される。
信号ＲＳが、図２に示すようにＬレベルからＨレベルに
変化すると、副センスアンプ２２のトランジスタ８，９
がオンし、図示されない主ビット線プリチャージ回路に
よって１／２Ｖｃｃにプリチャージされた主ビット線Ｇ
ＢＬ，／ＧＢＬの電位が、センストランジスタ６，７の
ゲート電圧、すなわち副ビット線対ＳＢＬ，／ＳＢＬの
レベルに応じて下げられる。これによって、副ビット線
ＳＢＬ，／ＳＢＬに読み出された電位差が主ビット線Ｇ
ＢＬ，／ＧＢＬに伝達される。
【００５２】次に、時刻ｔ３において、リードスイッチ
信号ＲＳがＬレベルに立ち下がり、主センスアンプ２１
により主ビット線ＧＢＬ，／ＧＢＬの電位差が、図３に
示すようにＶｃｃまたはＧＮＤレベルに増幅される。そ
の際、図３に示すように、メモリセル１が情報“１０”
を保持しているときは、主ビット線ＧＢＬがＶｃｃレベ
ル、主ビット線／ＧＢＬがＧＮＤレベルに増幅される。
これは、上位ビットの読み出し動作を表しており、
“Ｈ”データが読み出されることを示している。
信号ＲＳがＬレベルに立ち下がり、主センスアンプ２１
により主ビット線ＧＢＬ，／ＧＢＬの電位差が、図３に
示すようにＶｃｃまたはＧＮＤレベルに増幅される。そ
の際、図３に示すように、メモリセル１が情報“１０”
を保持しているときは、主ビット線ＧＢＬがＶｃｃレベ
ル、主ビット線／ＧＢＬがＧＮＤレベルに増幅される。
これは、上位ビットの読み出し動作を表しており、
“Ｈ”データが読み出されることを示している。
【００５３】主ビット線ＧＢＬ，／ＧＢＬが増幅されて
いる間（時刻ｔ３からｔ４まで）、主ビット線ＧＢＬ，
／ＧＢＬと副ビット線ＳＢＬ，／ＳＢＬの間にキャパシ
タ１０，１１とそれぞれ直列に接続されたトランスファ
ゲート１９，２０の導通を制御する信号ＣＰＥはＨレベ
ルであるため、読み出し用回路２４のキャパシタ１０，
１１によって主ビット線ＧＢＬ，／ＧＢＬの電位変動の
影響を受けて、副ビット線対／ＳＢＬ，ＳＢＬの電位も
変動する。
いる間（時刻ｔ３からｔ４まで）、主ビット線ＧＢＬ，
／ＧＢＬと副ビット線ＳＢＬ，／ＳＢＬの間にキャパシ
タ１０，１１とそれぞれ直列に接続されたトランスファ
ゲート１９，２０の導通を制御する信号ＣＰＥはＨレベ
ルであるため、読み出し用回路２４のキャパシタ１０，
１１によって主ビット線ＧＢＬ，／ＧＢＬの電位変動の
影響を受けて、副ビット線対／ＳＢＬ，ＳＢＬの電位も
変動する。
【００５４】メモリセル１が情報“１０”を保持してい
るときには、副ビット線ＳＢＬ，ＢＬＵ１，ＢＬＵ２は
１／３ΔＶだけ電位が下げられ、副ビット線／ＳＢＬ，
／ＢＬＵ１，／ＢＬＵ２は１／３ΔＶだけ電位が上げら
れる。これにより、図３に示す場合には、副ビット線Ｓ
ＢＬと／ＳＢＬの電位が逆転する。
るときには、副ビット線ＳＢＬ，ＢＬＵ１，ＢＬＵ２は
１／３ΔＶだけ電位が下げられ、副ビット線／ＳＢＬ，
／ＢＬＵ１，／ＢＬＵ２は１／３ΔＶだけ電位が上げら
れる。これにより、図３に示す場合には、副ビット線Ｓ
ＢＬと／ＳＢＬの電位が逆転する。
【００５５】次に、時刻ｔ４において、制御信号ＴＧＵ
およびＣＰＥがレベルに立ち下がり、メモリセルアレイ
２５ａ〜２５ｄ内のビット線とセンスアンプとが切り離
され、また、これ以降、副ビット線の電位が主ビット線
ＧＢＬ，／ＧＢＬの電位変動による影響を受けなくな
る。
およびＣＰＥがレベルに立ち下がり、メモリセルアレイ
２５ａ〜２５ｄ内のビット線とセンスアンプとが切り離
され、また、これ以降、副ビット線の電位が主ビット線
ＧＢＬ，／ＧＢＬの電位変動による影響を受けなくな
る。
【００５６】次に、時刻ｔ５において、ライトスイッチ
信号ＷＳＵが立ち上がり、増幅された主ビット線ＧＢ
Ｌ，／ＧＢＬの電位が、副ビット線ＢＬＵ１，ＢＬＵ
２，および／ＢＬＵ１，／ＢＬＵ２にそれぞれ書き込ま
れる。それと同時に、ダミーセル２９のトランスファゲ
ートを制御するダミーワード線ＤＷＬＵ１，ＤＷＬＬ１
も活性化され、増幅された主ビット線ＧＢＬ，／ＧＢＬ
の電位は、図１に示すダミーセル２６ｂの蓄積ノード１
２にも書き込まれる。
信号ＷＳＵが立ち上がり、増幅された主ビット線ＧＢ
Ｌ，／ＧＢＬの電位が、副ビット線ＢＬＵ１，ＢＬＵ
２，および／ＢＬＵ１，／ＢＬＵ２にそれぞれ書き込ま
れる。それと同時に、ダミーセル２９のトランスファゲ
ートを制御するダミーワード線ＤＷＬＵ１，ＤＷＬＬ１
も活性化され、増幅された主ビット線ＧＢＬ，／ＧＢＬ
の電位は、図１に示すダミーセル２６ｂの蓄積ノード１
２にも書き込まれる。
【００５７】その後、時刻ｔ６において、ライトスイッ
チ信号ＷＳＵが立ち下がり、主ビット線ＧＢＬ，／ＧＢ
Ｌが１／２Ｖｃｃにプリチャージされる。
チ信号ＷＳＵが立ち下がり、主ビット線ＧＢＬ，／ＧＢ
Ｌが１／２Ｖｃｃにプリチャージされる。
【００５８】次に、時刻ｔ７において、再びリードスイ
ッチ信号ＲＳが活性化され、副ビット線ＳＢＬ，／ＳＢ
Ｌの電位差が主ビット線ＧＢＬ，／ＧＢＬに伝達され、
増幅される。このとき、メモリセル１が情報“１１”を
保持しているときには、再び“Ｈ”データが読み出され
るが、メモリセル１が情報“１０”を保持しているとき
には、図３に示すように、副ビット線ＳＢＬ，／ＳＢＬ
の電位が上位ビットの読み出しのときと逆転しているた
め、今度は“Ｌ”データが読み出される。このときの読
み出し動作が、下位ビットの読み出し動作となる。上位
ビットの読み出し動作と合わせて、図３では“１０”が
順次読み出されている様子が示されている。
ッチ信号ＲＳが活性化され、副ビット線ＳＢＬ，／ＳＢ
Ｌの電位差が主ビット線ＧＢＬ，／ＧＢＬに伝達され、
増幅される。このとき、メモリセル１が情報“１１”を
保持しているときには、再び“Ｈ”データが読み出され
るが、メモリセル１が情報“１０”を保持しているとき
には、図３に示すように、副ビット線ＳＢＬ，／ＳＢＬ
の電位が上位ビットの読み出しのときと逆転しているた
め、今度は“Ｌ”データが読み出される。このときの読
み出し動作が、下位ビットの読み出し動作となる。上位
ビットの読み出し動作と合わせて、図３では“１０”が
順次読み出されている様子が示されている。
【００５９】その後、時刻ｔ９において、図２に示すよ
うに制御信号ＷＳＬおよびＴＧＬを立上げ、主ビット線
ＧＢＬ，／ＧＢＬのデータを副ビット線ＳＢＬ，ＢＬＬ
１，および／ＳＢＬ，／ＢＬＬ１にそれぞれ書き込む。
このとき、ダミーワード線ＤＷＬＬ１は活性化されてい
るので、図１に示すダミーセル２６ａの蓄積ノード１３
にも主ビット線ＧＢＬ，／ＧＢＬのデータが書き込まれ
る。また、図２の破線で示すように、ダミーワード線Ｄ
ＷＬＬ１は時刻ｔ９に活性化させてもよい。
うに制御信号ＷＳＬおよびＴＧＬを立上げ、主ビット線
ＧＢＬ，／ＧＢＬのデータを副ビット線ＳＢＬ，ＢＬＬ
１，および／ＳＢＬ，／ＢＬＬ１にそれぞれ書き込む。
このとき、ダミーワード線ＤＷＬＬ１は活性化されてい
るので、図１に示すダミーセル２６ａの蓄積ノード１３
にも主ビット線ＧＢＬ，／ＧＢＬのデータが書き込まれ
る。また、図２の破線で示すように、ダミーワード線Ｄ
ＷＬＬ１は時刻ｔ９に活性化させてもよい。
【００６０】ライトスイッチ信号ＷＳＬを立ち下げた
後、例えば図３に示すように、メモリセル１に情報“１
０”が保持されていたとき、副ビット線ＢＬＵ１，ＢＬ
Ｕ２はＶｃｃレベル、副ビット線ＳＢＬ，ＢＬＬ１はＧ
ＮＤレベルとなっている。
後、例えば図３に示すように、メモリセル１に情報“１
０”が保持されていたとき、副ビット線ＢＬＵ１，ＢＬ
Ｕ２はＶｃｃレベル、副ビット線ＳＢＬ，ＢＬＬ１はＧ
ＮＤレベルとなっている。
【００６１】ところで、副ビット線ＢＬＵ１の寄生容量
（ワード線ｎ本分）をＣｂとすると、副ビット線ＢＬＵ
２およびＢＬＬ１の寄生容量もＣｂとなる。また、メモ
リセル１およびダミーセル２６ａ，２６ｂの蓄積容量を
Ｃｓ，副ビット線ＳＢＬの寄生容量をＣａとすると、時
刻ｔ１０において制御信号ＴＧＵを立ち上げたとき、副
ビット線ＢＬＵ２，ＢＬＵ１，ＳＢＬ，ＢＬＬ１は全て
接続され、容量結合により副ビット線ＢＬＵ１および蓄
積ノード４の電圧レベルは、次式（４）のようになる。
（ワード線ｎ本分）をＣｂとすると、副ビット線ＢＬＵ
２およびＢＬＬ１の寄生容量もＣｂとなる。また、メモ
リセル１およびダミーセル２６ａ，２６ｂの蓄積容量を
Ｃｓ，副ビット線ＳＢＬの寄生容量をＣａとすると、時
刻ｔ１０において制御信号ＴＧＵを立ち上げたとき、副
ビット線ＢＬＵ２，ＢＬＵ１，ＳＢＬ，ＢＬＬ１は全て
接続され、容量結合により副ビット線ＢＬＵ１および蓄
積ノード４の電圧レベルは、次式（４）のようになる。
【００６２】
【数４】
【００６３】ここで、副ビット線ＳＢＬの寄生容量Ｃａ
が副ビット線ＢＬＵ１の寄生容量Ｃｂに比べて十分に小
さいと仮定すると、メモリセル１の蓄積容量Ｃｓの値に
係らず、副ビット線ＢＬＵ１および蓄積ノード４の電圧
レベルは２／３Ｖｃｃとなる。
が副ビット線ＢＬＵ１の寄生容量Ｃｂに比べて十分に小
さいと仮定すると、メモリセル１の蓄積容量Ｃｓの値に
係らず、副ビット線ＢＬＵ１および蓄積ノード４の電圧
レベルは２／３Ｖｃｃとなる。
【００６４】以上、情報“１０”の読み出し動作につい
て説明したが、情報“０１”の読み出し動作についても
同様な手順により、副ビット線ＳＢＬの寄生容量Ｃａが
副ビット線ＢＬＵ１の寄生容量Ｃｂに比べて十分に小さ
いと仮定すると、メモリセル１の蓄積容量Ｃｓの値に係
らず、副ビット線ＢＬＵ１および蓄積ノード４の電圧レ
ベルは１／３Ｖｃｃとなる。
て説明したが、情報“０１”の読み出し動作についても
同様な手順により、副ビット線ＳＢＬの寄生容量Ｃａが
副ビット線ＢＬＵ１の寄生容量Ｃｂに比べて十分に小さ
いと仮定すると、メモリセル１の蓄積容量Ｃｓの値に係
らず、副ビット線ＢＬＵ１および蓄積ノード４の電圧レ
ベルは１／３Ｖｃｃとなる。
【００６５】次に、本発明の第２の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００６６】図４は、本発明の第２の実施の形態を示す
ダイナミック型半導体記憶装置のメモリセルと、読み出
しおよび書き込みのための回路を示した図である。図５
および図７は図４の動作を説明するための入力タイミン
グ波形を、また図６および図８は、同じく図４の回路の
動作を説明するためのビット線の読み出し時の波形を示
したものである。
ダイナミック型半導体記憶装置のメモリセルと、読み出
しおよび書き込みのための回路を示した図である。図５
および図７は図４の動作を説明するための入力タイミン
グ波形を、また図６および図８は、同じく図４の回路の
動作を説明するためのビット線の読み出し時の波形を示
したものである。
【００６７】図４において、センスアンプ読み出し用回
路、ビット線プリチャージ回路は、前記第１の実施の形
態と同様であるが、メモリセルアレイ２０の構成、ダミ
ーセル２９の配置および入力タイミング波形が異なる。
リード線ＷＬＵ３ｎ−１および副ビット線ＢＬＵ２で選
択されるメモリセル１に保持されている情報の読み出し
動作を、図５を参照して説明する。
路、ビット線プリチャージ回路は、前記第１の実施の形
態と同様であるが、メモリセルアレイ２０の構成、ダミ
ーセル２９の配置および入力タイミング波形が異なる。
リード線ＷＬＵ３ｎ−１および副ビット線ＢＬＵ２で選
択されるメモリセル１に保持されている情報の読み出し
動作を、図５を参照して説明する。
【００６８】はじめに、第１の実施の形態と同様、図５
の時刻ｔ０において、制御信号ＰＤＬおよびＴＧＬが図
に示すように変化し、副ビット線のプリチャージが終了
し、図４の下側のビット線ＢＬＬ１，／ＢＬＬ１が副セ
ンスアンプ２２と切り離される。
の時刻ｔ０において、制御信号ＰＤＬおよびＴＧＬが図
に示すように変化し、副ビット線のプリチャージが終了
し、図４の下側のビット線ＢＬＬ１，／ＢＬＬ１が副セ
ンスアンプ２２と切り離される。
【００６９】さらに、時刻ｔ１でワード線ＷＬ３ｎ−１
が立ち上がり、蓄積容量２に保持されているデータが副
ビット線ＢＬＵ１，ＢＬＵ２，ＳＢＬに読み出される。
が立ち上がり、蓄積容量２に保持されているデータが副
ビット線ＢＬＵ１，ＢＬＵ２，ＳＢＬに読み出される。
【００７０】次に、時刻ｔ２において、リードスイッチ
信号ＲＳが立ち上がり、副ビット線の差電位が主ビット
線ＧＢＬ，／ＧＢＬに伝達され、時刻ｔ３において、主
センスアンプ２１により主ビット線の差電位が増幅され
る。
信号ＲＳが立ち上がり、副ビット線の差電位が主ビット
線ＧＢＬ，／ＧＢＬに伝達され、時刻ｔ３において、主
センスアンプ２１により主ビット線の差電位が増幅され
る。
【００７１】このとき、副センスアンプ２２内のキャパ
シタ１０，１１により主ビット線ＧＢＬ，／ＧＢＬの電
位に変動が図６に示すように副ビット線に伝達され、第
１の実施の形態と同様、副ビット線の電圧が各々１／３
ΔＶだけ変動する。
シタ１０，１１により主ビット線ＧＢＬ，／ＧＢＬの電
位に変動が図６に示すように副ビット線に伝達され、第
１の実施の形態と同様、副ビット線の電圧が各々１／３
ΔＶだけ変動する。
【００７２】その後、時刻ｔ４において、ＴＧＵおよび
ＣＰＥが図５に示すように変化する。
ＣＰＥが図５に示すように変化する。
【００７３】次に、時刻ｔ５において、ライトスイッチ
信号ＷＳＵが立ち上がり、増幅された主ビット線ＧＢ
Ｌ，／ＧＢＬのレベルが、副ビット線ＢＬＵ１，／ＢＬ
Ｕ１，ＢＬＵ２，／ＢＬＵ２にそれぞれ書き込まれる。
それと同時に、ダミーセル２６ｂ，２６ｃのトランスフ
ァゲートを制御するダミーワード線ＤＷＬＵ１，ＤＷＬ
Ｕ３も活性化され、増幅された主ビット線ＧＢＬ，／Ｇ
ＢＬの電位は、図４に示すダミーセルの蓄積ノード１
３，１４にも書き込まれる。
信号ＷＳＵが立ち上がり、増幅された主ビット線ＧＢ
Ｌ，／ＧＢＬのレベルが、副ビット線ＢＬＵ１，／ＢＬ
Ｕ１，ＢＬＵ２，／ＢＬＵ２にそれぞれ書き込まれる。
それと同時に、ダミーセル２６ｂ，２６ｃのトランスフ
ァゲートを制御するダミーワード線ＤＷＬＵ１，ＤＷＬ
Ｕ３も活性化され、増幅された主ビット線ＧＢＬ，／Ｇ
ＢＬの電位は、図４に示すダミーセルの蓄積ノード１
３，１４にも書き込まれる。
【００７４】次に、時刻ｔ６において、ライトスイッチ
信号ＷＳＵが立ち下がるのと同時ＴＧＵも立ち下がり、
副ビット線ＢＬＵ１とＢＬＵ２，／ＢＬＵ１と／ＢＬＵ
２がそれぞれ切り離される。
信号ＷＳＵが立ち下がるのと同時ＴＧＵも立ち下がり、
副ビット線ＢＬＵ１とＢＬＵ２，／ＢＬＵ１と／ＢＬＵ
２がそれぞれ切り離される。
【００７５】続いて、主ビット線ＧＢＬ，／ＧＢＬが１
／２Ｖｃｃにプリチャージされ、時刻ｔ７において、再
びリードスイッチ信号ＲＳが立ち上がり、下位ビットの
データが主ビット線ＧＢＬ，／ＧＢＬに伝達される。上
位ビットおよび下位ビットのデータが副ビット線から主
ビット線ＧＢＬ，／ＧＢＬに伝達され、読み出される原
理は、第１の実施の形態と同様である。
／２Ｖｃｃにプリチャージされ、時刻ｔ７において、再
びリードスイッチ信号ＲＳが立ち上がり、下位ビットの
データが主ビット線ＧＢＬ，／ＧＢＬに伝達される。上
位ビットおよび下位ビットのデータが副ビット線から主
ビット線ＧＢＬ，／ＧＢＬに伝達され、読み出される原
理は、第１の実施の形態と同様である。
【００７６】次に、時刻ｔ８において、主ビット線ＧＢ
Ｌ，／ＧＢＬに伝達された下位ビットのデータが主セン
スアンプ２１によって増幅され、時刻ｔ９において、再
びライトスイッチ信号ＷＳＵが立ち上がり、主ビット線
ＧＢＬ，／ＧＢＬの電圧レベルが副ビット線ＢＬＵ１，
／ＢＬＵ１に書き込まれる。このとき、ＣＴＧＵはＧＮ
Ｄレベルであり、書き込み用ゲートがオフしているの
で、副ビット線ＢＬＵ２，／ＢＬＵ２には上位ビットの
再書き込みレベルが保持されている。また、このときダ
ミーワード線ＤＷＬＵ１はＨレベルであり、下位ビット
データはダミーセル２６ｂの蓄積ノード１３にも書き込
まれる。
Ｌ，／ＧＢＬに伝達された下位ビットのデータが主セン
スアンプ２１によって増幅され、時刻ｔ９において、再
びライトスイッチ信号ＷＳＵが立ち上がり、主ビット線
ＧＢＬ，／ＧＢＬの電圧レベルが副ビット線ＢＬＵ１，
／ＢＬＵ１に書き込まれる。このとき、ＣＴＧＵはＧＮ
Ｄレベルであり、書き込み用ゲートがオフしているの
で、副ビット線ＢＬＵ２，／ＢＬＵ２には上位ビットの
再書き込みレベルが保持されている。また、このときダ
ミーワード線ＤＷＬＵ１はＨレベルであり、下位ビット
データはダミーセル２６ｂの蓄積ノード１３にも書き込
まれる。
【００７７】その後、ライトスイッチ信号ＷＳＵが立ち
下げられ、時刻ｔ１０においてＣＴＧＵが立ち上げられ
ると、副ビット線ＢＬＵ１とＢＬＵ２，／ＢＬＵ１と／
ＢＬＵ２がそれぞれ接続される。このとき、副ビット線
ＢＬＵ２はワード線２ｎ本分の寄生容量、すなわち２Ｃ
ｂのビット線容量をもっており、副ビット線ＢＬＵ１は
ワード線ｎ本分の寄生容量、すなわちＣｂのビット線容
量をもっている。
下げられ、時刻ｔ１０においてＣＴＧＵが立ち上げられ
ると、副ビット線ＢＬＵ１とＢＬＵ２，／ＢＬＵ１と／
ＢＬＵ２がそれぞれ接続される。このとき、副ビット線
ＢＬＵ２はワード線２ｎ本分の寄生容量、すなわち２Ｃ
ｂのビット線容量をもっており、副ビット線ＢＬＵ１は
ワード線ｎ本分の寄生容量、すなわちＣｂのビット線容
量をもっている。
【００７８】したがって、ＣＴＧＵを立ち上げた後、容
量結合により副ビット線ＢＬＵ１および蓄積ノード４の
電圧レベルは、次式（５）のようになる。
量結合により副ビット線ＢＬＵ１および蓄積ノード４の
電圧レベルは、次式（５）のようになる。
【００７９】
【数５】
【００８０】次に、ワード線ＷＬＵ１および副ビット線
ＢＬＵ１で選択されるメモリセル１６に保持されている
情報の読み出し動作を、図７および図８を参照して説明
する。
ＢＬＵ１で選択されるメモリセル１６に保持されている
情報の読み出し動作を、図７および図８を参照して説明
する。
【００８１】メモリセル１６に保持されている情報の読
み出し動作と、メモリセル１に保持されている情報の読
み出し動作とは、活性化するダミーワード線が異なる。
メモリセル１に保持されている情報の読み出し動作時に
は、前記したように、図４に示すダミーワード線ＤＷＬ
Ｕ１，ＤＷＬＵ３を図５に示すタイミングで活性化す
る。これに対して、メモリセル１６に保持されている情
報の読み出し動作時には、図４に示すダミーワード線Ｄ
ＷＬＵ３，ＤＷＬＵ５を図７に示すタイミングで活性化
させる。これにより、メモリセル１６に保持されている
“１０”データを読み出したときの再書き込みレベル
も、式（５）で示される電圧レベルとなる。
み出し動作と、メモリセル１に保持されている情報の読
み出し動作とは、活性化するダミーワード線が異なる。
メモリセル１に保持されている情報の読み出し動作時に
は、前記したように、図４に示すダミーワード線ＤＷＬ
Ｕ１，ＤＷＬＵ３を図５に示すタイミングで活性化す
る。これに対して、メモリセル１６に保持されている情
報の読み出し動作時には、図４に示すダミーワード線Ｄ
ＷＬＵ３，ＤＷＬＵ５を図７に示すタイミングで活性化
させる。これにより、メモリセル１６に保持されている
“１０”データを読み出したときの再書き込みレベル
も、式（５）で示される電圧レベルとなる。
【００８２】このように、第２の実施の形態のダイナミ
ック型半導体記憶装置においては、メモリセル１の蓄積
容量Ｃｓ、副センスアンプ２２のビット線寄生容量Ｃａ
の値に係らず、データ“１０”のときは２／３Ｖｃｃレ
ベル、データ“０１”のときは１／３Ｖｃｃレベルがメ
モリセル１に再書き込みされる。
ック型半導体記憶装置においては、メモリセル１の蓄積
容量Ｃｓ、副センスアンプ２２のビット線寄生容量Ｃａ
の値に係らず、データ“１０”のときは２／３Ｖｃｃレ
ベル、データ“０１”のときは１／３Ｖｃｃレベルがメ
モリセル１に再書き込みされる。
【００８３】請求項１のトランスファゲートは、第１の
実施の形態と第２の実施の形態とで異なる。第１の実施
の形態では、このトランスファゲートは図１の１７、１
８となり、上位ビットのデータは副ビット線ＢＬＵ１、
ＢＬＵ２に、下位ビットデータは副ビット線ＳＢＬ、Ｂ
ＬＬ１に書き込まれる。このとき、ワード線ＷＬＵ１〜
ＷＬＵ２ｎのうちの１本のワード線と、ダミーワード線
ＤＷＬＵ１、ＤＷＬＬ１が立ち上がっていれば、副ビッ
ト線ＳＢＬの寄生容量を無視できるとすると、上位ビッ
ト線のデータが書き込まれている副ビット線ＢＬＵ１，
ＢＬＵ２の寄生容量は２Ｃｂ＋２Ｃｓ、下位ビットのデ
ータが書き込まれている副ビット線ＳＢＬ，ＢＬＬ１の
寄生容量はＣｂ＋Ｃｓとなり、その容量比は２：１とな
る。これに対して、第２の実施の形態では、このトラン
スファゲートは、ゲート制御信号ＣＴＧＵがゲートに入
力される２つのトランジスタ２７，２８を指し、上位ビ
ットデータは副ビット線ＢＬＵ２に、下位ビットデータ
はビット線ＢＬＵ１にそれぞれ書き込まれる。副ビット
線ＢＬＵ２に属するワード線ＷＬＵｎ＋１〜ＷＬＵ３ｎ
が選択されたときは、ダミーワード線ＤＷＬＵ１、ＤＷ
ＬＵ３が活性化され、ビット線ＢＬＵ１に属するワード
線ＷＬＵ１〜ＷＬＵｎが選択されたときは、ダミーワー
ド線ＤＷＬＵ３、ＤＷＬＵ５がそれぞれ再書き込み時に
活性化されることによって、上位ビットのデータが書き
込まれている副ビット線ＢＬＵ２の寄生容量は２Ｃｂ＋
２Ｃｓ、下位ビットのデータが書き込まれている副ビッ
ト線ＢＬＵ１の寄生容量はＣｂ＋Ｃｓとなり、その容量
比は正確に２：１となる。
実施の形態と第２の実施の形態とで異なる。第１の実施
の形態では、このトランスファゲートは図１の１７、１
８となり、上位ビットのデータは副ビット線ＢＬＵ１、
ＢＬＵ２に、下位ビットデータは副ビット線ＳＢＬ、Ｂ
ＬＬ１に書き込まれる。このとき、ワード線ＷＬＵ１〜
ＷＬＵ２ｎのうちの１本のワード線と、ダミーワード線
ＤＷＬＵ１、ＤＷＬＬ１が立ち上がっていれば、副ビッ
ト線ＳＢＬの寄生容量を無視できるとすると、上位ビッ
ト線のデータが書き込まれている副ビット線ＢＬＵ１，
ＢＬＵ２の寄生容量は２Ｃｂ＋２Ｃｓ、下位ビットのデ
ータが書き込まれている副ビット線ＳＢＬ，ＢＬＬ１の
寄生容量はＣｂ＋Ｃｓとなり、その容量比は２：１とな
る。これに対して、第２の実施の形態では、このトラン
スファゲートは、ゲート制御信号ＣＴＧＵがゲートに入
力される２つのトランジスタ２７，２８を指し、上位ビ
ットデータは副ビット線ＢＬＵ２に、下位ビットデータ
はビット線ＢＬＵ１にそれぞれ書き込まれる。副ビット
線ＢＬＵ２に属するワード線ＷＬＵｎ＋１〜ＷＬＵ３ｎ
が選択されたときは、ダミーワード線ＤＷＬＵ１、ＤＷ
ＬＵ３が活性化され、ビット線ＢＬＵ１に属するワード
線ＷＬＵ１〜ＷＬＵｎが選択されたときは、ダミーワー
ド線ＤＷＬＵ３、ＤＷＬＵ５がそれぞれ再書き込み時に
活性化されることによって、上位ビットのデータが書き
込まれている副ビット線ＢＬＵ２の寄生容量は２Ｃｂ＋
２Ｃｓ、下位ビットのデータが書き込まれている副ビッ
ト線ＢＬＵ１の寄生容量はＣｂ＋Ｃｓとなり、その容量
比は正確に２：１となる。
【００８４】
【発明の効果】以上のように、本発明によれば、１つの
メモリセルに４つの電圧レベルを書き込む多値のダイナ
ミック型半導体記憶装置において、メモリセル部のビッ
ト線の寄生容量に対して、メモリセルの蓄積容量、およ
びセンスアンプ部のビット線の寄生容量が大きくなって
も、正確に４つの電圧レベルをメモリセルに書き込むこ
とができ、動作マージンを向上させることができる。
メモリセルに４つの電圧レベルを書き込む多値のダイナ
ミック型半導体記憶装置において、メモリセル部のビッ
ト線の寄生容量に対して、メモリセルの蓄積容量、およ
びセンスアンプ部のビット線の寄生容量が大きくなって
も、正確に４つの電圧レベルをメモリセルに書き込むこ
とができ、動作マージンを向上させることができる。
【図１】本発明の第１の実施の形態の構成を示す回路図
である。
である。
【図２】本発明の第１の実施の形態の入力タイミング波
形図である。
形図である。
【図３】本発明の第１の実施の形態の読み出し動作時の
ビット線動作波形図である。
ビット線動作波形図である。
【図４】本発明の第２の実施の形態の構成を示す回路図
である。
である。
【図５】本発明の第２の実施の形態の入力タイミング波
形図である。
形図である。
【図６】本発明の第２の実施の形態の読み出し動作時の
ビット線動作波形図である。
ビット線動作波形図である。
【図７】本発明の第２の実施の形態の入力タイミング波
形図である。
形図である。
【図８】本発明の第２の実施形態の読み出し動作時のビ
ット線動作波形図である。
ット線動作波形図である。
【図９】従来例の構成を示す回路図である。
【図１０】従来例の入力タイミング波形図である。
【図１１】従来例の読み出し動作時のビット線動作波形
図である。
図である。
【図１２】従来例の構成を示す回路図である。
【図１３】従来例の入力タイミング波形図である。
【図１４】従来例の読み出し動作時のビット線動作波形
図である。
図である。
１ メモリセル ２ 蓄積容量 ３ トランスファゲート ４ 蓄積ノード ６，７ センスアンプトランジスタ ８，９ トランジスタ １０，１１ フィードバック用キャパシタ １２，１３，１４，１５ キャパシタ １６ メモリセル １７，１８，１９，２０ トランスファゲート ２１ 主センスアンプ ２２ 副センスアンプ ２３ 副ビット線プリチャージ回路 ２４ 読み出し用回路 ２５ａ〜２５ｅ メモリセルアレイ ２６ａ〜２６ｄ ダミーセル ２７，２８ トランジスタ
Claims (2)
- 【請求項１】 副ビット線対と、 前記副ビット線対に結合された主ビット線対と 、 前記主ビット線対に接続されてなる第１のセンスアンプ
と、 前記主ビット線対に１または複数接続され、それぞれに
前記副ビット線対が接続されてなる第２のセンスアンプ
と、 前記副ビット線対の途中に設けられ、前記副ビット線対
を容量値の異なる第１の部分と第２の部分とに切り離す
トランスファゲートと、 前記第１の部分と前記第２の部分とに設けられた１また
は複数のダミーセルと、 前記第１の部分と前記第２の
部分とに上位ビット電圧／下位ビット電圧を書き込み、
その後に、前記トランスファゲートを活性化させて、電
荷の配分によって４つの電圧状態を作り、メモリセルに
４つの状態を書き込む制御手段とを含むダイナミック型
半導体記憶装置。 - 【請求項２】 前記ダミーセルは、待機時には非活性化
され、前記ダミーセルの少なくとも１つは、再書き込み
時にのみ活性化される請求項１記載のダイナミック型半
導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25662597A JP3183331B2 (ja) | 1997-09-22 | 1997-09-22 | ダイナミック型半導体記憶装置 |
| US09/157,365 US5978255A (en) | 1997-09-22 | 1998-09-21 | Semiconductor memory device stably storing multiple-valued data without a decrease in operation margin |
| KR1019980039192A KR100275642B1 (ko) | 1997-09-22 | 1998-09-22 | 동작 마진의 감소 없이 다중값 데이터 비트를 안정하게 기억하기 위한 메모리 셀을 갖는 반도체 메모리 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25662597A JP3183331B2 (ja) | 1997-09-22 | 1997-09-22 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1196771A JPH1196771A (ja) | 1999-04-09 |
| JP3183331B2 true JP3183331B2 (ja) | 2001-07-09 |
Family
ID=17295219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25662597A Expired - Fee Related JP3183331B2 (ja) | 1997-09-22 | 1997-09-22 | ダイナミック型半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5978255A (ja) |
| JP (1) | JP3183331B2 (ja) |
| KR (1) | KR100275642B1 (ja) |
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|---|---|---|---|---|
| JP2000124338A (ja) * | 1998-10-16 | 2000-04-28 | Sharp Corp | 半導体記憶装置 |
| JP3415502B2 (ja) * | 1999-07-30 | 2003-06-09 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| KR100335275B1 (ko) * | 1999-12-28 | 2002-05-03 | 박종섭 | 센스앰프 구동 제어장치 |
| AU2000224587A1 (en) * | 2000-02-04 | 2001-08-14 | Hitachi Ltd. | Semiconductor device |
| JP4203384B2 (ja) * | 2003-09-11 | 2008-12-24 | パナソニック株式会社 | 半導体装置 |
| US7289369B2 (en) * | 2005-04-18 | 2007-10-30 | International Business Machines Corporation | DRAM hierarchical data path |
| US8139174B2 (en) * | 2006-01-10 | 2012-03-20 | Chimei Innolux Corporation | Display device for displaying images involving display pixels and non-display pixels |
| US7414460B1 (en) | 2006-03-31 | 2008-08-19 | Integrated Device Technology, Inc. | System and method for integrated circuit charge recycling |
| US7719905B2 (en) * | 2007-05-17 | 2010-05-18 | Hynix Semiconductor, Inc. | Semiconductor memory device |
| KR101989392B1 (ko) * | 2010-10-20 | 2019-06-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 구동 방법 |
| KR20160074826A (ko) | 2014-12-18 | 2016-06-29 | 삼성전자주식회사 | 반도체 장치 |
| KR20190073102A (ko) | 2017-12-18 | 2019-06-26 | 삼성전자주식회사 | 비트 라인 감지 증폭기, 반도체 메모리 장치, 그리고 그것의 멀티 비트 데이터의 센싱 방법 |
| US10706911B1 (en) | 2018-10-10 | 2020-07-07 | Samsung Electronics Co., Ltd. | Sense amplifier for sensing multi-level cell and memory device including the sense amplifier |
| US12068020B2 (en) | 2018-12-10 | 2024-08-20 | Etron Technology, Inc. | Dynamic memory with sustainable storage architecture and clean up circuit |
| US11302383B2 (en) | 2018-12-10 | 2022-04-12 | Etron Technology, Inc. | Dynamic memory with sustainable storage architecture |
| US11798613B2 (en) | 2018-12-10 | 2023-10-24 | Etron Technology, Inc. | Dynamic memory with long retention time |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3185693B2 (ja) * | 1996-03-29 | 2001-07-11 | 日本電気株式会社 | 半導体記憶装置 |
| US5771187A (en) * | 1996-12-23 | 1998-06-23 | Lsi Logic Corporation | Multiple level storage DRAM cell |
-
1997
- 1997-09-22 JP JP25662597A patent/JP3183331B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-21 US US09/157,365 patent/US5978255A/en not_active Expired - Fee Related
- 1998-09-22 KR KR1019980039192A patent/KR100275642B1/ko not_active IP Right Cessation
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，３２［１１］（１９９７−１１）ｐ．１７４３〜１７４７ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990030023A (ko) | 1999-04-26 |
| US5978255A (en) | 1999-11-02 |
| KR100275642B1 (ko) | 2000-12-15 |
| JPH1196771A (ja) | 1999-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |