JPS5986098U - ダイナミック平衡型センス・アンプを含むメモリ - Google Patents

ダイナミック平衡型センス・アンプを含むメモリ

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JPS5986098U
JPS5986098U JP1983154284U JP15428483U JPS5986098U JP S5986098 U JPS5986098 U JP S5986098U JP 1983154284 U JP1983154284 U JP 1983154284U JP 15428483 U JP15428483 U JP 15428483U JP S5986098 U JPS5986098 U JP S5986098U
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案によるダイナミック・ランダム・アクセ
ス・メモリ装置の概略回路図、第２図は第１図の回路の
１部を動作させるために用いられる標準的な副構成部品
を図示した概略図、第３図は第１図の回路動作を図解説
明するためのタイミング図である。 Ｓ・・・・・・記憶セル、１２・・・・・・記憶ノード
、１４・・・・・・電界効果トランジスタ、ＤＬｌ、Ｄ
Ｌ□・・・・・・ディジット線、ＳＤ、　ＳＤ・・・・
・・ダミー・セル、Ｒ８・・曲性選択線、３２・・・・
・・ラッチ・バス、ＤＢ、　ＤＢ・・・・、・データ・
バス、ＣＳ・・・・・・列選択線。

Claims (5)

    【実用新案登録請求の範囲】
  1. （１）　　各々のセルが容量性記憶ノードを有する行と
    列に配置された複数個のダイチック記憶セルと、各列の
    真及び補ディジット線であって、各記憶セルを行付勢信
    号により付勢された時各列の記憶セルの１部の記憶ノー
    ドはそれぞれの真ディジット線に接続され、各列の記憶
    セルの残りの記憶ノードはそれぞれの補ディジット線に
    接続される前記各列の真及び補デ、イジツト線と、行ア
    ドレス信号に応答して各行の記憶セルを付勢する各行の
    行付勢装置と、 ディジット線のプリチャージ電圧値より所定の値だけ小
    さい基準電圧レベルをアドレス付勢信号により記憶セル
    に接続されないディジット線に設定する装置と、 真及び補ディジット線の容量値と比較した時に小さい容
    量値を各々が有する真及び抽入力ノードを有するセンス
    ・アンプであって、真入力ノードをラッチ・ノードに接
    続する第１トランジスタと抽入カノードをラッチ・ノー
    ドに接続する第２トランジスタとを含み、第１トランジ
    スタのゲートは抽入カノードの１部であり、か−つ第２
    トランジスタのゲートが貫入力ノードの１部である前記
    センス・アンプと、 真ディジット線を真入力ノードに接続する第３トランジ
    スタと補ディジット線を抽入力ノードに接続する第４ト
    ランジスタであって、実質的に常時導通状態にされてい
    る前記第３及び第４トランジスタと、 第３及び第４トランジスタのゲートを十分高″゛いレベ
    ルにバイアスしてディジット線と入力ノードのプリチャ
    ージ電圧レベルを実質的に等しくすることを可能にする
    バイアス回路装置と、ラッチ・ノードのプリチャージを
    保持し、次いでラッチ台ノードのプリチャージを放電さ
    せるラッチ・ノード制御装置と、 第１及び第２トランジスタの導通を実質的に防止するた
    めのディジット線を所定の電圧レベルに、ラッチ・ノー
    トを十分高い電圧レベルにプリチャージするディジット
    線プリチギージ装置と、 行中の記憶セルの行付勢信号を連続的に発生　′して記
    憶セルを各ディジット線に接続し、次いでラッチ−ノー
    ド制御装置にラッチ・ノードを放電させてディジット線
    の一方を放電させ、他方を実質的に放電させない制御回
    路装置と、を含むＭＯ３ＦＥＴ集積回路を含むダイナミ
    ック・ランダム・アクセス・メモリ。
  2. （２）　　バイアス回路装置は、 少すくとも１列の第３及び第４トランジスタのゲートを
    相互稜続して共通ノードを形成する装置と、共通ノード
    をプリチャージＬ２、ディジット線がプリチャージされ
    る前に共通ノードを浮かせて、少なくとも部分的に第３
    及び第４トランジスタの浮遊容量龜より共通ノードをデ
    ィジット線のプリチャージ電圧より閾値だけ上に容量的
    にブーストする装置と、 を含む実用新案登録請求の範囲第１項記載のメモリ。
  3. （３）前記集積回路は外部から印加される最大の供給電
    圧であるトーイン供給電圧を有し、ディジット線プリチ
    ャージ装置はトンイン供給電圧と実質的に等しいプリチ
    ャージ電圧までディジット線を駆動する実用新案登録請
    求の範囲第２項記載のメモリ。
  4. （４）ディジット線プリチャージ装置は、第１プリチヤ
    ージ信号に応答して第１プリチヤージ・ノードを電圧供
    給部に接続する第１プリチヤージ装置と、 第２プリチヤージ信号に応答して第１プリチヤージ・ノ
    ードをそれぞれ真及び補ディジット線に接続する第２及
    び第３プリチヤージ装置と、第２プリチヤージ信号の前
    に第１プリチヤージ信号を終結させて、 これにより第１プリチヤージ・ノードが電圧供給部から
    切離された後もディジット線のプリチャージ電圧を等し
    くするプリチャージ制御装置と、　　。 を含む実用新案登録請求の範囲第３項記載のメー　　モ
    リ。
  5. （５）ラッチ・ノード制御装置はラッチ・ノードを次第
    に増大する速度で放電させる装置を含む実用新案登録請
    求の範囲第４項記載のメモ九
JP1983154284U 1975-12-29 1983-10-04 ダイナミック平衡型センス・アンプを含むメモリ Granted JPS5986098U (ja)

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US644857 1984-08-27

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JPS6141198Y2 JPS6141198Y2 (ja) 1986-11-22

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JP16084276A Granted JPS5287328A (en) 1975-12-29 1976-12-28 Dynamic random access memory
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