JPS6048073B2 - メモリ回路 - Google Patents
メモリ回路Info
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- JPS6048073B2 JPS6048073B2 JP53007975A JP797578A JPS6048073B2 JP S6048073 B2 JPS6048073 B2 JP S6048073B2 JP 53007975 A JP53007975 A JP 53007975A JP 797578 A JP797578 A JP 797578A JP S6048073 B2 JPS6048073 B2 JP S6048073B2
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- JP
- Japan
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- pair
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- transistor
- sense
- pulse
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
この発明は高速大容量のＭＯＳメモリ集積回路に用いら
れる絶縁ゲート型電界効果トランジスタを用いたメモリ
回路に関するものである。
れる絶縁ゲート型電界効果トランジスタを用いたメモリ
回路に関するものである。
大容量のＭＯＳメモリ集積回路を表現する１トランジス
タ型ＭＯＳ−ＲＡＭは大容量化に伴ないディジット線の
付加容量が増大し、アドレス・アクセス時間およびリセ
ット時のプリチヤージ時間が増大して高速動作が困難に
なる。
タ型ＭＯＳ−ＲＡＭは大容量化に伴ないディジット線の
付加容量が増大し、アドレス・アクセス時間およびリセ
ット時のプリチヤージ時間が増大して高速動作が困難に
なる。
とくにメモリデバイスにおいてはアドレス・アクセス時
間と共にサイククル時間が短縮されることが低電力化と
共に実用性を得るために重要な要素ある。この発明の目
的は、上述の欠点のない高速動作を実現するメモリ回路
を提供することにある。
間と共にサイククル時間が短縮されることが低電力化と
共に実用性を得るために重要な要素ある。この発明の目
的は、上述の欠点のない高速動作を実現するメモリ回路
を提供することにある。
本発明によるメモリ回路はドレイン又はソースとゲート
とが交叉接続され、ソース又はドレインが共通に接続さ
れた一対のトランジスタと、一対のディジット線と、こ
の一対のディジット線と上記一対のトランジスタの交叉
接続点をそれぞれ選択的に接続する第１の手段と、上記
一対のデイジツジ線を選択的に接続する第２の手段とを
含み、、第１および第２の手段によつて上記交叉接続点
および一対のディジット線の電位をほぼ同電位とするよ
うにしたことを特徴とする。本発明によれば互いに他の
ドレインにゲートが結合する一対のセンストランジスタ
１０１、１０フ２の共通ソース電位を下降することによ
りそれぞれのドレインのセンス節点Ａ、Ａの電位差を増
巾するセンス回路と、複数行のワード線Ｗ、、Ｗ２、・
・・に直交する一対のディジット線Ｄ、Ｄとセンス節点
Ａ、Ａとをそれぞれゲートが伝達パルスΦＴ５で駆動さ
れる伝達トランジスタ１０３、１０４によつて接続させ
、上記ワード線とディジット線対の少くとも一方が交叉
する交点にトラジスタおよび容量素子から’成る１トラ
ンジスタ型メモリセルを配置し、セルの蓄積電荷をディ
ジット線および伝達トランジスタを通して上記センス回
路に供給し、情報検出を行うメモリ回路において、上記
ディジット線対にドレイン●ソースが結合し結合パルス
ΦＣで駆される結合トランジスタ１０５を設け、リセッ
ト時に上記結合パルスΦＣおよび伝達パルスΦＴを高電
位とすることによりディジット線対およびセンス節点Ａ
，ＩＸをほぼ同一の中間電位とし、センス動作時に伝達
パルスを低電位として上記伝達トランジスタを遮断状態
となし、且つこの期間をプリチヤード期間として上記デ
ィジット線対を共に高電位に充電し、センス終了時に再
度上記伝達パルスΦＴをを高電位として上記ディジット
線対のリフレッシュ電位を設設定するようにした絶縁ゲ
ート型電界効果トランジスタを用いたメモリ回路を得る
ことができる。
とが交叉接続され、ソース又はドレインが共通に接続さ
れた一対のトランジスタと、一対のディジット線と、こ
の一対のディジット線と上記一対のトランジスタの交叉
接続点をそれぞれ選択的に接続する第１の手段と、上記
一対のデイジツジ線を選択的に接続する第２の手段とを
含み、、第１および第２の手段によつて上記交叉接続点
および一対のディジット線の電位をほぼ同電位とするよ
うにしたことを特徴とする。本発明によれば互いに他の
ドレインにゲートが結合する一対のセンストランジスタ
１０１、１０フ２の共通ソース電位を下降することによ
りそれぞれのドレインのセンス節点Ａ、Ａの電位差を増
巾するセンス回路と、複数行のワード線Ｗ、、Ｗ２、・
・・に直交する一対のディジット線Ｄ、Ｄとセンス節点
Ａ、Ａとをそれぞれゲートが伝達パルスΦＴ５で駆動さ
れる伝達トランジスタ１０３、１０４によつて接続させ
、上記ワード線とディジット線対の少くとも一方が交叉
する交点にトラジスタおよび容量素子から’成る１トラ
ンジスタ型メモリセルを配置し、セルの蓄積電荷をディ
ジット線および伝達トランジスタを通して上記センス回
路に供給し、情報検出を行うメモリ回路において、上記
ディジット線対にドレイン●ソースが結合し結合パルス
ΦＣで駆される結合トランジスタ１０５を設け、リセッ
ト時に上記結合パルスΦＣおよび伝達パルスΦＴを高電
位とすることによりディジット線対およびセンス節点Ａ
，ＩＸをほぼ同一の中間電位とし、センス動作時に伝達
パルスを低電位として上記伝達トランジスタを遮断状態
となし、且つこの期間をプリチヤード期間として上記デ
ィジット線対を共に高電位に充電し、センス終了時に再
度上記伝達パルスΦＴをを高電位として上記ディジット
線対のリフレッシュ電位を設設定するようにした絶縁ゲ
ート型電界効果トランジスタを用いたメモリ回路を得る
ことができる。
また上述のメモリ回路において、外部回路からの入出力
線対１／０，Ｉ／Ｏと上記センス節点Ａ，人にそれぞれ
のドレインおよびソースが結合し、ゲートがデコーグ出
力信号Ｙｊで駆動される入出力トランジスタを設けたメ
モリ回路も得ることができる。
線対１／０，Ｉ／Ｏと上記センス節点Ａ，人にそれぞれ
のドレインおよびソースが結合し、ゲートがデコーグ出
力信号Ｙｊで駆動される入出力トランジスタを設けたメ
モリ回路も得ることができる。
本発明によれば、リセット時のプリチャージが不要とな
り、サイクル時間の短縮が可能となり高速、高感度のメ
モリ回路を得ることができる。
り、サイクル時間の短縮が可能となり高速、高感度のメ
モリ回路を得ることができる。
第１図はこの発明の一実施例の部分回路図である。この
実施例は、互いに他のドレインにゲートが結合する一対
の駆動トランジスタ１０，１０２をセンスアンプとして
有する。それぞれのドレインはセンス節点Ａ，′Ａであ
り、ここに生ずる電位！差は共通ソース節点Ｂの電位を
下降することにより増巾される。電位の下降はセンスパ
ルスΦＳをゲートに導入し、ドレインが共通ソース節点
Ｂにソースが基準電位（接地）に結合する各センスアン
プに共通のトランジスタＱｓで制御される。記５憶マト
リクスは複数のワード線Ｗｌ，Ｗ２・・・とダミーワー
ド線ＤＷｌ，ＤＷ２を列線とし、復数対のディジット線
Ｄ，ｈおよびＤ″，Ｉ５７・・・を行線とする行列マト
リクスの交点にトランジスタＱと容量素子Ｃとから成る
メモリセルおよびダミーセルをそ４，れぞれ有する。こ
れらのメモリセルは１トランジスタ型メモリセルとして
知られているもので、通常は対を成すディジット線の一
方Ｄ又は五とワード線の交点にあるメモリセルが選択さ
れるとき、他方ｈ又はＤのダミーセルに結合するダミー
セルが選択される。ディジット線対Ｄ，丘とセンス節点
Ａ，Ａとはゲートが伝達パルスΦＴで駆動される伝達ト
ラン７ジスタ１０３，１０４のそれぞれドレイン、ソー
スで結合される。
実施例は、互いに他のドレインにゲートが結合する一対
の駆動トランジスタ１０，１０２をセンスアンプとして
有する。それぞれのドレインはセンス節点Ａ，′Ａであ
り、ここに生ずる電位！差は共通ソース節点Ｂの電位を
下降することにより増巾される。電位の下降はセンスパ
ルスΦＳをゲートに導入し、ドレインが共通ソース節点
Ｂにソースが基準電位（接地）に結合する各センスアン
プに共通のトランジスタＱｓで制御される。記５憶マト
リクスは複数のワード線Ｗｌ，Ｗ２・・・とダミーワー
ド線ＤＷｌ，ＤＷ２を列線とし、復数対のディジット線
Ｄ，ｈおよびＤ″，Ｉ５７・・・を行線とする行列マト
リクスの交点にトランジスタＱと容量素子Ｃとから成る
メモリセルおよびダミーセルをそ４，れぞれ有する。こ
れらのメモリセルは１トランジスタ型メモリセルとして
知られているもので、通常は対を成すディジット線の一
方Ｄ又は五とワード線の交点にあるメモリセルが選択さ
れるとき、他方ｈ又はＤのダミーセルに結合するダミー
セルが選択される。ディジット線対Ｄ，丘とセンス節点
Ａ，Ａとはゲートが伝達パルスΦＴで駆動される伝達ト
ラン７ジスタ１０３，１０４のそれぞれドレイン、ソー
スで結合される。
又、ディジット線対Ｄ，Ｄｆｉにドレイン、ソースが結
合トランジスタ１０５のゲートは結合パルスΦＣで駆動
される。記憶情報の入出力は、相補信号で生ずる一対の
ク入出力線１／０，Ｉ／０とセンス節点Ａ，ＩＸとにド
レイン、ソースがそれぞれ結合する入出力トランジスー
タ１０６，１０７のゲートをＹデコーダ出力Ｙ，で駆動
して行なわれる。
合トランジスタ１０５のゲートは結合パルスΦＣで駆動
される。記憶情報の入出力は、相補信号で生ずる一対の
ク入出力線１／０，Ｉ／０とセンス節点Ａ，ＩＸとにド
レイン、ソースがそれぞれ結合する入出力トランジスー
タ１０６，１０７のゲートをＹデコーダ出力Ｙ，で駆動
して行なわれる。
Ｙデコーダ出力は各センスアンプ毎に導入され、被選択
のセンスア７ンプのセンス節点対と入出力線対との結合
を制御する。ディジット線Ｄ，ｆｉはプリチャージトラ
ンジスタ１０８，１０９のソースにそれぞれ結合し、各
トランジスタ１０８，１０９のドレインを高電位の電源
線ＶＤＤに結合し、ゲートをプリチヤノージパルスΦＬ
で駆動する。又、センスアンプの共通ソースＢは結合パ
ルスΦＣでゲートが駆動され、ドレインが電源線Ｖ。Ｏ
に接続する各センスアンプに共通のトランジスタＱｐの
ソースに結合する。第２図は第１図の実施例の動作説明
のための電圧波形図である。
のセンスア７ンプのセンス節点対と入出力線対との結合
を制御する。ディジット線Ｄ，ｆｉはプリチャージトラ
ンジスタ１０８，１０９のソースにそれぞれ結合し、各
トランジスタ１０８，１０９のドレインを高電位の電源
線ＶＤＤに結合し、ゲートをプリチヤノージパルスΦＬ
で駆動する。又、センスアンプの共通ソースＢは結合パ
ルスΦＣでゲートが駆動され、ドレインが電源線Ｖ。Ｏ
に接続する各センスアンプに共通のトランジスタＱｐの
ソースに結合する。第２図は第１図の実施例の動作説明
のための電圧波形図である。
リセット期間ｔ１にこの実施例は結合パルスΦＣおよび
伝達パルスΦＴのみ高電位であるため、各ディジット線
対およびセンス節点対が平衡して中間電位にある。この
中間電位はリフレッシュ期間のディジット線対の高低の
平均で生ずるもので電源電圧を５Ｖとするとき約２■で
ある。このリセット期間ｔ１は中間電位が低いため、リ
フレッシュ期間後後の５０ｎｓ以内に完了する。リセッ
ト期間ｔ１に続いてアクセス期間Ｔ２に入る。この期間
ちはディジット線対Ｄ，ｈの一方とに結合するメモリセ
ルへのワード線と他方に結合するダミーセルへのダミー
ワード線を選択駆動するためワードパルスΦｗおよびダ
ミーワードパルスΦＤＷを高電位として開始され、ディ
ジット線対にそれぞれのセルからの蓄積情報電荷が影響
し、センス節点対に電位差が生じて伝達パルスΦＴが約
０Ｖの低電位となるまでの期間である。伝達パルスΦＴ
が低電位となることによつて伝達トランジスタが遮断状
態となるため、デイジツ卜線対とセンス節点対とが電気
的に分離される。
伝達パルスΦＴのみ高電位であるため、各ディジット線
対およびセンス節点対が平衡して中間電位にある。この
中間電位はリフレッシュ期間のディジット線対の高低の
平均で生ずるもので電源電圧を５Ｖとするとき約２■で
ある。このリセット期間ｔ１は中間電位が低いため、リ
フレッシュ期間後後の５０ｎｓ以内に完了する。リセッ
ト期間ｔ１に続いてアクセス期間Ｔ２に入る。この期間
ちはディジット線対Ｄ，ｈの一方とに結合するメモリセ
ルへのワード線と他方に結合するダミーセルへのダミー
ワード線を選択駆動するためワードパルスΦｗおよびダ
ミーワードパルスΦＤＷを高電位として開始され、ディ
ジット線対にそれぞれのセルからの蓄積情報電荷が影響
し、センス節点対に電位差が生じて伝達パルスΦＴが約
０Ｖの低電位となるまでの期間である。伝達パルスΦＴ
が低電位となることによつて伝達トランジスタが遮断状
態となるため、デイジツ卜線対とセンス節点対とが電気
的に分離される。
この状態でセンスパルスΦＳが漸次上昇し各センスアン
プの共通ソース電位が下降するためセンス節点対の電位
■Ａ，ＶＸは電位差を増巾する。又、ディジット線対の
電位ＶＤ，Ｖ五はプリチャージパルスΦＬを高電位する
ことにより共に約４■の高電位に充電される。センスア
ンプ内のセンス節点電位■Ａ，■Ｎの電位差がディジッ
ト線対に無関係に増巾された時点でＹデコーダ出力Ｙｊ
に応動して入出力線対がセンスアンプとの情Ｊ報送受を
行う。従つてこの期間は、データ期間Ｔ３であり、デイ
ツト線に比して付加容量がきわめて小であるセンスアン
プ節点を引き込むため、２０１１Ｓ以内の高速のデータ
出力を実着する。データ期間Ｔ３の後にリフレッシュ期
間Ｔ４に到り、伝達パルスΦＴが再び高電位となつてデ
ィジット線対とセンスアンプ節点とがそれぞれ電気的導
電状態となる。この期間に一方の低電位側のセンス節点
に結合するディジット線の一方が伝達トランジスタ→セ
ンスアンプを通して放電される。この時、センスアンプ
は既にデータ期間に完全安全状態であるため、高電位側
のセンス節点からの放電は、伝達およびセンストランジ
スタ比によつて完全に防止される。この伝達トランジス
スタとセンストランジスタとの電流利得比は、それぞれ
のトランジスタののチャネル巾Ｗに対するチャネル長Ｌ
比″の割合で近似され、伝達トランジスタについてＷ，
／Ｌ，＝ＫＴを与え、センストランジスタについてＷＡ
／ＬＡ＝ＫＡを与えると、ＫＡ／ＫＴ＝２〜１０が好ま
しい値である。この値の最小値は高電位側のセンス節点
からの放電が起り得る下限であり、最大値はセンス開始
時に高電位側センス節点電位を過剰に下降しない上限で
ある。リフレッシュ期間Ｔ４でメモリセルの容量素子は
約４■の高電位情報“Ｈ゛又は低電位情報゜“Ｌ゛がデ
ィジット線から与えられ、ワ―ドパルスΦＷが低電位と
なることにより保持状態となる。
プの共通ソース電位が下降するためセンス節点対の電位
■Ａ，ＶＸは電位差を増巾する。又、ディジット線対の
電位ＶＤ，Ｖ五はプリチャージパルスΦＬを高電位する
ことにより共に約４■の高電位に充電される。センスア
ンプ内のセンス節点電位■Ａ，■Ｎの電位差がディジッ
ト線対に無関係に増巾された時点でＹデコーダ出力Ｙｊ
に応動して入出力線対がセンスアンプとの情Ｊ報送受を
行う。従つてこの期間は、データ期間Ｔ３であり、デイ
ツト線に比して付加容量がきわめて小であるセンスアン
プ節点を引き込むため、２０１１Ｓ以内の高速のデータ
出力を実着する。データ期間Ｔ３の後にリフレッシュ期
間Ｔ４に到り、伝達パルスΦＴが再び高電位となつてデ
ィジット線対とセンスアンプ節点とがそれぞれ電気的導
電状態となる。この期間に一方の低電位側のセンス節点
に結合するディジット線の一方が伝達トランジスタ→セ
ンスアンプを通して放電される。この時、センスアンプ
は既にデータ期間に完全安全状態であるため、高電位側
のセンス節点からの放電は、伝達およびセンストランジ
スタ比によつて完全に防止される。この伝達トランジス
スタとセンストランジスタとの電流利得比は、それぞれ
のトランジスタののチャネル巾Ｗに対するチャネル長Ｌ
比″の割合で近似され、伝達トランジスタについてＷ，
／Ｌ，＝ＫＴを与え、センストランジスタについてＷＡ
／ＬＡ＝ＫＡを与えると、ＫＡ／ＫＴ＝２〜１０が好ま
しい値である。この値の最小値は高電位側のセンス節点
からの放電が起り得る下限であり、最大値はセンス開始
時に高電位側センス節点電位を過剰に下降しない上限で
ある。リフレッシュ期間Ｔ４でメモリセルの容量素子は
約４■の高電位情報“Ｈ゛又は低電位情報゜“Ｌ゛がデ
ィジット線から与えられ、ワ―ドパルスΦＷが低電位と
なることにより保持状態となる。
ダミーワードパルスΦＷはセンスパルスΦＳが低電位と
なり、センスアンプを不活性としたのち結合パルスΦＣ
が上昇してリセット期間ｔ１に入つたのちに下降する。
ダミーワードパルスΦＤＷがリセット期間内に高電位で
ある期間はダミー書込期間Ｔ５であり、１０〜４０ｎｓ
である。この間にディジット線対は、一方が約４■の高
電位、他方が約０Ｖの低電位から共に約２■の中間電位
となり、この電位をダミーセルの容量素子に蓄積する。
上述したこの実施例によれば、ディジット線対への電源
からのプリチャージがデータ期間に行なわれるため、リ
セット時のプリチャージを不要とし、サイクル時間の短
縮を実現する。
なり、センスアンプを不活性としたのち結合パルスΦＣ
が上昇してリセット期間ｔ１に入つたのちに下降する。
ダミーワードパルスΦＤＷがリセット期間内に高電位で
ある期間はダミー書込期間Ｔ５であり、１０〜４０ｎｓ
である。この間にディジット線対は、一方が約４■の高
電位、他方が約０Ｖの低電位から共に約２■の中間電位
となり、この電位をダミーセルの容量素子に蓄積する。
上述したこの実施例によれば、ディジット線対への電源
からのプリチャージがデータ期間に行なわれるため、リ
セット時のプリチャージを不要とし、サイクル時間の短
縮を実現する。
アクセス時間はセンスアンプのみの安定状態に到る時間
で与えられ、、通常の１ＰＦ以上のディジット線をセン
ストランジスタで放電してからのアクセス時間に比して
、０．０１〜０．０５ＰＦ程度のセンス節点容量からの
放電のため高速アクセスとなる。更に、ダミーセルはメ
モリセルと実質的に同一回路構成であり、メモリセルへ
の高電位・低電位情報の確実に中間電位での電荷蓄積と
なるため、それぞれの情報に対するダミーセル情報がほ
ぼ同一電位差をセンス回路に与え、センス動作が高感度
・確実である。又、上述の実施例において、ディジット
線対に結合する２個のメモリセルを、同一のワード線で
駆動するか、もしくは２本のワード線を同時に駆動する
ことにより、ディジット線対のの一方から高電位、他方
から低電位の情報を読み出す２トランジスタ型メモリ回
路を実現するとができる。
で与えられ、、通常の１ＰＦ以上のディジット線をセン
ストランジスタで放電してからのアクセス時間に比して
、０．０１〜０．０５ＰＦ程度のセンス節点容量からの
放電のため高速アクセスとなる。更に、ダミーセルはメ
モリセルと実質的に同一回路構成であり、メモリセルへ
の高電位・低電位情報の確実に中間電位での電荷蓄積と
なるため、それぞれの情報に対するダミーセル情報がほ
ぼ同一電位差をセンス回路に与え、センス動作が高感度
・確実である。又、上述の実施例において、ディジット
線対に結合する２個のメモリセルを、同一のワード線で
駆動するか、もしくは２本のワード線を同時に駆動する
ことにより、ディジット線対のの一方から高電位、他方
から低電位の情報を読み出す２トランジスタ型メモリ回
路を実現するとができる。
この回路は情報の読出を確実にすると共に、ダミーセル
を不要そしてその比較を行わないため、動作余裕度を更
に拡大することができる。ノ図面の簡単な説明 第１図はこの発明の一実施例の部分回路図、第２図は第
１図の実施例の動作説明のため波形図である。
を不要そしてその比較を行わないため、動作余裕度を更
に拡大することができる。ノ図面の簡単な説明 第１図はこの発明の一実施例の部分回路図、第２図は第
１図の実施例の動作説明のため波形図である。
図中、１０１，１０２・・・・・・センストランジス５
夕、Ｄ，ｈ・・・・・・ディジット線、Ｗｌ，Ｗ２・・
・・・・ワード線、ＤＷｌ，ＤＷ２・・・・・・ダミー
ワード線、１０３，１０４・・・・・・伝達トランジス
タ、１０５・・・・・・結合トランジスタ、１０６，１
０７・・・・入出力トラジスタ、１０８，１０９・・・
・プリチヤージトランθジスタ。
夕、Ｄ，ｈ・・・・・・ディジット線、Ｗｌ，Ｗ２・・
・・・・ワード線、ＤＷｌ，ＤＷ２・・・・・・ダミー
ワード線、１０３，１０４・・・・・・伝達トランジス
タ、１０５・・・・・・結合トランジスタ、１０６，１
０７・・・・入出力トラジスタ、１０８，１０９・・・
・プリチヤージトランθジスタ。
Claims (1)
- 【特許請求の範囲】 １ ドレイン又はソースとゲートとが交叉接続された一
対のトランジスタと、一対のディジット線と、前記一対
のディジット線を前記一対のトランジスタの交叉接続点
にそれぞれ接続する第１の手段と、前記一対のディジッ
ト線を選択的に接続する第２の手段とを含み、前記第１
および第２の手段によつて前記一対のディジット線およ
び一対の交叉接続点の電位をほぼ同一の電位とすること
を特徴としたメモリ回路。 ２ ドレイン又はソースとゲートとが交叉接続された一
対のトランジスタと一対のディジット線と、前記一対の
ディジット線を前記一対の交叉接続点にそれぞれ接続す
る一対のスイッチ手段と、前記一対のディジット線を選
択的に接続する短絡手段と、前記一対のディジット線の
それぞれ接続したダイミーセルとを有し、前記短絡手段
によつて上記一対のディジット線の電位を電源電位より
低い中間レベルとし、該中間レベルをダミーセルに書き
込むようにしたことを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53007975A JPS6048073B2 (ja) | 1978-01-26 | 1978-01-26 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53007975A JPS6048073B2 (ja) | 1978-01-26 | 1978-01-26 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54101229A JPS54101229A (en) | 1979-08-09 |
| JPS6048073B2 true JPS6048073B2 (ja) | 1985-10-25 |
Family
ID=11680451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53007975A Expired JPS6048073B2 (ja) | 1978-01-26 | 1978-01-26 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048073B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2828630B2 (ja) * | 1987-08-06 | 1998-11-25 | 三菱電機株式会社 | 半導体装置 |
| JP2985031B2 (ja) * | 1992-04-01 | 1999-11-29 | マステク、コーパレイシヤン | 動的等速呼出記憶装置の操作法 |
| JPH0684359A (ja) * | 1993-08-13 | 1994-03-25 | Hitachi Ltd | 半導体メモリ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3838404A (en) * | 1973-05-17 | 1974-09-24 | Teletype Corp | Random access memory system and cell |
| JPS51110931A (ja) * | 1975-03-05 | 1976-09-30 | Teletype Corp | |
| JPS5287328A (en) * | 1975-12-29 | 1977-07-21 | Mostek Corp | Dynamic random access memory |
-
1978
- 1978-01-26 JP JP53007975A patent/JPS6048073B2/ja not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3838404A (en) * | 1973-05-17 | 1974-09-24 | Teletype Corp | Random access memory system and cell |
| JPS51110931A (ja) * | 1975-03-05 | 1976-09-30 | Teletype Corp | |
| JPS5287328A (en) * | 1975-12-29 | 1977-07-21 | Mostek Corp | Dynamic random access memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54101229A (en) | 1979-08-09 |
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