JPH0198193A - メモリ集積回路 - Google Patents
メモリ集積回路Info
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- JPH0198193A JPH0198193A JP63137734A JP13773488A JPH0198193A JP H0198193 A JPH0198193 A JP H0198193A JP 63137734 A JP63137734 A JP 63137734A JP 13773488 A JP13773488 A JP 13773488A JP H0198193 A JPH0198193 A JP H0198193A
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- sense amplifier
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- 230000004913 activation Effects 0.000 claims abstract description 22
- 230000003213 activating effect Effects 0.000 claims 1
- 238000003491 array Methods 0.000 abstract description 3
- 230000004044 response Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 241000723353 Chrysanthemum Species 0.000 description 1
- 235000007516 Chrysanthemum Nutrition 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
-
- G—PHYSICS
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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-
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ集積回路に関し、特にダイナミック型メ
モリ集積回路に関する。
モリ集積回路に関する。
ダイナミック型メモリは大容量のメモリとしてトリクス
に配され、各行にはワード線が、各列にはデジット線が
配される。選択された行、すなわちワード線に接続され
たメモリセルは読み出し時にはデジット線に微小信号を
出力する。この微小信号はセンスアンプによって増幅さ
れるとともにそのメモリセルに再書き込みされる。他方
書込みの時は選択されたデジット線に書込みデータ信号
を与えるとともにセンスアンプを活性化して書込みデー
タ信号を保持しつつ、選択されたメモリセルにこの書込
みデータ信号を書込む。このようなメモリのセンスアン
プはフリップフロップ型のものが用いられ、各列のデジ
ット線対の内の低電位のデジット線上の電荷をフリップ
フロップ型センスアンプを通してセンスアンプの活性化
信号源へ放電することにより、デジット線対のデジット
線間の電位差を増幅する機能を有する。
に配され、各行にはワード線が、各列にはデジット線が
配される。選択された行、すなわちワード線に接続され
たメモリセルは読み出し時にはデジット線に微小信号を
出力する。この微小信号はセンスアンプによって増幅さ
れるとともにそのメモリセルに再書き込みされる。他方
書込みの時は選択されたデジット線に書込みデータ信号
を与えるとともにセンスアンプを活性化して書込みデー
タ信号を保持しつつ、選択されたメモリセルにこの書込
みデータ信号を書込む。このようなメモリのセンスアン
プはフリップフロップ型のものが用いられ、各列のデジ
ット線対の内の低電位のデジット線上の電荷をフリップ
フロップ型センスアンプを通してセンスアンプの活性化
信号源へ放電することにより、デジット線対のデジット
線間の電位差を増幅する機能を有する。
近年、メモリセルを行を共通として複数の列ブ’Ｃ１ｙ
りに区分し、各ブロック毎に入出力回路を設けたメモリ
が提案されている。このメモリでは、所望のブロックに
ついて書込みを行なうとともに他のブロックについては
単に選択されたワード線に接続されたメモリセルの記憶
内容をリフレッシュするものである。
りに区分し、各ブロック毎に入出力回路を設けたメモリ
が提案されている。このメモリでは、所望のブロックに
ついて書込みを行なうとともに他のブロックについては
単に選択されたワード線に接続されたメモリセルの記憶
内容をリフレッシュするものである。
この時、書込みの行なわれるデジット線には書込み駆動
回路から大きな差信号が与えられるため、このデジット
線に接続されたセンスアンプの状態は早く定まるが、そ
の他のリフレッシュの行なわれているブロックのデジッ
ト線にはメモリセルからの微小信号が与えられるため、
これらのデジット線に接続したセンスアンプはこの微小
信号を増幅する必要がある。
回路から大きな差信号が与えられるため、このデジット
線に接続されたセンスアンプの状態は早く定まるが、そ
の他のリフレッシュの行なわれているブロックのデジッ
ト線にはメモリセルからの微小信号が与えられるため、
これらのデジット線に接続したセンスアンプはこの微小
信号を増幅する必要がある。
しかしながら書込みの行なわれるデジット線に接続され
たセンスアンプは活性化信号路を通してリフレッシュの
行なわれるブロックのセンスアンプの活性化信号をより
早く変化させるように働く。このため、リフレッシュの
行なわれるブロックのセンスアンプはデジット線上の微
小信号の増幅が充分に行なわれないうちに増幅動作を終
了してしまうこととなり、誤ったリフレッシュ動作が行
なわれたりする恐れがあった。
たセンスアンプは活性化信号路を通してリフレッシュの
行なわれるブロックのセンスアンプの活性化信号をより
早く変化させるように働く。このため、リフレッシュの
行なわれるブロックのセンスアンプはデジット線上の微
小信号の増幅が充分に行なわれないうちに増幅動作を終
了してしまうこととなり、誤ったリフレッシュ動作が行
なわれたりする恐れがあった。
本発明の目的は、所望のブロックに対して書込みを行な
う時にも他のブロックのリフレッシュを確実に行なうこ
とのできるメモリ集積回路を提供することにある。
う時にも他のブロックのリフレッシュを確実に行なうこ
とのできるメモリ集積回路を提供することにある。
本発明のメモリ集積回路は複数のセルブロックに区分さ
れたメモリセルと、各セルブロック毎にそれぞれ設けら
れた複数のセンスアンプと、所望のセルブロックのメモ
リセルに書込みを行なう書込み回路と、各ブロック毎に
設けられた複数のセンスアンプと、各ブロックのセンス
アンプ毎に設けられ該ブロックのセンスアンプを活性化
スル複数の活性化手段とを有する。
れたメモリセルと、各セルブロック毎にそれぞれ設けら
れた複数のセンスアンプと、所望のセルブロックのメモ
リセルに書込みを行なう書込み回路と、各ブロック毎に
設けられた複数のセンスアンプと、各ブロックのセンス
アンプ毎に設けられ該ブロックのセンスアンプを活性化
スル複数の活性化手段とを有する。
本発明によれば、各ブロックのセンスアンプ毎にセンス
アンプの活性化手段が設けられている、すなわち書込み
の行なわれているブロックのセンスアンプの活性化手段
と書込みが行なわれず、リフレッシュが行なわれている
ブロックのセンスアンプの活性化手段とは互いに分離さ
れている。このため書込みの行なわれているブロックの
センス。
アンプの活性化手段が設けられている、すなわち書込み
の行なわれているブロックのセンスアンプの活性化手段
と書込みが行なわれず、リフレッシュが行なわれている
ブロックのセンスアンプの活性化手段とは互いに分離さ
れている。このため書込みの行なわれているブロックの
センス。
アンプとリフレッシュの行なわれてブロックのセし
ンスアンプとは電気的に互いに干渉ンこ）うことかなく
、それぞれ最適な動作を行なうことができる。
、それぞれ最適な動作を行なうことができる。
第５図を参照して従来のメモリ集積回路について説明す
る。
る。
ワード線ＷＬ、−ＬＷゎは行方向に配され、列方向には
デジット線ＤＬＩ−ＤＬ、が配されている。
デジット線ＤＬＩ−ＤＬ、が配されている。
ダイナミック型メモリセルＭＣは例えば１トランジスタ
、■キャパシタによって構成される周知のと ものであり、それぞれワード線の１つｔデジット線の１
つ（又は１対）に接続されている。行デコーダ１は行ア
ドレス情報ＲＡを受−けてワード線の１つを選択する。
、■キャパシタによって構成される周知のと ものであり、それぞれワード線の１つｔデジット線の１
つ（又は１対）に接続されている。行デコーダ１は行ア
ドレス情報ＲＡを受−けてワード線の１つを選択する。
列デコーダ２は列アドレス情報ＣＡを受け、列選択スイ
ッチ回路３の選択用トランスファゲートトランジスタＱ
ＹＩ−ＱＹ、を選択してデジット線とパスラインＤＥと
を接続する。入出力回路５はパスラインＤＢと入出力端
子ＤＴとの間に設けられ、読み出しの時には出力アンプ
として書込みの時は書込み回路として機能する。センス
アンプ６−１−６−ｍは各デジット線ＤＬ、−ＤＬ、に
接続され、信号φ１を受けて活性化トランジスタＱ５が
オンすることによってレベルの低下する活性化信号子π
によって活性化される。この活性化により、デジット線
に低レベルの電位が読み出されている時はこのデジット
線の電荷はセンスアンプ、信号線に丁、トランジスタＱ
、へと放電される。
ッチ回路３の選択用トランスファゲートトランジスタＱ
ＹＩ−ＱＹ、を選択してデジット線とパスラインＤＥと
を接続する。入出力回路５はパスラインＤＢと入出力端
子ＤＴとの間に設けられ、読み出しの時には出力アンプ
として書込みの時は書込み回路として機能する。センス
アンプ６−１−６−ｍは各デジット線ＤＬ、−ＤＬ、に
接続され、信号φ１を受けて活性化トランジスタＱ５が
オンすることによってレベルの低下する活性化信号子π
によって活性化される。この活性化により、デジット線
に低レベルの電位が読み出されている時はこのデジット
線の電荷はセンスアンプ、信号線に丁、トランジスタＱ
、へと放電される。
第１図ないし第４図を参照して本発明の実施例について
説明する。
説明する。
第１図に示されるように、メモリセルＭｅは２つのメモ
リアレイ１１，１２に区分されて配置されている。メモ
リアレイ１１，１２は共通のワード線ＷＬ、−ＷＬｎを
有し、それぞれに対のデジット線対ＤＬＡ、ＤＬＡ、Ｄ
ＬＢ、ＤＬＢを有する。
リアレイ１１，１２に区分されて配置されている。メモ
リアレイ１１，１２は共通のワード線ＷＬ、−ＷＬｎを
有し、それぞれに対のデジット線対ＤＬＡ、ＤＬＡ、Ｄ
ＬＢ、ＤＬＢを有する。
列選択回路３Ａはアレイ１１０に対のデジット線ジスタ
ＱＹＡ、ＱＹＡを有する。
ＱＹＡ、ＱＹＡを有する。
ＱＹＢを有する。
列デコーダ２Ａはフラッシュライト制御信号ＦＷＩが高
レベルの時列アドレス信号ＣＡを受はタイミング信号φ
３に同期して出力ＹＡ １−ＹＡｋの内の１つを付勢す
る。列デコーダ２Ｂも同様ニフラッシュライト制御信号
ＦＷ２が高レベルの時列アドレス信号ＣＡを受けてタイ
ミング信号φ３に同期して選択出力ＹＢ １−ＹＢ ｋ
の内の１つを付勢する。また制御信号ＦＷＩ、ＦＷ２が
低レベルの時は列デコーダ２Ａ、２Ｂは全ての出力ＹＡ
Ｉ−ＹＡｋ、ＹＢＩ−ＹＥｋを同時にそれぞれ付勢する
。
レベルの時列アドレス信号ＣＡを受はタイミング信号φ
３に同期して出力ＹＡ １−ＹＡｋの内の１つを付勢す
る。列デコーダ２Ｂも同様ニフラッシュライト制御信号
ＦＷ２が高レベルの時列アドレス信号ＣＡを受けてタイ
ミング信号φ３に同期して選択出力ＹＢ １−ＹＢ ｋ
の内の１つを付勢する。また制御信号ＦＷＩ、ＦＷ２が
低レベルの時は列デコーダ２Ａ、２Ｂは全ての出力ＹＡ
Ｉ−ＹＡｋ、ＹＢＩ−ＹＥｋを同時にそれぞれ付勢する
。
読み出しバッファ２０Ａ、書込みレジスタ２２Ｂ、書込
みドライバ２１Ａはアレイ１１に対するデータ読み出し
又は書込みを行なう。すなわち、ＤＴＡに出力する。書
込みレジスタ２２Ｂは、制Ｂ、書込みドライバ２１Ｂも
同様にアレイ１２に設けられた入出力回路を構成する。
みドライバ２１Ａはアレイ１１に対するデータ読み出し
又は書込みを行なう。すなわち、ＤＴＡに出力する。書
込みレジスタ２２Ｂは、制Ｂ、書込みドライバ２１Ｂも
同様にアレイ１２に設けられた入出力回路を構成する。
カラーレジスタ２３Ａ、２３Ｂは入力が入出力端子ＤＴ
Ａ、ＤＴＨにそれぞれ接続され圧力が書込みドライバ２
１Ａ、２１Ｂの入力に接続され、制御信号φいに応答し
てＤＴＡ、ＤＴＢのレベルを取り込み、ラッチする。フ
ラッシュライト制御レジスタ２４Ａ、２４Ｂは入出力端
子ＤＴＡ。
Ａ、ＤＴＨにそれぞれ接続され圧力が書込みドライバ２
１Ａ、２１Ｂの入力に接続され、制御信号φいに応答し
てＤＴＡ、ＤＴＢのレベルを取り込み、ラッチする。フ
ラッシュライト制御レジスタ２４Ａ、２４Ｂは入出力端
子ＤＴＡ。
ＤＴＢにそれぞれ接続され制御信号φ８に応答してそれ
らのレベルを取り込み、ラッチする。
らのレベルを取り込み、ラッチする。
インバータ２５Ａ、２５Ｂは制御レジスタ２４Ａ、２４
Ｂの出力を受け、フラッシュライトタイミング信号φＦ
Ｗを受けて制御信号ＦＷＩ、ＦＷ２をそれぞれ出力する
。
Ｂの出力を受け、フラッシュライトタイミング信号φＦ
Ｗを受けて制御信号ＦＷＩ、ＦＷ２をそれぞれ出力する
。
活性化トランジスタＱＳＩは、アレイ１１のセンスアン
プ６Ａの活性化信号線ＳＥ１と接地との間に接続され、
タイミング信号φ２に応答して信号線ＳＥ１を放電する
ことによってセンスアンプ６Ａを活性化する。トランジ
スタＱＳ２はアレイ１２のセンスアンプの活性化信号線
ＳＥ２と接地の間に接続され、信号φ２に応答してセン
スアンプ６Ｂを活性化する。タイミング信号発生回路４
０はインバータ３０、遅延回路３１〜３４を有し、チッ
プイネーブル信号を受けてタイミング信号を発生する。
プ６Ａの活性化信号線ＳＥ１と接地との間に接続され、
タイミング信号φ２に応答して信号線ＳＥ１を放電する
ことによってセンスアンプ６Ａを活性化する。トランジ
スタＱＳ２はアレイ１２のセンスアンプの活性化信号線
ＳＥ２と接地の間に接続され、信号φ２に応答してセン
スアンプ６Ｂを活性化する。タイミング信号発生回路４
０はインバータ３０、遅延回路３１〜３４を有し、チッ
プイネーブル信号を受けてタイミング信号を発生する。
第２図にセンスアンプＳＡの構成を示す。トランジスタ
Ｑｌ、Ｑ２はゲートとドレインが接続点Ｎ、、Ｎ２で交
差接続されることによってフリップフロップを構成して
いる。この交差接続点Ｎ １．Ｎ２には一対のデジット
線ＤＬ、ＤＬが接続されるとともに一対のプリチャージ
トランジスタＱ ｓ 、 Ｑ ４が接続される。
Ｑｌ、Ｑ２はゲートとドレインが接続点Ｎ、、Ｎ２で交
差接続されることによってフリップフロップを構成して
いる。この交差接続点Ｎ １．Ｎ２には一対のデジット
線ＤＬ、ＤＬが接続されるとともに一対のプリチャージ
トランジスタＱ ｓ 、 Ｑ ４が接続される。
第３図に列デコーダ２Ａ、２Ｂの構成例を示す。
ＮＡＮＤゲー）５０−１〜５０−にはそれぞれ所定の組
み合せで列アドレス信号Ａ。（ＡＯ） −ＡＮ（′Ｃ）
を受け、全ての入力されているアドレス信号が高レベル
のＮＡＮＤゲートのみが低レベル出力を発生し、他は高
レベルを出力する。ＮＡＮＤゲート５１−１−５１−に
はＮＡＮＤゲート５〇−１−５０−にの出力と制御信号
ＦＷＩ （ＦＷ２）を受け、信号ＦＷＩが高レベルの時
は出力が低レベルにあるＮＡＮＤゲー） ５０−１−５
０−にの１つの出力を受けるＮＡＮＤゲート（５１−１
−５１−ｋ）が高し段外出力を発生する。駆動トランジ
スタＱ１゜−１−Ｑ＋ｏ−ｈはソースフォロワ動作をす
るものであり、タイミング信号φ、によって駆動される
。制御信号ＦＷＩ （ＦＷ２）が低レベルの時はＮＡＮ
Ｄゲート５１−１−５１−にの全てが高レベル出力を発
生し、出力ＹＡＩ−ＹＡｋが全て選択される。
み合せで列アドレス信号Ａ。（ＡＯ） −ＡＮ（′Ｃ）
を受け、全ての入力されているアドレス信号が高レベル
のＮＡＮＤゲートのみが低レベル出力を発生し、他は高
レベルを出力する。ＮＡＮＤゲート５１−１−５１−に
はＮＡＮＤゲート５〇−１−５０−にの出力と制御信号
ＦＷＩ （ＦＷ２）を受け、信号ＦＷＩが高レベルの時
は出力が低レベルにあるＮＡＮＤゲー） ５０−１−５
０−にの１つの出力を受けるＮＡＮＤゲート（５１−１
−５１−ｋ）が高し段外出力を発生する。駆動トランジ
スタＱ１゜−１−Ｑ＋ｏ−ｈはソースフォロワ動作をす
るものであり、タイミング信号φ、によって駆動される
。制御信号ＦＷＩ （ＦＷ２）が低レベルの時はＮＡＮ
Ｄゲート５１−１−５１−にの全てが高レベル出力を発
生し、出力ＹＡＩ−ＹＡｋが全て選択される。
第４図を参照して本実施例の動作について説明する。
時刻ｔ＋ ｔｒにおける動作は通常の読み出し動作で
ある。時刻ｔ１でＣＥ−が低レベルへと変化シ、メモリ
は活性期間に入る。これに応答してプリチャージ信号φ
、が時刻ｔ２で立ち下り、時刻ｔ３で信号φ１が立り上
り、これに伴ないワード線ＷＬが選択され、各デジット
線対にセルからの微小信号があられれる。次にｔ４で信
号φ２が立ち上りこれに伴ないトランジスタＱＳＩ、Ｑ
Ｓ２がオンして活性化信号線ＳＥＬ、ＳＥ２の電位がｔ
４にかけて徐々に降下し、センスアンプ６Ａ、６Ｂは活
性化される。これによって各デイジット線対ＤＬ、ＤＬ
において低レベル例のデイジット線はＳＥＬ、ＳＦ３の
低下とともに放電され、これによってデジット線対の信
号の増幅が行なわれる。
ある。時刻ｔ１でＣＥ−が低レベルへと変化シ、メモリ
は活性期間に入る。これに応答してプリチャージ信号φ
、が時刻ｔ２で立ち下り、時刻ｔ３で信号φ１が立り上
り、これに伴ないワード線ＷＬが選択され、各デジット
線対にセルからの微小信号があられれる。次にｔ４で信
号φ２が立ち上りこれに伴ないトランジスタＱＳＩ、Ｑ
Ｓ２がオンして活性化信号線ＳＥＬ、ＳＥ２の電位がｔ
４にかけて徐々に降下し、センスアンプ６Ａ、６Ｂは活
性化される。これによって各デイジット線対ＤＬ、ＤＬ
において低レベル例のデイジット線はＳＥＬ、ＳＦ３の
低下とともに放電され、これによってデジット線対の信
号の増幅が行なわれる。
この後ｔ、で信号φ、が立ち上り、列デコーダＤＴＢに
それぞれ出力される。時刻ｔ７でて１が立上り、活性期
間は終了する。
それぞれ出力される。時刻ｔ７でて１が立上り、活性期
間は終了する。
次にアレイ１１の選択されたワード線に接続するに個の
メモリセルに同一のデータを書込むフラッシュライト動
作させ、アレイ１２は単にリフレッシュされるという本
発明の特徴的動作について説明する。この動作はまず、
上記書込むべき同一のデータをカラーレジスタ２３Ａに
φえに同期してＤＴＡを介してセットし、次いでφ３応
してアレイ１１に対してフラッシュライトを行なうか否
かを制御レジスタ２４ＡにＤＴＡを介してセットシ、制
御レジスタ２４Ａに高レベルがラッチされた時にφＦＷ
に応じて列デコーダ２Ａの出力全てを選択としてレジス
タ２３Ａの内容を７レイ１１の全デジット線に印加する
ものである。
メモリセルに同一のデータを書込むフラッシュライト動
作させ、アレイ１２は単にリフレッシュされるという本
発明の特徴的動作について説明する。この動作はまず、
上記書込むべき同一のデータをカラーレジスタ２３Ａに
φえに同期してＤＴＡを介してセットし、次いでφ３応
してアレイ１１に対してフラッシュライトを行なうか否
かを制御レジスタ２４ＡにＤＴＡを介してセットシ、制
御レジスタ２４Ａに高レベルがラッチされた時にφＦＷ
に応じて列デコーダ２Ａの出力全てを選択としてレジス
タ２３Ａの内容を７レイ１１の全デジット線に印加する
ものである。
以下詳細に説明する。
時刻ｔ８でσＩ−が低レベルとなるとともに、制御信号
φＦＷ＋φ、が上昇する。これによってフラッシュライ
トサイクルにおけるカラーレジスタのセットサイクルを
開始させる。この時ＤＴＡは高レベルであり、ＤＴＢは
低レベルであるので、カラーレジスタ２３Ａ、２３Ｂに
はそれぞれ“１”、′０”レベルがラッチされる。他方
、φ、はｔ、での立ち下り、φ１はｔｌ。で立ち上り、
φ２もその後立ち上る。これによって７レイ１１．１２
のワード線が選択され、この選択されたワード線に接続
したメモリセルはセンスアンプ６Ａ、６Ｂによってリフ
レッシュされる。この後ｔＨにて“σＩ”が−旦立ち上
ってメモリがリセットされた後、１１１にて再び立ち下
る。この時φ、Ｗ、φ、も立り上り、フラッシュライト
実行サイクルが開始される。この時ＤＴＡ、ＤＴＢはそ
れぞれ“１”。
φＦＷ＋φ、が上昇する。これによってフラッシュライ
トサイクルにおけるカラーレジスタのセットサイクルを
開始させる。この時ＤＴＡは高レベルであり、ＤＴＢは
低レベルであるので、カラーレジスタ２３Ａ、２３Ｂに
はそれぞれ“１”、′０”レベルがラッチされる。他方
、φ、はｔ、での立ち下り、φ１はｔｌ。で立ち上り、
φ２もその後立ち上る。これによって７レイ１１．１２
のワード線が選択され、この選択されたワード線に接続
したメモリセルはセンスアンプ６Ａ、６Ｂによってリフ
レッシュされる。この後ｔＨにて“σＩ”が−旦立ち上
ってメモリがリセットされた後、１１１にて再び立ち下
る。この時φ、Ｗ、φ、も立り上り、フラッシュライト
実行サイクルが開始される。この時ＤＴＡ、ＤＴＢはそ
れぞれ“１”。
“０”レベルである。このＤＴＡ、ＤＴＢのレベルはφ
、に応答してレジスタ２４Ａ、２４Ｂにラッチされ、ア
レイ１１についてフラッシュライトを行ない、アレイ１
２にはフラッシュライトは行なわず、単にリフレッシュ
を行なうことが指示される。すなわち、ＦＷＩは低レベ
ル、Ｆ’Ｗ２は高レベルのままである。これによって列
デコーダ２Ａはｔ＋ｓで全出力を選択レベルとしてパス
ライン対ＤＢＡ、ＤＢＡと７レイ１１の全デジットライ
ン対とを同時に接続する。他方列デコーダ２Ｂは、ＦＷ
２が高レベルのため１つの出力のみをＯＡに応答して選
択するか又は全く選択出力を出さない。この時φ８．φ
７は低レベルのままであるからアレイ１２へのデータは
ＤＴＢには読み出されない。
、に応答してレジスタ２４Ａ、２４Ｂにラッチされ、ア
レイ１１についてフラッシュライトを行ない、アレイ１
２にはフラッシュライトは行なわず、単にリフレッシュ
を行なうことが指示される。すなわち、ＦＷＩは低レベ
ル、Ｆ’Ｗ２は高レベルのままである。これによって列
デコーダ２Ａはｔ＋ｓで全出力を選択レベルとしてパス
ライン対ＤＢＡ、ＤＢＡと７レイ１１の全デジットライ
ン対とを同時に接続する。他方列デコーダ２Ｂは、ＦＷ
２が高レベルのため１つの出力のみをＯＡに応答して選
択するか又は全く選択出力を出さない。この時φ８．φ
７は低レベルのままであるからアレイ１２へのデータは
ＤＴＢには読み出されない。
次にｔｌ４の°σＩ゛の立ち下りに引き続いてφアが立
ち下り、その後φ１がｔ’ｓで立ち上り、ワードＷＬが
選択される。ｔｕでφ、が立り上り、列デコーダ２Ａの
全出力が“１”レベルとなり、レジスタ２３Ａのデータ
がドライバ２１Ａを介してアレイ１１の全デジット線対
に与えられる。この時φ２に応答してトランジスタＱＳ
Ｉ、ＱＳ２はオンしており、活性化信号線ＳＥＩ、ＳＥ
２は放電される。ここでＳＥｌはデジット線対の各一方
のデジット線（低レベルのもの）がドライバ２１Ａによ
って直接高速に放電されるため、ｔｏｙ迄に急速に放電
される。他方、セルアレイ１２の活性化信号線ＳＥ２は
セルからの微小信号をセンスアンプロＢによって徐々に
増幅するために、トランジスタＱＳ２の能力によって定
まる所定の時定数でゆっくりと、時刻ｔ１ｇにわたって
放電される。このように−斉書込されるアレイ１１の活
性化信号１ｓＥ１とリフレッシュされるアレイ１２の活
性化信号線ＳＥ２とは分離されかつ別個のトランジスタ
ＱＳＩ、ＱＳ２で駆動されるために、それぞれのアレイ
に最適な活性化信号を与えることができる。
ち下り、その後φ１がｔ’ｓで立ち上り、ワードＷＬが
選択される。ｔｕでφ、が立り上り、列デコーダ２Ａの
全出力が“１”レベルとなり、レジスタ２３Ａのデータ
がドライバ２１Ａを介してアレイ１１の全デジット線対
に与えられる。この時φ２に応答してトランジスタＱＳ
Ｉ、ＱＳ２はオンしており、活性化信号線ＳＥＩ、ＳＥ
２は放電される。ここでＳＥｌはデジット線対の各一方
のデジット線（低レベルのもの）がドライバ２１Ａによ
って直接高速に放電されるため、ｔｏｙ迄に急速に放電
される。他方、セルアレイ１２の活性化信号線ＳＥ２は
セルからの微小信号をセンスアンプロＢによって徐々に
増幅するために、トランジスタＱＳ２の能力によって定
まる所定の時定数でゆっくりと、時刻ｔ１ｇにわたって
放電される。このように−斉書込されるアレイ１１の活
性化信号１ｓＥ１とリフレッシュされるアレイ１２の活
性化信号線ＳＥ２とは分離されかつ別個のトランジスタ
ＱＳＩ、ＱＳ２で駆動されるために、それぞれのアレイ
に最適な活性化信号を与えることができる。
第１図は本発明の一実施例を示す図、第２図はセンスア
ンプを示す図、第３図は列デコーダを示す図、第４図は
本発明の実施例の動作を示す図、第５図は従来例を示す
図である。 １１、．１２・・・・・・メモリセルアレイ。 代理人 弁理士 内 原 音 ＤＬ Ｄ乙 （ｓＥ２） 第２図 菊３図
ンプを示す図、第３図は列デコーダを示す図、第４図は
本発明の実施例の動作を示す図、第５図は従来例を示す
図である。 １１、．１２・・・・・・メモリセルアレイ。 代理人 弁理士 内 原 音 ＤＬ Ｄ乙 （ｓＥ２） 第２図 菊３図
Claims (1)
- 複数のメモリセル群と各メモリセル群毎にそれぞれ設け
られたセンスアンプ群と、所望のメモリセル群の複数の
メモリセルに選択的に同一の情報を同時に書込む書込み
回路と、各センスアンプ群毎に設けられ該センスアンプ
群のセンスアンプを活性化する活性化手段とを有するこ
とを特徴とするメモリ集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-140811 | 1987-06-04 | ||
| JP14081187 | 1987-06-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0198193A true JPH0198193A (ja) | 1989-04-17 |
| JPH0793002B2 JPH0793002B2 (ja) | 1995-10-09 |
Family
ID=15277289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63137734A Expired - Fee Related JPH0793002B2 (ja) | 1987-06-04 | 1988-06-03 | メモリ集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4879692A (ja) |
| EP (1) | EP0293933B1 (ja) |
| JP (1) | JPH0793002B2 (ja) |
| KR (1) | KR910009550B1 (ja) |
| DE (1) | DE3884859T2 (ja) |
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| JPH04298883A (ja) * | 1991-03-26 | 1992-10-22 | Nec Ic Microcomput Syst Ltd | 半導体記憶回路 |
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1988
- 1988-06-03 DE DE88108948T patent/DE3884859T2/de not_active Expired - Fee Related
- 1988-06-03 EP EP88108948A patent/EP0293933B1/en not_active Expired - Lifetime
- 1988-06-03 JP JP63137734A patent/JPH0793002B2/ja not_active Expired - Fee Related
- 1988-06-04 KR KR1019880006712A patent/KR910009550B1/ko not_active IP Right Cessation
- 1988-06-06 US US07/202,847 patent/US4879692A/en not_active Expired - Fee Related
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| EP0293933A2 (en) | 1988-12-07 |
| EP0293933B1 (en) | 1993-10-13 |
| EP0293933A3 (en) | 1991-02-06 |
| DE3884859T2 (de) | 1994-02-03 |
| KR890001090A (ko) | 1989-03-18 |
| KR910009550B1 (ko) | 1991-11-21 |
| JPH0793002B2 (ja) | 1995-10-09 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |