JPH07101554B2 - 半導体記憶装置およびそのデータ転送方法 - Google Patents
半導体記憶装置およびそのデータ転送方法Info
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- JPH07101554B2 JPH07101554B2 JP63302841A JP30284188A JPH07101554B2 JP H07101554 B2 JPH07101554 B2 JP H07101554B2 JP 63302841 A JP63302841 A JP 63302841A JP 30284188 A JP30284188 A JP 30284188A JP H07101554 B2 JPH07101554 B2 JP H07101554B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置およびそのデータ転送方法
に関し、さらに特定的には、複数のビット線対がトラン
スファゲートを介して副入出力線対に接続され、この副
入出力線対にはデータを記憶するレジスタが接続されて
いるような半導体記憶装置およびそのレジスタからメモ
リセルへのデータ転送方法に関する。
に関し、さらに特定的には、複数のビット線対がトラン
スファゲートを介して副入出力線対に接続され、この副
入出力線対にはデータを記憶するレジスタが接続されて
いるような半導体記憶装置およびそのレジスタからメモ
リセルへのデータ転送方法に関する。
［従来の技術］ 第10図は、従来の２ポートメモリ装置の構成を示す部分
回路図であり、１対のビット線に対応した部分を示して
いる。図において、この２ポートメモリ装置は、ランダ
ムアクセスメモリ（RAM）部と、シリアルアクセスメモ
リ（SAM）部とを含み、これら２つのメモリ部は、トラ
ンスファゲート１を介して接続されている。トランスフ
ァゲート１は、トランスファゲート制御信号TGによって
そのオン・オフが制御される。SAM部は、ラッチ機能を
有するレジスタ２を備えている。RAM部は、センスアン
プ３と、ビット線対BL,▲▼と、ワード線WLと、メ
モリセル用トランスファゲート４およびメモリセル用キ
ャパシタ５を有したメモリセルMCと、ビット線プリチャ
ージ用トランジスタ６とを備えている。センスアンプ３
は、センスアンプ活性化信号SAE,▲▼によって活
性化され、ビット線対BL,▲▼間の微小電位差を増
幅・検知する。各メモリセル用トランスファゲート４
は、対応するワード線の選択・非選択によってそのオン
・オフが制御される。ビット線プリチャージ用トランジ
スタ６は、ビット線プリチャージ信号BLPが活性化され
たときにオンし、ビット線対BL,▲▼をプリチャー
ジ電圧VBLでプリチャージする。
回路図であり、１対のビット線に対応した部分を示して
いる。図において、この２ポートメモリ装置は、ランダ
ムアクセスメモリ（RAM）部と、シリアルアクセスメモ
リ（SAM）部とを含み、これら２つのメモリ部は、トラ
ンスファゲート１を介して接続されている。トランスフ
ァゲート１は、トランスファゲート制御信号TGによって
そのオン・オフが制御される。SAM部は、ラッチ機能を
有するレジスタ２を備えている。RAM部は、センスアン
プ３と、ビット線対BL,▲▼と、ワード線WLと、メ
モリセル用トランスファゲート４およびメモリセル用キ
ャパシタ５を有したメモリセルMCと、ビット線プリチャ
ージ用トランジスタ６とを備えている。センスアンプ３
は、センスアンプ活性化信号SAE,▲▼によって活
性化され、ビット線対BL,▲▼間の微小電位差を増
幅・検知する。各メモリセル用トランスファゲート４
は、対応するワード線の選択・非選択によってそのオン
・オフが制御される。ビット線プリチャージ用トランジ
スタ６は、ビット線プリチャージ信号BLPが活性化され
たときにオンし、ビット線対BL,▲▼をプリチャー
ジ電圧VBLでプリチャージする。
次に、第11図のタイミングチャートを参照して、第10図
におけるレジスタ２からメモリセルMCへのデータの転送
書込動作を説明する。
におけるレジスタ２からメモリセルMCへのデータの転送
書込動作を説明する。
まず、時間t1で、トランスファゲート制御信号TGが“H"
となり、トランスファゲート１がオンする。これによっ
て、レジスタ２に蓄えられているデータがトランスファ
ゲート１を介してビット線対BL,▲▼に伝送され
る。このとき、RAM部において、ビット線対BL,▲▼
がプリチャージ中であると、レジスタ２中のデータが破
壊されてしまうので、トランスファゲート制御信号TG
は、ビット線プリチャージ信号BLPが“L"レベルになっ
てビット線対BL,▲▼を互いに独立させた後に“H"
レベルとなるようにされている。
となり、トランスファゲート１がオンする。これによっ
て、レジスタ２に蓄えられているデータがトランスファ
ゲート１を介してビット線対BL,▲▼に伝送され
る。このとき、RAM部において、ビット線対BL,▲▼
がプリチャージ中であると、レジスタ２中のデータが破
壊されてしまうので、トランスファゲート制御信号TG
は、ビット線プリチャージ信号BLPが“L"レベルになっ
てビット線対BL,▲▼を互いに独立させた後に“H"
レベルとなるようにされている。
ビット線対BL,▲▼にレジスタ２のデータが伝送さ
せられた後、時間t2でワード線WLの電位を立上げ、メモ
リセル用トランスファゲート４をオンする。その後、時
間t3でセンスアンプ活性化信号SAE,▲▼をそれぞ
れ“H"レベル，“L"レベルにして、センスアンプ３を活
性化し、メモリセルMCにビット線対BLあるいは▲▼
上に伝送されたデータすなわちレジスタ２に蓄積された
データを書込む。
せられた後、時間t2でワード線WLの電位を立上げ、メモ
リセル用トランスファゲート４をオンする。その後、時
間t3でセンスアンプ活性化信号SAE,▲▼をそれぞ
れ“H"レベル，“L"レベルにして、センスアンプ３を活
性化し、メモリセルMCにビット線対BLあるいは▲▼
上に伝送されたデータすなわちレジスタ２に蓄積された
データを書込む。
上記に示したもののように、各ビット線対に対して１対
のトランスファゲート１を介して１つのレジスタ２に接
続された半導体記憶装置では、上述の転送方法により、
レジスタ２からメモリセルMCへのデータ転送を実行する
ことができる。
のトランスファゲート１を介して１つのレジスタ２に接
続された半導体記憶装置では、上述の転送方法により、
レジスタ２からメモリセルMCへのデータ転送を実行する
ことができる。
ところで、第10図に示す半導体記憶装置では、１組のビ
ット線対BL,▲▼に接続されるメモリセルMCの数が
多いことから、各ビット線の寄生容量が大きくなり、読
出誤差が多くなるという問題があった。
ット線対BL,▲▼に接続されるメモリセルMCの数が
多いことから、各ビット線の寄生容量が大きくなり、読
出誤差が多くなるという問題があった。
そこで、１組のビット線対を複数組のビット線対に分割
し、分割された各ビット線対をトランスファゲートを介
して１組の副入出力線対に接続し、この副入出力線対を
介してデータレジスタとのデータ転送を行なうことによ
り、各ビット線対の寄生容量を少なくして読出誤差を少
なくすることが考えられる。そのような考えに基づいて
構成される半導体記憶装置の一例を推測すると、第12図
に示すようなものが考えられる。
し、分割された各ビット線対をトランスファゲートを介
して１組の副入出力線対に接続し、この副入出力線対を
介してデータレジスタとのデータ転送を行なうことによ
り、各ビット線対の寄生容量を少なくして読出誤差を少
なくすることが考えられる。そのような考えに基づいて
構成される半導体記憶装置の一例を推測すると、第12図
に示すようなものが考えられる。
第12図に示した半導体記憶装置では、２組のビット線対
BL1,▲▼およびBL2,▲▼に対して、１つの
レジスタ２を対応させたものである（１つのレジスタに
対して３以上のビット線対を対応させたものであっても
よい）。各ビット線対BL1,▲▼およびBL2,▲
▼には、それぞれセンスアンプ31および32が接続さ
れ、これらセンスアンプ31および32は共通のセンスアン
プ活性化信号SAEおよび▲▼によって活性化され
る。また、ビット線対BL1,▲▼はトランスファゲ
ート71を介して副入出力線対sub・I/O,sub・▲▼
に接続され、ビット線対BL2,▲▼はトランスファ
ゲート72を介して副入出力線対sub・I/O,sub・▲
▼に接続される。副入出力線対sub・I/O,sub・▲
▼は、トランスファゲート１を介してレジスタ２と接続
される。レジスタ２は、I/Oトランスファゲート８を介
して入出力線対I/O,▲▼と接続される。I/Oトラ
ンスファゲート８は、図示しないコラムデコーダからの
出力信号Yiによってそのオン・オフが制御される。
BL1,▲▼およびBL2,▲▼に対して、１つの
レジスタ２を対応させたものである（１つのレジスタに
対して３以上のビット線対を対応させたものであっても
よい）。各ビット線対BL1,▲▼およびBL2,▲
▼には、それぞれセンスアンプ31および32が接続さ
れ、これらセンスアンプ31および32は共通のセンスアン
プ活性化信号SAEおよび▲▼によって活性化され
る。また、ビット線対BL1,▲▼はトランスファゲ
ート71を介して副入出力線対sub・I/O,sub・▲▼
に接続され、ビット線対BL2,▲▼はトランスファ
ゲート72を介して副入出力線対sub・I/O,sub・▲
▼に接続される。副入出力線対sub・I/O,sub・▲
▼は、トランスファゲート１を介してレジスタ２と接続
される。レジスタ２は、I/Oトランスファゲート８を介
して入出力線対I/O,▲▼と接続される。I/Oトラ
ンスファゲート８は、図示しないコラムデコーダからの
出力信号Yiによってそのオン・オフが制御される。
上記のような構成において、第12図の半導体記憶装置
は、センスアンプコネクト信号SAC1,SAC2でトランスフ
ァゲート71および72を選択的にオンすることにより、２
組のビット線対のうちの１組と副入出力線対sub・I/O,s
ub・▲▼とを接続し、所望のビット線対の一方の
ビット線に接続されるメモリセルへレジスタ２のデータ
を転送するようになっている。
は、センスアンプコネクト信号SAC1,SAC2でトランスフ
ァゲート71および72を選択的にオンすることにより、２
組のビット線対のうちの１組と副入出力線対sub・I/O,s
ub・▲▼とを接続し、所望のビット線対の一方の
ビット線に接続されるメモリセルへレジスタ２のデータ
を転送するようになっている。
［発明が解決しようとする課題］ ところで、第12図に示した半導体記憶装置では、レジス
タ２から複数のビット線対BL1,▲▼およびBL2,▲
▼中の或るビット線対の一方のビット線対に接続
されるメモリセルMCにデータを転送する場合、データ転
送を行なわない非選択のビット線対のビット線に接続さ
れるメモリセルに記憶されているデータが破壊、つまり
記憶されていたデータとは逆のデータが記憶されてしま
う可能性があった。これについて第13図のタイミングチ
ャートを参照して説明する。
タ２から複数のビット線対BL1,▲▼およびBL2,▲
▼中の或るビット線対の一方のビット線対に接続
されるメモリセルMCにデータを転送する場合、データ転
送を行なわない非選択のビット線対のビット線に接続さ
れるメモリセルに記憶されているデータが破壊、つまり
記憶されていたデータとは逆のデータが記憶されてしま
う可能性があった。これについて第13図のタイミングチ
ャートを参照して説明する。
ここでは、一例として、ビット線対BL1,▲▼のう
ちビット線BL1に接続され、ワード線WL1によって選択さ
れるメモリセルMCにレジスタ２のデータを転送する場合
を考えてみる。なお、初期状態においては、レジスタ２
に蓄積されたデータにより副入出力線対sub・I/O,sub・
▲▼は各々“H"レベル，“L"レベルとされてお
り、ワード線WL1によって選択されるメモリセルのうち
ビット線対BL1,▲▼にそれぞれ接続されるメモリ
セルMC11,MC12には“L"レベルのデータが、ビット線対B
L2,▲▼にそれぞれ接続されるメモリセルMC21,MC
22にも“L"レベルのデータが記憶されているものとす
る。
ちビット線BL1に接続され、ワード線WL1によって選択さ
れるメモリセルMCにレジスタ２のデータを転送する場合
を考えてみる。なお、初期状態においては、レジスタ２
に蓄積されたデータにより副入出力線対sub・I/O,sub・
▲▼は各々“H"レベル，“L"レベルとされてお
り、ワード線WL1によって選択されるメモリセルのうち
ビット線対BL1,▲▼にそれぞれ接続されるメモリ
セルMC11,MC12には“L"レベルのデータが、ビット線対B
L2,▲▼にそれぞれ接続されるメモリセルMC21,MC
22にも“L"レベルのデータが記憶されているものとす
る。
まず、時間t1でコラムアドレスストローブ信号▲
▼が立下がると、副入出力線対対sub・I/O,sub・▲
▼ビット線対BL1,▲▼を接続するため、時間t2
でセンスアンプコネクト信号SAC1が立上がる。これによ
り、１対のトランスファゲート71がオンし、ビット線対
BL1,▲▼にレジスタ２のデータが伝えられる。な
お、副入出力線対sub・I/O,sub・▲▼に接続する
ビット線対の選択はビット線対を選択するためのコラム
アドレスの情報により行なっているため、コラムアドレ
スストローブ信号▲▼後に選択されるべきビット
線対BL1,▲▼に対応したセンスアンプコネクト信
号SAC1が立上がっている。
▼が立下がると、副入出力線対対sub・I/O,sub・▲
▼ビット線対BL1,▲▼を接続するため、時間t2
でセンスアンプコネクト信号SAC1が立上がる。これによ
り、１対のトランスファゲート71がオンし、ビット線対
BL1,▲▼にレジスタ２のデータが伝えられる。な
お、副入出力線対sub・I/O,sub・▲▼に接続する
ビット線対の選択はビット線対を選択するためのコラム
アドレスの情報により行なっているため、コラムアドレ
スストローブ信号▲▼後に選択されるべきビット
線対BL1,▲▼に対応したセンスアンプコネクト信
号SAC1が立上がっている。
その後、時間t3でワード線WL1の電位が立上がり、ワー
ド線WL1に接続されたメモリセルMC11,MC21のデータがビ
ット線対BL1およびBL2に読出される。ここで、ビット線
対BL1,▲▼では、メモリセルMC11のデータに基づ
くよりもレジスタ２に基づく電流駆動能力の方が大きい
ため、レジスタ２のデータがそのまま維持される。な
お、ワード線WL1の電位の立上げ後、ビット線対のフロ
ーティング状態をなるべく短くとる（つまり、センス開
始までの時間t3〜t4を短くとる）ため、センスアンプコ
ネクト信号SAC1の立上がり後、ワード線対WL1の電位を
立上げている。その後、時間t4でセンスアンプ活性化信
号SAE,▲▼がそれぞれ“H"レベル，“L"レベルと
なる。応じて、センスアンプ31および32が活性化され、
それぞれ、ビット線対BL1,▲▼およびBL2,▲
▼の電位差を増幅・検知する。
ド線WL1に接続されたメモリセルMC11,MC21のデータがビ
ット線対BL1およびBL2に読出される。ここで、ビット線
対BL1,▲▼では、メモリセルMC11のデータに基づ
くよりもレジスタ２に基づく電流駆動能力の方が大きい
ため、レジスタ２のデータがそのまま維持される。な
お、ワード線WL1の電位の立上げ後、ビット線対のフロ
ーティング状態をなるべく短くとる（つまり、センス開
始までの時間t3〜t4を短くとる）ため、センスアンプコ
ネクト信号SAC1の立上がり後、ワード線対WL1の電位を
立上げている。その後、時間t4でセンスアンプ活性化信
号SAE,▲▼がそれぞれ“H"レベル，“L"レベルと
なる。応じて、センスアンプ31および32が活性化され、
それぞれ、ビット線対BL1,▲▼およびBL2,▲
▼の電位差を増幅・検知する。
ところで、時間t2でレジスタ２のデータが選択されたビ
ット線対BL1,▲▼に伝達されると、センスアンプ
31を構成するトランジスタの容量結合により、センスア
ンプ活性化信号SAE,▲▼に雑音が混入する。この
雑音により、時間t2〜t3の間に、センスアンプ活性化信
号SAE,▲▼がセンスアンプを活性化させ得るまで
変動してしまうと、センスアンプ32が活性化され、ビッ
ト線対BL2,▲▼の電位差を増幅する。このとき、
ビット線対BL2には未だメモリセルMC21のデータが読出
されておらず、いずれもプリチャージ電圧VBLに保たれ
ており、両者には電位差は存在しないはずである。しか
し、ビット線の寄生容量に起因するビット線間の電位の
アンバランスやセンスアンプ32に内在する増幅感度の非
対称性が存在すると、センスアンプ32は不所望にビット
線対BL2,▲▼の電位差を増幅することになる。も
し、センスアンプ32によって増幅されたビット線対BL2,
▲▼の電位差が、ワード線WL1によって選択され
たメモリセルMC21の読出データによる電位差と相反する
場合は、当該選択されたメモリセルのデータが反転すな
わち破壊されてしまうことになる。
ット線対BL1,▲▼に伝達されると、センスアンプ
31を構成するトランジスタの容量結合により、センスア
ンプ活性化信号SAE,▲▼に雑音が混入する。この
雑音により、時間t2〜t3の間に、センスアンプ活性化信
号SAE,▲▼がセンスアンプを活性化させ得るまで
変動してしまうと、センスアンプ32が活性化され、ビッ
ト線対BL2,▲▼の電位差を増幅する。このとき、
ビット線対BL2には未だメモリセルMC21のデータが読出
されておらず、いずれもプリチャージ電圧VBLに保たれ
ており、両者には電位差は存在しないはずである。しか
し、ビット線の寄生容量に起因するビット線間の電位の
アンバランスやセンスアンプ32に内在する増幅感度の非
対称性が存在すると、センスアンプ32は不所望にビット
線対BL2,▲▼の電位差を増幅することになる。も
し、センスアンプ32によって増幅されたビット線対BL2,
▲▼の電位差が、ワード線WL1によって選択され
たメモリセルMC21の読出データによる電位差と相反する
場合は、当該選択されたメモリセルのデータが反転すな
わち破壊されてしまうことになる。
このように、第12図の半導体記憶装置では、選択されて
いないすなわちデータ転送がマスクされたビット線対に
属するメモリセルのデータが不所望に破壊されてしまう
という問題点があった。
いないすなわちデータ転送がマスクされたビット線対に
属するメモリセルのデータが不所望に破壊されてしまう
という問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、レジスタからメモリセルにデータを転送す
る際、転送データによるビット線対の電位差の変動が、
非選択のビット線対のセンスアンプに影響を及ぼさない
ような半導体記憶装置を提供することを目的とする。
れたもので、レジスタからメモリセルにデータを転送す
る際、転送データによるビット線対の電位差の変動が、
非選択のビット線対のセンスアンプに影響を及ぼさない
ような半導体記憶装置を提供することを目的とする。
この発明の他の目的は、上記のような半導体記憶装置に
おいて、データ転送がマスクされたビット線対に属する
メモリセルのデータが不所望に破壊されてしまうことな
く、レジスタから選択されたメモリセルにデータの転送
が行なえるようなデータ転送方法を提供することであ
る。
おいて、データ転送がマスクされたビット線対に属する
メモリセルのデータが不所望に破壊されてしまうことな
く、レジスタから選択されたメモリセルにデータの転送
が行なえるようなデータ転送方法を提供することであ
る。
［課題を解決するための手段］ 請求項１に係る半導体記憶装置は、メモリセルアレイ、
複数のセンスアンプ、複数の副入出力線対、複数の第１
の選択手段、複数のレジスタ、複数のセンスアンプ駆動
線、制御手段、第２の選択手段およびセンスアンプ活性
化手段を備える。メモリセルアレイは、複数のグループ
と、複数のワード線と、複数のメモリセルとを含む。複
数のグループの各々は複数のビット線対からなる。複数
のワード線はビット線対と直交して配置される。複数の
メモリセルはビット線対とワード線との交点に配置され
る。複数のセンスアンプの各々は、ビット線対の１つに
対応して設けられ、その対応するビット線対に現われる
電位差を増幅する。複数の副入出力線対の各々は、グル
ープの１つに対応して設けられる。複数の第１の選択手
段の各々は、グループの１つに対応して設けられ、その
対応するグループにおけるビット線対のうちいずれか１
つを選択し、副入出力線対のうち対応する１つをその接
続されたビット線対に接続する。複数のレジスタの各々
は、副入出力線の１つに対応して設けられ、その対応す
る副入出力線対に接続される。複数のセンスアンプ駆動
線の各々は、グループの各々におけるビット線対の１つ
に対応する複数のセンスアンプに対応して設けられ、そ
の対応する複数のセンスアンプに共通接続される。制御
手段は、列アドレス信号に応答して第１の選択手段が副
入出力線対を選択されたビット線対にそれぞれ接続する
ように制御する。第２の選択手段は、副入出力線対が選
択されたビット線対に接続された後に、行アドレス信号
に応答してワード線のうちいずれか１つを選択しその選
択されたワード線を駆動する。センスアンプ活性化手段
は、選択されたワード線が駆動された後に、センスアン
プ駆動線の各々にセンスアンプ活性化信号を同時に与え
ることにより複数のセンスアンプを活性化する。
複数のセンスアンプ、複数の副入出力線対、複数の第１
の選択手段、複数のレジスタ、複数のセンスアンプ駆動
線、制御手段、第２の選択手段およびセンスアンプ活性
化手段を備える。メモリセルアレイは、複数のグループ
と、複数のワード線と、複数のメモリセルとを含む。複
数のグループの各々は複数のビット線対からなる。複数
のワード線はビット線対と直交して配置される。複数の
メモリセルはビット線対とワード線との交点に配置され
る。複数のセンスアンプの各々は、ビット線対の１つに
対応して設けられ、その対応するビット線対に現われる
電位差を増幅する。複数の副入出力線対の各々は、グル
ープの１つに対応して設けられる。複数の第１の選択手
段の各々は、グループの１つに対応して設けられ、その
対応するグループにおけるビット線対のうちいずれか１
つを選択し、副入出力線対のうち対応する１つをその接
続されたビット線対に接続する。複数のレジスタの各々
は、副入出力線の１つに対応して設けられ、その対応す
る副入出力線対に接続される。複数のセンスアンプ駆動
線の各々は、グループの各々におけるビット線対の１つ
に対応する複数のセンスアンプに対応して設けられ、そ
の対応する複数のセンスアンプに共通接続される。制御
手段は、列アドレス信号に応答して第１の選択手段が副
入出力線対を選択されたビット線対にそれぞれ接続する
ように制御する。第２の選択手段は、副入出力線対が選
択されたビット線対に接続された後に、行アドレス信号
に応答してワード線のうちいずれか１つを選択しその選
択されたワード線を駆動する。センスアンプ活性化手段
は、選択されたワード線が駆動された後に、センスアン
プ駆動線の各々にセンスアンプ活性化信号を同時に与え
ることにより複数のセンスアンプを活性化する。
請求項２に係る半導体記憶装置のデータ転送方法は、メ
モリセルアレイ、複数のセンスアンプ、複数の副入出力
線対、複数の選択手段、複数のレジスタ、および複数の
センスアンプ駆動線を備えた半導体記憶装置のためのも
のである。メモリセルアレイは、複数のグループと、複
数のワード線と、複数のメモリセルとを含む。複数のグ
ループの各々は、複数のビット線対からなる。複数のワ
ード線はビット線対と直交して配置される。複数のメモ
リセルはビット線対とワード線との交点に配置される。
複数のセンスアンプの各々は、ビット線対の１つに対応
して設けられ、その対応するビット線対に現われる電位
差を増幅する。複数の副入出力線対の各々は、グループ
の１つに対応して設けられる。複数の選択手段の各々
は、グループの１つに対応して設けられ、その対応する
グループにおけるビット線対のうちいずれか１つを選択
し、副入出力線対のうち対応する１つをその選択された
ビット線対に接続する。複数のレジスタの各々は、副入
出力線対の１つに対応して設けられ、その対応する副入
出力線対に接続される。複数のセンスアンプ駆動線の各
々は、グループの各々におけるビット線対の１つに対応
する複数のセンスアンプに対応して設けられ、その対応
する複数のセンスアンプに共通接続される。そして、こ
のデータ転送方法は、選択手段により副入出力線対を選
択されたビット線対にそれぞれ接続するステップ、副入
出力線対が選択されたビット線対に接続された後に、ワ
ード線のうちいずれか１つを選択しその選択されたワー
ド線を駆動するステップ、および選択されたワード線が
駆動された後に、センスアンプ駆動線の各々にセンスア
ンプ活性化信号を同時に与えることにより複数のセンス
アンプを活性化するステップを含む。
モリセルアレイ、複数のセンスアンプ、複数の副入出力
線対、複数の選択手段、複数のレジスタ、および複数の
センスアンプ駆動線を備えた半導体記憶装置のためのも
のである。メモリセルアレイは、複数のグループと、複
数のワード線と、複数のメモリセルとを含む。複数のグ
ループの各々は、複数のビット線対からなる。複数のワ
ード線はビット線対と直交して配置される。複数のメモ
リセルはビット線対とワード線との交点に配置される。
複数のセンスアンプの各々は、ビット線対の１つに対応
して設けられ、その対応するビット線対に現われる電位
差を増幅する。複数の副入出力線対の各々は、グループ
の１つに対応して設けられる。複数の選択手段の各々
は、グループの１つに対応して設けられ、その対応する
グループにおけるビット線対のうちいずれか１つを選択
し、副入出力線対のうち対応する１つをその選択された
ビット線対に接続する。複数のレジスタの各々は、副入
出力線対の１つに対応して設けられ、その対応する副入
出力線対に接続される。複数のセンスアンプ駆動線の各
々は、グループの各々におけるビット線対の１つに対応
する複数のセンスアンプに対応して設けられ、その対応
する複数のセンスアンプに共通接続される。そして、こ
のデータ転送方法は、選択手段により副入出力線対を選
択されたビット線対にそれぞれ接続するステップ、副入
出力線対が選択されたビット線対に接続された後に、ワ
ード線のうちいずれか１つを選択しその選択されたワー
ド線を駆動するステップ、および選択されたワード線が
駆動された後に、センスアンプ駆動線の各々にセンスア
ンプ活性化信号を同時に与えることにより複数のセンス
アンプを活性化するステップを含む。
請求項３に係る半導体記憶装置は、メモリセルアレイ、
複数のセンスアンプ、複数の副入出力線対、複数の第１
の選択手段、複数のレジスタ、複数のセンスアンプ駆動
線、第２の選択手段、センスアンプ活性化手段、制御手
段およびセンスアンプ不活性化手段を備える。メモリセ
ルアレイは、複数のグループと、複数のワード線と、複
数のメモリセルとを含む。複数のグループの各々は複数
のビット線対からなる。複数のワード線はビット線対と
直交して配置される。複数のメモリセルはビット線対の
ワード線との交点に配置される。複数のセンスアンプの
各々は、ビット線対の１つに対応して設けられ、その対
応するビット線対に現われる電位差を増幅する。複数の
副入出力線対の各々は、グループの１つに対応して設け
られ、その対応するグループにおけるビット線のうちい
ずれか１つを選択し、副入出力線対のうち対応する１つ
をその選択されたビット線対に接続する。複数のレジス
タの各々は、副入出力線対の１つに対応して設けられ、
その対応する副入出力線対に接続される。複数のセンス
アンプ駆動線の各々は、グループの各々におけるビット
線対の１つに対応する複数のセンスアンプに対応して設
けられ、その対応する複数のセンスアンプに共通接続さ
れる。第２の選択手段は、行アドレス信号に応答してワ
ード線のうちいずれか１つを選択しその選択されたワー
ド線を駆動する。センスアンプ活性化手段は、選択され
たワード線が駆動された後に、センスアンプ駆動線の各
々にセンスアンプ活性化信号を同時に与えることにより
複数のセンスアンプを活性化する。制御手段は、複数の
センスアンプが活性化された後に、列アドレス信号に応
答して第１の選択手段が副入出力線対を選択されたビッ
ト線対にそれぞれ接続するように制御する。センスアン
プ不活性化手段は、副入出力線対が選択されたビット線
対に接続されるとき、選択されたビット線対に対応する
センスアンプのみを一時的に不活性化しその不活性化さ
れたセンスアンプを所定時間経過後に再び活性化する。
複数のセンスアンプ、複数の副入出力線対、複数の第１
の選択手段、複数のレジスタ、複数のセンスアンプ駆動
線、第２の選択手段、センスアンプ活性化手段、制御手
段およびセンスアンプ不活性化手段を備える。メモリセ
ルアレイは、複数のグループと、複数のワード線と、複
数のメモリセルとを含む。複数のグループの各々は複数
のビット線対からなる。複数のワード線はビット線対と
直交して配置される。複数のメモリセルはビット線対の
ワード線との交点に配置される。複数のセンスアンプの
各々は、ビット線対の１つに対応して設けられ、その対
応するビット線対に現われる電位差を増幅する。複数の
副入出力線対の各々は、グループの１つに対応して設け
られ、その対応するグループにおけるビット線のうちい
ずれか１つを選択し、副入出力線対のうち対応する１つ
をその選択されたビット線対に接続する。複数のレジス
タの各々は、副入出力線対の１つに対応して設けられ、
その対応する副入出力線対に接続される。複数のセンス
アンプ駆動線の各々は、グループの各々におけるビット
線対の１つに対応する複数のセンスアンプに対応して設
けられ、その対応する複数のセンスアンプに共通接続さ
れる。第２の選択手段は、行アドレス信号に応答してワ
ード線のうちいずれか１つを選択しその選択されたワー
ド線を駆動する。センスアンプ活性化手段は、選択され
たワード線が駆動された後に、センスアンプ駆動線の各
々にセンスアンプ活性化信号を同時に与えることにより
複数のセンスアンプを活性化する。制御手段は、複数の
センスアンプが活性化された後に、列アドレス信号に応
答して第１の選択手段が副入出力線対を選択されたビッ
ト線対にそれぞれ接続するように制御する。センスアン
プ不活性化手段は、副入出力線対が選択されたビット線
対に接続されるとき、選択されたビット線対に対応する
センスアンプのみを一時的に不活性化しその不活性化さ
れたセンスアンプを所定時間経過後に再び活性化する。
請求項４に係る半導体記憶装置のデータ転送方法は、メ
モリセルアレイ、複数のセンスアンプ、複数の入出力線
対、複数の選択手段、複数のレジスタおよび複数のセン
スアンプ駆動線を備えた半導体記憶装置のためのもので
ある。メモリセルアレイは、複数のグループと、複数の
ワード線と、複数のメモリセルとを含む。複数のグルー
プの各々は複数のビット線対からなる。複数のワード線
はビット線対と直交して配置される。複数のメモリセル
はビット線対とワード線との交点に配置される。複数の
センスアンプの各々は、ビット線対の１つに対応して設
けられ、その対応するビット線対に現われる電位差を増
幅する。複数の副入出力線対の各々は、グループの１つ
に対応して設けられる。複数の選択手段の各々は、グル
ープの１つに対応して設けられ、その対応するグループ
におけるビット線対のうちいずれか１つを選択し、副入
出力線対のうち対応する１つをその選択されたビット線
対に接続する。複数のレジスタの各々は、副入出力線対
の１つに対応して設けられ、その対応する副入出力線対
に接続される。複数のセンスアンプ駆動線の各々は、グ
ループの各々におけるビット線対の１つに対応する複数
のセンスアンプに対応して設けられ、その対応する複数
のセンスアンプに共通接続される。そして、このデータ
転送方法は、ワード線のうちいずれか１つを選択しその
選択されたワード線を駆動するステップ、センスアンプ
駆動線の各々にセンスアンプ活性化信号を同時に与える
ことにより複数のセンスアンプを活性化するステップ、
複数のセンスアンプが活性化された後に、選択手段によ
り副入出力線対を選択されたビット線対にそれぞれ接続
するステップ、および副入出力線対が選択されたビット
線対に接続されるとき、選択されたビット線対に対応す
るセンスアンプのみを一時的に不活性化しその不活性化
されたセンスアンプを所定時間経過後に再び活性化する
ステップを含む。
モリセルアレイ、複数のセンスアンプ、複数の入出力線
対、複数の選択手段、複数のレジスタおよび複数のセン
スアンプ駆動線を備えた半導体記憶装置のためのもので
ある。メモリセルアレイは、複数のグループと、複数の
ワード線と、複数のメモリセルとを含む。複数のグルー
プの各々は複数のビット線対からなる。複数のワード線
はビット線対と直交して配置される。複数のメモリセル
はビット線対とワード線との交点に配置される。複数の
センスアンプの各々は、ビット線対の１つに対応して設
けられ、その対応するビット線対に現われる電位差を増
幅する。複数の副入出力線対の各々は、グループの１つ
に対応して設けられる。複数の選択手段の各々は、グル
ープの１つに対応して設けられ、その対応するグループ
におけるビット線対のうちいずれか１つを選択し、副入
出力線対のうち対応する１つをその選択されたビット線
対に接続する。複数のレジスタの各々は、副入出力線対
の１つに対応して設けられ、その対応する副入出力線対
に接続される。複数のセンスアンプ駆動線の各々は、グ
ループの各々におけるビット線対の１つに対応する複数
のセンスアンプに対応して設けられ、その対応する複数
のセンスアンプに共通接続される。そして、このデータ
転送方法は、ワード線のうちいずれか１つを選択しその
選択されたワード線を駆動するステップ、センスアンプ
駆動線の各々にセンスアンプ活性化信号を同時に与える
ことにより複数のセンスアンプを活性化するステップ、
複数のセンスアンプが活性化された後に、選択手段によ
り副入出力線対を選択されたビット線対にそれぞれ接続
するステップ、および副入出力線対が選択されたビット
線対に接続されるとき、選択されたビット線対に対応す
るセンスアンプのみを一時的に不活性化しその不活性化
されたセンスアンプを所定時間経過後に再び活性化する
ステップを含む。
請求項５に係る半導体記憶装置は、上記請求項３のセン
スアンプ不活性化手段の代わりにフローティング手段を
備える。フローティング手段は、副入出力線対が選択さ
れたビット線対に接続されるとき、選択されたビット線
対に対応するセンスアンプに共通接続されたセンスアン
プ駆動線を一時的に電気的なフローティング状態としそ
のフローティング状態とされたセンスアンプ駆動線に所
定時間経過後に再び所定電圧を供給する。
スアンプ不活性化手段の代わりにフローティング手段を
備える。フローティング手段は、副入出力線対が選択さ
れたビット線対に接続されるとき、選択されたビット線
対に対応するセンスアンプに共通接続されたセンスアン
プ駆動線を一時的に電気的なフローティング状態としそ
のフローティング状態とされたセンスアンプ駆動線に所
定時間経過後に再び所定電圧を供給する。
［作用］ 請求項１または２に係る発明では、複数のセンスアンプ
駆動線が設けられ、各グループ内のビット線対に対応す
るセンスアンプはそれぞれ別のセンスアンプ駆動線に接
続されているため、レジスタから選択ビット線対にデー
タが転送されたときに、その選択ビット線対の間に生じ
た電位差が容量性カップリングによって非選択ビット線
対に対応するセンスアンプを誤動作させることはない。
駆動線が設けられ、各グループ内のビット線対に対応す
るセンスアンプはそれぞれ別のセンスアンプ駆動線に接
続されているため、レジスタから選択ビット線対にデー
タが転送されたときに、その選択ビット線対の間に生じ
た電位差が容量性カップリングによって非選択ビット線
対に対応するセンスアンプを誤動作させることはない。
請求項３または４に係る発明では、レジスタから選択ビ
ット線対にデータが転送される前にすべてのセンスアン
プが同時に活性化されるため、レジスタから選択ビット
線対にデータが転送されたときに、その選択ビット線対
の間に生じた電位差が溶量性カップリングによって非選
択ビット線対に対応するセンスアンプを誤動作させるこ
とはない。しかも、レジスタから選択ビット線対にデー
タが転送されるときその選択ビット線対に対応するセン
スアンプのみが一時的に不活性化されるため、レジスタ
は選択ビット線対のデータを容易に書換えることができ
る。
ット線対にデータが転送される前にすべてのセンスアン
プが同時に活性化されるため、レジスタから選択ビット
線対にデータが転送されたときに、その選択ビット線対
の間に生じた電位差が溶量性カップリングによって非選
択ビット線対に対応するセンスアンプを誤動作させるこ
とはない。しかも、レジスタから選択ビット線対にデー
タが転送されるときその選択ビット線対に対応するセン
スアンプのみが一時的に不活性化されるため、レジスタ
は選択ビット線対のデータを容易に書換えることができ
る。
請求項５に係る発明では、レジスタから選択ビット線対
にデータが転送される前にすべてのセンスアンプが同時
に活性化されるため、レジスタから選択ビット線対にデ
ータが転送されるときに、その選択ビット線対の間に生
じた電位差が溶量性カップリングによって非選択ビット
線対に対応するセンスアンプを誤動作させることはな
い。しかも、レジスタから選択ビット線対にデータが転
送されるときに選択ビット線対に対応するセンスアンプ
に共通接続されたセンスアンプ駆動線が一時的にフロー
ティング状態とされるため、これによりそのセンスアン
プの駆動能力のみが低下し、レジスタはその選択ビット
線対のデータを容易に書換えることができる。
にデータが転送される前にすべてのセンスアンプが同時
に活性化されるため、レジスタから選択ビット線対にデ
ータが転送されるときに、その選択ビット線対の間に生
じた電位差が溶量性カップリングによって非選択ビット
線対に対応するセンスアンプを誤動作させることはな
い。しかも、レジスタから選択ビット線対にデータが転
送されるときに選択ビット線対に対応するセンスアンプ
に共通接続されたセンスアンプ駆動線が一時的にフロー
ティング状態とされるため、これによりそのセンスアン
プの駆動能力のみが低下し、レジスタはその選択ビット
線対のデータを容易に書換えることができる。
［実施例］ 第１図はこの発明の第１の実施例の要部を示す回路図で
ある。この第１図では、センスアンプ31および32が、そ
れぞれ独立的に駆動される。すなわち、センスアンプ31
はセンスアンプ活性化信号SAE1,▲▼によって
活性化され、センスアンプ32はセンスアンプ活性化信号
SAE2,▲▼によって活性化される。その他の点
は、第12図に示す従来の半導体記憶装置の構成と同様で
あり、相当する部分には同一の参照番号を付し、その説
明を省略する。
ある。この第１図では、センスアンプ31および32が、そ
れぞれ独立的に駆動される。すなわち、センスアンプ31
はセンスアンプ活性化信号SAE1,▲▼によって
活性化され、センスアンプ32はセンスアンプ活性化信号
SAE2,▲▼によって活性化される。その他の点
は、第12図に示す従来の半導体記憶装置の構成と同様で
あり、相当する部分には同一の参照番号を付し、その説
明を省略する。
第２図は、第１図に示す実施例の全体構成を示すブロッ
ク図である。なお、この第２図は、一例として、８つの
アドレス入力A0〜A7を持つ64Kビットの半導体記憶装置
を示している。図において、メモリセルアレイ11,セン
スアンプ群12,ビット線・副入出力線対接続コントロー
ル群14およびコラムデコーダ群15は、第１図に示す回路
に対応している。第１図の下部に第２図との対応関係を
示しておく。なお、第１図では、１組の副入出力線対su
b・I/O,sub・▲▼に関連する回路のみを示してい
るが、実際の回路では同様の回路が複数組存在し、第２
図に示すように群を構成している。RASバッファ16は、
外部から与えられるロウアドレスストローブ信号▲
▼に応答して、信号▲▼を出力し、ロウアドレス
バッファ17,レジスタ転送モード制御回路18およびタイ
ミング信号発生回路19に入力する。CASバッファ20は、
外部から与えられるコラムアドレスストローブ信号▲
▼に応答して、信号▲▼を出力し、コラムアド
レスバッファ21,レジスタ転送モード制御回路18および
タイミング信号発生回路19に入力する。アドレス信号A0
〜A7は、信号▲▼および信号▲▼により、ロウ
アドレスバッファ17およびコラムアドレスバッファ21に
おいて、ロウアドレス信号Xiおよびコラムアドレス信号
Yiに分割され、それぞれロウデコーダ群21およびコラム
デコーダ群15に与えられる。これによって、メモリセル
アレイ11における行と列の選択が行なわれる。リードラ
イトバッファ23は、外部から与えられるリードライトス
トローブ信号R/Wに応答して、信号▲▼を出力
し、入力バッファ24,出力バッファ25およびレジスタ転
送モード制御回路18に入力する。この信号▲▼に
よって各回路はデータの読出モードと書込モードの切換
を行なう。外部から与えられるモードセルクト信号▲
▼は、通常のデータの読出／書込モードと、レジスタ
群14のデータをメモリセルへ転送するレジスタ転送モー
ドとの切換を規定するための信号であり、レジスタ転送
モード制御回路18に与えられる。レジスタ転送モード制
御回路18は、信号▲▼，▲▼，▲▼およ
び▲▼の入力波形タイミングにより、レジスタ転送
モードか一般的な読出／書込モードかの選択を行なう信
号WBを発生する回路である。タイミング信号発生回路19
は、信号▲▼，▲▼，コラムアドレス信号の１
つYAおよび信号WBを受け、センスアンプ活性化信号SAE
1,▲▼およびSAE2,▲▼と、センスア
ンプコネクト信号SAC1,SAC2と、ロウアドレス信号Xiに
より選択されたワード線を駆動するクロック信号WDとを
発生する回路である。なお、クロック信号WDはワードド
ライバ群26に与えられる。
ク図である。なお、この第２図は、一例として、８つの
アドレス入力A0〜A7を持つ64Kビットの半導体記憶装置
を示している。図において、メモリセルアレイ11,セン
スアンプ群12,ビット線・副入出力線対接続コントロー
ル群14およびコラムデコーダ群15は、第１図に示す回路
に対応している。第１図の下部に第２図との対応関係を
示しておく。なお、第１図では、１組の副入出力線対su
b・I/O,sub・▲▼に関連する回路のみを示してい
るが、実際の回路では同様の回路が複数組存在し、第２
図に示すように群を構成している。RASバッファ16は、
外部から与えられるロウアドレスストローブ信号▲
▼に応答して、信号▲▼を出力し、ロウアドレス
バッファ17,レジスタ転送モード制御回路18およびタイ
ミング信号発生回路19に入力する。CASバッファ20は、
外部から与えられるコラムアドレスストローブ信号▲
▼に応答して、信号▲▼を出力し、コラムアド
レスバッファ21,レジスタ転送モード制御回路18および
タイミング信号発生回路19に入力する。アドレス信号A0
〜A7は、信号▲▼および信号▲▼により、ロウ
アドレスバッファ17およびコラムアドレスバッファ21に
おいて、ロウアドレス信号Xiおよびコラムアドレス信号
Yiに分割され、それぞれロウデコーダ群21およびコラム
デコーダ群15に与えられる。これによって、メモリセル
アレイ11における行と列の選択が行なわれる。リードラ
イトバッファ23は、外部から与えられるリードライトス
トローブ信号R/Wに応答して、信号▲▼を出力
し、入力バッファ24,出力バッファ25およびレジスタ転
送モード制御回路18に入力する。この信号▲▼に
よって各回路はデータの読出モードと書込モードの切換
を行なう。外部から与えられるモードセルクト信号▲
▼は、通常のデータの読出／書込モードと、レジスタ
群14のデータをメモリセルへ転送するレジスタ転送モー
ドとの切換を規定するための信号であり、レジスタ転送
モード制御回路18に与えられる。レジスタ転送モード制
御回路18は、信号▲▼，▲▼，▲▼およ
び▲▼の入力波形タイミングにより、レジスタ転送
モードか一般的な読出／書込モードかの選択を行なう信
号WBを発生する回路である。タイミング信号発生回路19
は、信号▲▼，▲▼，コラムアドレス信号の１
つYAおよび信号WBを受け、センスアンプ活性化信号SAE
1,▲▼およびSAE2,▲▼と、センスア
ンプコネクト信号SAC1,SAC2と、ロウアドレス信号Xiに
より選択されたワード線を駆動するクロック信号WDとを
発生する回路である。なお、クロック信号WDはワードド
ライバ群26に与えられる。
次に、第３図のタイミングチャートを参照して、第１図
および第２図に示す第１の実施例の動作を説明する。こ
こでは、一例として、レジスタ２に蓄積されたデータ
を、ワード線WL1によって選択されかつビット線対BL1に
接続されるメモリセルMC11に転送する場合を考えてみ
る。なお、初期状態においては、レジスタ２のデータに
より、副入出力線対sub・I/O,sub・▲▼は各々
“H"レベル，“L"レベルとなっており、ワード線WL1に
よって選択されるメモリセルMC11,MC21ともに“L"レベ
ルのデータが記憶されているものとする。
および第２図に示す第１の実施例の動作を説明する。こ
こでは、一例として、レジスタ２に蓄積されたデータ
を、ワード線WL1によって選択されかつビット線対BL1に
接続されるメモリセルMC11に転送する場合を考えてみ
る。なお、初期状態においては、レジスタ２のデータに
より、副入出力線対sub・I/O,sub・▲▼は各々
“H"レベル，“L"レベルとなっており、ワード線WL1に
よって選択されるメモリセルMC11,MC21ともに“L"レベ
ルのデータが記憶されているものとする。
まず、時間t1でコラムアドレスストローブ信号▲
▼が立下がり、CASバッファ20は信号▲▼を出力す
る。この信号▲▼に応答して、タイミング信号発生
回路19は時間t2でセンスアンプコネクト信号を立上げ
る。このとき、タイミング信号発生回路19はコラムアド
レスバッファ21からのビット線対BL1,▲▼を選択
するためのコラムアドレス信号YAに基づき、センスアン
プコネクト信号SAC1だけを立上げる。これによって、ト
ランスファゲート71がオンし、副入出力線対sub・I/O,s
ub・▲▼とビット線対BL1,▲▼とが接続さ
れる。したがって、ビット線対BL1,▲▼にレジス
タ２のデータが伝えられる。その後、時間t3でタイミン
グ信号発生回路19はクロック信号WDを発生し、ワードド
ライバ群26に与える。ワードドライバ群26は、このとき
ロウアドレスバッファ17からのロウアドレス信号Xiに基
づきロウデコーダ群22によって選択されているワード線
WL1の電位を立上げる。したがって、ワード線WL1によっ
て選択されたメモリセルMC11,MC21のデータがビット線
対BL1およびBL2に読出される。
▼が立下がり、CASバッファ20は信号▲▼を出力す
る。この信号▲▼に応答して、タイミング信号発生
回路19は時間t2でセンスアンプコネクト信号を立上げ
る。このとき、タイミング信号発生回路19はコラムアド
レスバッファ21からのビット線対BL1,▲▼を選択
するためのコラムアドレス信号YAに基づき、センスアン
プコネクト信号SAC1だけを立上げる。これによって、ト
ランスファゲート71がオンし、副入出力線対sub・I/O,s
ub・▲▼とビット線対BL1,▲▼とが接続さ
れる。したがって、ビット線対BL1,▲▼にレジス
タ２のデータが伝えられる。その後、時間t3でタイミン
グ信号発生回路19はクロック信号WDを発生し、ワードド
ライバ群26に与える。ワードドライバ群26は、このとき
ロウアドレスバッファ17からのロウアドレス信号Xiに基
づきロウデコーダ群22によって選択されているワード線
WL1の電位を立上げる。したがって、ワード線WL1によっ
て選択されたメモリセルMC11,MC21のデータがビット線
対BL1およびBL2に読出される。
ここで、第12図および第13図に示した転送方法では、セ
ンスアンプコネクト信号SAC1が立上がり、ビット線対BL
1,▲▼にレジスタ２のデータが伝達されると、セ
ンスアンプ31のトランジスタのカップリング作用によ
り、非選択ビット線対BL2,▲▼のセンスアンプ活
性化信号まで影響を及ぼし、非選択メモリセルの記憶デ
ータが破壊された。これに対し、第１図および第２図の
実施例では、選択ビット線対BL1,▲▼のセンスア
ンプ31と非選択ビット線対BL2,▲▼のセンスアン
プ32とが別々の活性化信号SAE1,▲▼およびSAE
2,▲▼によって駆動されるため、たとえビット
線対BL1,▲▼にレジスタ２のデータが伝達されて
も、センスアンプ活性化信号SAE2,▲▼には影
響を及ぼさない。したがって、時間t4でセンスアンプ活
性化信号SAE1,▲▼およびSAE2,▲▼が
活性化されたとき、確実にセンスアンプ31はレジスタ２
のデータを検出し、センスアンプ32はメモリセルMC21の
読出データを検出する。なお、メモリセルMC21はセンス
アンプ32の活性化により、リフレッシュされる。
ンスアンプコネクト信号SAC1が立上がり、ビット線対BL
1,▲▼にレジスタ２のデータが伝達されると、セ
ンスアンプ31のトランジスタのカップリング作用によ
り、非選択ビット線対BL2,▲▼のセンスアンプ活
性化信号まで影響を及ぼし、非選択メモリセルの記憶デ
ータが破壊された。これに対し、第１図および第２図の
実施例では、選択ビット線対BL1,▲▼のセンスア
ンプ31と非選択ビット線対BL2,▲▼のセンスアン
プ32とが別々の活性化信号SAE1,▲▼およびSAE
2,▲▼によって駆動されるため、たとえビット
線対BL1,▲▼にレジスタ２のデータが伝達されて
も、センスアンプ活性化信号SAE2,▲▼には影
響を及ぼさない。したがって、時間t4でセンスアンプ活
性化信号SAE1,▲▼およびSAE2,▲▼が
活性化されたとき、確実にセンスアンプ31はレジスタ２
のデータを検出し、センスアンプ32はメモリセルMC21の
読出データを検出する。なお、メモリセルMC21はセンス
アンプ32の活性化により、リフレッシュされる。
第４図は、第２図に示すタイミング信号発生回路19の構
成の一例を示す回路図である。以下、この第４図を参照
して、タイミング信号発生回路19の詳細について説明す
る。ここで、レジスタ２のデータをメモリセルに転送す
る場合のため、信号WBが“H"状態になっているとする
（“L"状態では一般的な読出／書込モードである）。信
号WBが“H"により、CMOSスイッチ30はオフし、CMOSスイ
ッチ31はオンしている。そのため、ノードN1には、遅延
回路D2を介して信号▲▼が選択され、送られる。こ
れにより、ワード線の電位の立上げのためのクロック信
号となる信号WDは、コラムアドレスストローブ信号▲
▼の立下がり後、遅延回路２および８の遅延時間だ
け遅れたタイミング（第３図の時間t3）で立上がる。ま
た、ノードN1における信号が遅延回路D3,インバータ11
および遅延回路D4を経ることにより、センスアンプ活性
化信号SAE1が作られる。また、ノードN1における信号が
遅延回路D3およびD5を経ることにより、センスアンプ活
性化信号▲▼が作られる。センスアンプコネク
ト信号SAC1は、ノードN1における信号を遅延回路D6で遅
延した信号とコラムアドレス信号の１つYAの反転信号と
をNORゲートG1でNORをとり、このNORゲートG1の出力を
遅延回路D7で遅延することにより、発生される。なお、
点線で囲んだ回路A1と同じ回路A2が設けられており、こ
の回路A2からはセンスアンプ活性化信号SAE2,▲
▼およびセンスアンプコネクト信号SAC2が発生され
る。この回路A2には、コラムアドレス信号の１つYAがイ
ンバータ12によって反転されて入力される。したがっ
て、YAがたとえば“H"の場合には、センスアンプコネク
ト信号SAC1が“H"に立上がり、SAC2は“L"のままである
（第３図の時間t2）。なお、第３図のように、コラムア
ドレスストローブ信号▲▼の立下がり後、ワード
線WL1の電位が立上がり、その後センスアンプコネクト
信号SAC1が立上がり、続いてセンスアンプ活性化信号SA
E1,▲▼およびSAE2,▲▼が活性化され
るというタイミングは、第４図の回路中の各遅延回路の
遅延時間を適当に選ぶことによって達成される。
成の一例を示す回路図である。以下、この第４図を参照
して、タイミング信号発生回路19の詳細について説明す
る。ここで、レジスタ２のデータをメモリセルに転送す
る場合のため、信号WBが“H"状態になっているとする
（“L"状態では一般的な読出／書込モードである）。信
号WBが“H"により、CMOSスイッチ30はオフし、CMOSスイ
ッチ31はオンしている。そのため、ノードN1には、遅延
回路D2を介して信号▲▼が選択され、送られる。こ
れにより、ワード線の電位の立上げのためのクロック信
号となる信号WDは、コラムアドレスストローブ信号▲
▼の立下がり後、遅延回路２および８の遅延時間だ
け遅れたタイミング（第３図の時間t3）で立上がる。ま
た、ノードN1における信号が遅延回路D3,インバータ11
および遅延回路D4を経ることにより、センスアンプ活性
化信号SAE1が作られる。また、ノードN1における信号が
遅延回路D3およびD5を経ることにより、センスアンプ活
性化信号▲▼が作られる。センスアンプコネク
ト信号SAC1は、ノードN1における信号を遅延回路D6で遅
延した信号とコラムアドレス信号の１つYAの反転信号と
をNORゲートG1でNORをとり、このNORゲートG1の出力を
遅延回路D7で遅延することにより、発生される。なお、
点線で囲んだ回路A1と同じ回路A2が設けられており、こ
の回路A2からはセンスアンプ活性化信号SAE2,▲
▼およびセンスアンプコネクト信号SAC2が発生され
る。この回路A2には、コラムアドレス信号の１つYAがイ
ンバータ12によって反転されて入力される。したがっ
て、YAがたとえば“H"の場合には、センスアンプコネク
ト信号SAC1が“H"に立上がり、SAC2は“L"のままである
（第３図の時間t2）。なお、第３図のように、コラムア
ドレスストローブ信号▲▼の立下がり後、ワード
線WL1の電位が立上がり、その後センスアンプコネクト
信号SAC1が立上がり、続いてセンスアンプ活性化信号SA
E1,▲▼およびSAE2,▲▼が活性化され
るというタイミングは、第４図の回路中の各遅延回路の
遅延時間を適当に選ぶことによって達成される。
次に、この発明の第２の実施例について説明する。ま
ず、この第２の実施例の要部は、第１図に示す回路と同
一の構成である。すなわち、この第２の実施例において
も、前述した第１の実施例（第１図〜第４図）と同様
に、分割された各ビット線対のセンスアンプはそれぞれ
独立のセンスアンプ活性化信号によって駆動される。し
かし、この第２の実施例では、第１の実施例とは異なっ
たタイミングで第１図の要部回路を動作させている。そ
のため、異なった動作タイミングを作り出すための変更
が要部回路の周辺回路において第５図に示すように加え
られている。
ず、この第２の実施例の要部は、第１図に示す回路と同
一の構成である。すなわち、この第２の実施例において
も、前述した第１の実施例（第１図〜第４図）と同様
に、分割された各ビット線対のセンスアンプはそれぞれ
独立のセンスアンプ活性化信号によって駆動される。し
かし、この第２の実施例では、第１の実施例とは異なっ
たタイミングで第１図の要部回路を動作させている。そ
のため、異なった動作タイミングを作り出すための変更
が要部回路の周辺回路において第５図に示すように加え
られている。
第５図は、上記第２の実施例の全体構成を示すブロック
図である。この第５図の半導体記憶装置では、RASバッ
ファ16の出力信号▲▼は遅延回路D0を通ってワード
線電位を立上げるためのクロック信号WDとなり、ワード
ドライバ群26に与えられる。また、タイミング信号発生
回路190は、RASバッファ16の出力信号▲▼と、レジ
スタ転送モード制御回路23の出力信号WBと、コラムアド
レス信号Yiの１つYAとに基づいて、センスアンプコネク
ト信号SAC1,SAC2と、センスアンプ活性化信号SAE1,▲
▼およびSAE2,▲▼を発生するよう構成
されている。その他の構成は、第２図の半導体記憶装置
と同じであり、相当する部分には同一の参照番号を付
し、その説明を省略する。
図である。この第５図の半導体記憶装置では、RASバッ
ファ16の出力信号▲▼は遅延回路D0を通ってワード
線電位を立上げるためのクロック信号WDとなり、ワード
ドライバ群26に与えられる。また、タイミング信号発生
回路190は、RASバッファ16の出力信号▲▼と、レジ
スタ転送モード制御回路23の出力信号WBと、コラムアド
レス信号Yiの１つYAとに基づいて、センスアンプコネク
ト信号SAC1,SAC2と、センスアンプ活性化信号SAE1,▲
▼およびSAE2,▲▼を発生するよう構成
されている。その他の構成は、第２図の半導体記憶装置
と同じであり、相当する部分には同一の参照番号を付
し、その説明を省略する。
次に、第６図のタイミングチャートを参照して、第２の
実施例（第２図および第５図）の動作を説明する。ここ
では、前述した第１の実施例（第１図〜第４図）と同様
に、レジスタ２に蓄積されたデータを、ワード線WL1に
よって選択され、かつビット線対BL1に接続されるメモ
リセルMC11に転送する場合を考えてみる。なお、初期状
態においては、レジスタ２のデータにより、副入出力線
対sub・I/O,sub・▲▼は各々“H"レベル、“L"レ
ベルとなっており、ワード線WL1によって選択されるメ
モリセルMC11,MC21共に“L"データが記憶されているも
のとする。
実施例（第２図および第５図）の動作を説明する。ここ
では、前述した第１の実施例（第１図〜第４図）と同様
に、レジスタ２に蓄積されたデータを、ワード線WL1に
よって選択され、かつビット線対BL1に接続されるメモ
リセルMC11に転送する場合を考えてみる。なお、初期状
態においては、レジスタ２のデータにより、副入出力線
対sub・I/O,sub・▲▼は各々“H"レベル、“L"レ
ベルとなっており、ワード線WL1によって選択されるメ
モリセルMC11,MC21共に“L"データが記憶されているも
のとする。
まず、ロウアドレスストローブ信号▲▼の立下が
り後、時間t1で遅延回路D0の出力信号WDが活性化され、
ワードドライバ群26はワード線WL1の電位を立上げる。
次に、時間t2で、タイミング信号発生回路190は、セン
スアンプ活性化信号SAE1,▲▼,SAE2,▲
▼を、それぞれ、“H",“L",“H",“L"レベルにし、
センスアンプ31および32を活性化する。そのため、ワー
ド線WL1によって選択されたメモリセルMC11,MC21のデー
タが一旦増幅される。次に、コラムアドレスストローブ
信号▲▼の立下がった後、タイミング信号発生回
路190は、コラムアドレスバッファ21から与えられるコ
ラムアドレス情報YAに基づいて、センスアンプコネクト
信号SAC1を立上げ、副入出力線対sub・I/O,sub・▲
▼に接続されるビット線対として、ビット線対BL1,▲
▼を選択する（時間t3）。このとき、タイミング
信号発生回路190は、選択されたビット線対BL1,▲
▼のセンスアンプ活性化信号SAE1,▲▼をフ
ローティング状態もしくは中間レベルにし、それによっ
てセンスアンプ31の活性化を停止する。そのため、ビッ
ト線対BL1,▲▼にはレジスタ２のデータが載せら
れる。センスアンプ31の停止期間t3〜t4はビット線対BL
1,▲▼のデータがメモリセルMC11のデータからレ
ジスタ２のデータに入替わるまでとする。その後、再び
センスアンプ31を活性化し、レジスタ２のデータを増幅
する。非選択ビット線対BL2,▲▼については、セ
ンスアンプ32はそのままの状態を維持し、メモリセルMC
21のデータをそのまま保持する。
り後、時間t1で遅延回路D0の出力信号WDが活性化され、
ワードドライバ群26はワード線WL1の電位を立上げる。
次に、時間t2で、タイミング信号発生回路190は、セン
スアンプ活性化信号SAE1,▲▼,SAE2,▲
▼を、それぞれ、“H",“L",“H",“L"レベルにし、
センスアンプ31および32を活性化する。そのため、ワー
ド線WL1によって選択されたメモリセルMC11,MC21のデー
タが一旦増幅される。次に、コラムアドレスストローブ
信号▲▼の立下がった後、タイミング信号発生回
路190は、コラムアドレスバッファ21から与えられるコ
ラムアドレス情報YAに基づいて、センスアンプコネクト
信号SAC1を立上げ、副入出力線対sub・I/O,sub・▲
▼に接続されるビット線対として、ビット線対BL1,▲
▼を選択する（時間t3）。このとき、タイミング
信号発生回路190は、選択されたビット線対BL1,▲
▼のセンスアンプ活性化信号SAE1,▲▼をフ
ローティング状態もしくは中間レベルにし、それによっ
てセンスアンプ31の活性化を停止する。そのため、ビッ
ト線対BL1,▲▼にはレジスタ２のデータが載せら
れる。センスアンプ31の停止期間t3〜t4はビット線対BL
1,▲▼のデータがメモリセルMC11のデータからレ
ジスタ２のデータに入替わるまでとする。その後、再び
センスアンプ31を活性化し、レジスタ２のデータを増幅
する。非選択ビット線対BL2,▲▼については、セ
ンスアンプ32はそのままの状態を維持し、メモリセルMC
21のデータをそのまま保持する。
第７図は、第５図に示すタイミング信号発生回路190の
構成の一例を示す回路図である。以下、この第７図を参
照して、タイミング信号発生回路190の詳細について説
明する。信号▲▼は、遅延回路D9を介して回路B1お
よびB2に与えられる。これら２つの回路B1およびB2は、
同一の構成を有している。回路B1においては、遅延回路
D9の出力を遅延回路D10で遅延させた信号と信号WB1′と
のNORをNORゲートG2でとり、このNORゲートG2の出力を
遅延回路D11で遅延することによりセンスアンプ活性化
信号SAE1（回路B2ではSAE2）を発生するようにしてい
る。また、NORゲートG2の出力を遅延回路D12で遅延する
ことによりセンスアンプ活性化信号▲▼（回路
B2では▲▼）を発生するようにしている。ここ
で、信号WB1′が“H"となる期間、センスアンプ活性化
信号SAE1,▲▼はフローティング状態となる
（第６図中の時間t3〜t4の間）。この信号WB1′の立上
がり時間は、信号WBが“H"でコラムアドレス信号YAが
“H"の状態の場合、信号▲▼の立下がり（つまりロ
ウアドレスストローブ信号▲▼の立下がり＋RAS
バッファ16の遅延時間）から遅延回路D9,D13とゲート３
段分（NORゲートG3,G5およびNANDゲートG4）の遅延時間
で決まる。また、立下がり時間は遅延回路D9,D13,D14と
ゲート２段分（インバータI3およびNORゲートG5）の遅
延時間で決まる。したがって、センスアンプ活性化信号
SAE1,▲▼のフローティング状態の期間（信号W
B1′が“H"状態の期間）は遅延回路D14により調整する
ことができる。ここで、回路B2が発生するセンスアンプ
活性化信号SAE2,▲▼は、回路B2中の信号WB2′
（図示していないが回路B1における信号WB1′に対応）
が常に“L"状態のため、フローティング状態とはならな
い。なお、コラムアドレス信号YAが“L"の場合は、上述
の逆となる。なぜならば、回路B2にはコラムアドレス信
号YAの反転信号が入力されているからである。センスア
ンプコネクト信号SAC1は、遅延回路D9,D13を経た信号▲
▼と、コラムアドレス信号YAの反転信号とのNORをN
ORゲートG3でとり、このNORゲートG3の出力を遅延回路D
15で遅延させることにより発生するようにしている。回
路B2においても同じである。
構成の一例を示す回路図である。以下、この第７図を参
照して、タイミング信号発生回路190の詳細について説
明する。信号▲▼は、遅延回路D9を介して回路B1お
よびB2に与えられる。これら２つの回路B1およびB2は、
同一の構成を有している。回路B1においては、遅延回路
D9の出力を遅延回路D10で遅延させた信号と信号WB1′と
のNORをNORゲートG2でとり、このNORゲートG2の出力を
遅延回路D11で遅延することによりセンスアンプ活性化
信号SAE1（回路B2ではSAE2）を発生するようにしてい
る。また、NORゲートG2の出力を遅延回路D12で遅延する
ことによりセンスアンプ活性化信号▲▼（回路
B2では▲▼）を発生するようにしている。ここ
で、信号WB1′が“H"となる期間、センスアンプ活性化
信号SAE1,▲▼はフローティング状態となる
（第６図中の時間t3〜t4の間）。この信号WB1′の立上
がり時間は、信号WBが“H"でコラムアドレス信号YAが
“H"の状態の場合、信号▲▼の立下がり（つまりロ
ウアドレスストローブ信号▲▼の立下がり＋RAS
バッファ16の遅延時間）から遅延回路D9,D13とゲート３
段分（NORゲートG3,G5およびNANDゲートG4）の遅延時間
で決まる。また、立下がり時間は遅延回路D9,D13,D14と
ゲート２段分（インバータI3およびNORゲートG5）の遅
延時間で決まる。したがって、センスアンプ活性化信号
SAE1,▲▼のフローティング状態の期間（信号W
B1′が“H"状態の期間）は遅延回路D14により調整する
ことができる。ここで、回路B2が発生するセンスアンプ
活性化信号SAE2,▲▼は、回路B2中の信号WB2′
（図示していないが回路B1における信号WB1′に対応）
が常に“L"状態のため、フローティング状態とはならな
い。なお、コラムアドレス信号YAが“L"の場合は、上述
の逆となる。なぜならば、回路B2にはコラムアドレス信
号YAの反転信号が入力されているからである。センスア
ンプコネクト信号SAC1は、遅延回路D9,D13を経た信号▲
▼と、コラムアドレス信号YAの反転信号とのNORをN
ORゲートG3でとり、このNORゲートG3の出力を遅延回路D
15で遅延させることにより発生するようにしている。回
路B2においても同じである。
第８図は、この発明の第３の実施例の要部を示す回路図
である。この第３の実施例では、１つのセンスアンプの
両側にビット線対がトランスファゲートを介して接続さ
れ、これが交互に配置され、１つの副入出力線対sub・I
/O,sub・▲▼の間に２列に配置されている。たと
えば、センスアンプ31（ｎ）の両側には、ビット線対BL
1（ｎ−１）β，▲▼（ｎ−１）βおよびBL
1（ｎ）β，▲▼（ｎ）βが、それぞれ、トラン
スファゲートＴ（ｎ−１）βおよびＴ（ｎ）βを介して
接続されている。また、ブロック（ｎ）・についてみれ
ば、副入出力線対subI/O,sub・▲▼の間には、２
組のビット線対BL1（ｎ）β，▲▼（ｎ）βおよ
びBL2（ｎ）β，▲▼（ｎ）βが、あるいは２組
のビット線対BL1（ｎ）α，▲▼（ｎ）αおよびB
L2（ｎ）α，▲▼（ｎ）αが配置されており、こ
れらビット線対と複数本のワード線WL（図面上では１本
しか示されていない）とメモリセル（図示せず）とによ
ってメモリセルアレイ11（ｎ）を形成している。他のブ
ロックについても同様である。各トランスファゲートＴ
（ｎ−１）β,T（ｎ）β,T（ｎ）αおよびＴ（ｎ＋１）
αは、それぞれ、ビット線遮断信号BLI（ｎ−１）β,BL
I（ｎ）β,BLI（ｎ）αおよびBLI（ｎ＋１）αによっ
て、そのオン・オフが制御される。また、副入出力線対
sub・I/O,sub・▲▼は、トランスファゲート7
1（ｎ）,72（ｎ）,71（ｎ＋１）および72（ｎ＋１）を
介して、それぞれビット線対｛BL1（ｎ−１）β，▲
▼（ｎ−１）β｝，｛BL2（ｎ−１）β，▲
▼（ｎ−１）β｝｛BL1（ｎ）α，▲▼（ｎ）
α｝および｛BL2（ｎ）α，▲▼（ｎ）α｝と接
続される。これらトランスファゲート71（ｎ）,7
2（ｎ）,71（ｎ＋１）および72（ｎ＋１）は、それぞ
れ、センスアンプコネクト信号SAC1（ｎ）,SAC2（ｎ）,
SAC1（ｎ＋１）およびSAC2（ｎ＋１）によって、そのオ
ン・オフが制御される。また、センスアンプ31（ｎ）は
センスアンプ活性化信号SAE1（ｎ），▲▼
（ｎ）によって、センスアンプ32（ｎ）はセンスアンプ
活性化信号SAE2（ｎ），▲▼（ｎ）によって、
センスアンプ31（ｎ＋１）はセンスアンプ活性化信号SA
E1（ｎ＋１），▲▼（ｎ＋１）によって、セン
スアンプ32（ｎ＋１）はセンスアンプ活性化信号SAE2
（ｎ＋１），▲▼（ｎ＋１）によって、それぞ
れ活性化される。また、副入出力線対sub・I/O,sub・▲
▼は、トランスファゲート１を介してレジスタ２
に接続される。
である。この第３の実施例では、１つのセンスアンプの
両側にビット線対がトランスファゲートを介して接続さ
れ、これが交互に配置され、１つの副入出力線対sub・I
/O,sub・▲▼の間に２列に配置されている。たと
えば、センスアンプ31（ｎ）の両側には、ビット線対BL
1（ｎ−１）β，▲▼（ｎ−１）βおよびBL
1（ｎ）β，▲▼（ｎ）βが、それぞれ、トラン
スファゲートＴ（ｎ−１）βおよびＴ（ｎ）βを介して
接続されている。また、ブロック（ｎ）・についてみれ
ば、副入出力線対subI/O,sub・▲▼の間には、２
組のビット線対BL1（ｎ）β，▲▼（ｎ）βおよ
びBL2（ｎ）β，▲▼（ｎ）βが、あるいは２組
のビット線対BL1（ｎ）α，▲▼（ｎ）αおよびB
L2（ｎ）α，▲▼（ｎ）αが配置されており、こ
れらビット線対と複数本のワード線WL（図面上では１本
しか示されていない）とメモリセル（図示せず）とによ
ってメモリセルアレイ11（ｎ）を形成している。他のブ
ロックについても同様である。各トランスファゲートＴ
（ｎ−１）β,T（ｎ）β,T（ｎ）αおよびＴ（ｎ＋１）
αは、それぞれ、ビット線遮断信号BLI（ｎ−１）β,BL
I（ｎ）β,BLI（ｎ）αおよびBLI（ｎ＋１）αによっ
て、そのオン・オフが制御される。また、副入出力線対
sub・I/O,sub・▲▼は、トランスファゲート7
1（ｎ）,72（ｎ）,71（ｎ＋１）および72（ｎ＋１）を
介して、それぞれビット線対｛BL1（ｎ−１）β，▲
▼（ｎ−１）β｝，｛BL2（ｎ−１）β，▲
▼（ｎ−１）β｝｛BL1（ｎ）α，▲▼（ｎ）
α｝および｛BL2（ｎ）α，▲▼（ｎ）α｝と接
続される。これらトランスファゲート71（ｎ）,7
2（ｎ）,71（ｎ＋１）および72（ｎ＋１）は、それぞ
れ、センスアンプコネクト信号SAC1（ｎ）,SAC2（ｎ）,
SAC1（ｎ＋１）およびSAC2（ｎ＋１）によって、そのオ
ン・オフが制御される。また、センスアンプ31（ｎ）は
センスアンプ活性化信号SAE1（ｎ），▲▼
（ｎ）によって、センスアンプ32（ｎ）はセンスアンプ
活性化信号SAE2（ｎ），▲▼（ｎ）によって、
センスアンプ31（ｎ＋１）はセンスアンプ活性化信号SA
E1（ｎ＋１），▲▼（ｎ＋１）によって、セン
スアンプ32（ｎ＋１）はセンスアンプ活性化信号SAE2
（ｎ＋１），▲▼（ｎ＋１）によって、それぞ
れ活性化される。また、副入出力線対sub・I/O,sub・▲
▼は、トランスファゲート１を介してレジスタ２
に接続される。
第８図の下部に示されるごとく、この半導体記憶装置
は、複数のブロック…，（ｎ＋１），（ｎ），（ｎ＋
１），…を有しており、各ブロックは同一の回路構成を
備えている。そして、データの読出／書込は、各ブロッ
クのメモリセルアレイ，…,11（ｎ−１）,11（ｎ）,11
（ｎ＋１），…ごとに行なわれるよう制御される。
は、複数のブロック…，（ｎ＋１），（ｎ），（ｎ＋
１），…を有しており、各ブロックは同一の回路構成を
備えている。そして、データの読出／書込は、各ブロッ
クのメモリセルアレイ，…,11（ｎ−１）,11（ｎ）,11
（ｎ＋１），…ごとに行なわれるよう制御される。
次に、第９図のタイミングチャートを参照して、第８図
の実施例におけるレジスタ２からメモリセルへのデータ
の転送書込動作を説明する。ここでは、一例として、ブ
ロック（ｎ）のビット線対BL1（ｎ）β，▲▼
（ｎ）βに属するメモリセルにレジスタ２のデータを転
送する場合を考えてみる。なお、初期状態においては、
レジスタ２のデータにより副入出力線対sub・I/O,sub・
▲▼は各々“H"レベル、“L"レベルとなってお
り、ビット線対BL1（ｎ）β，▲▼（ｎ）βに属
するメモリセルにはすべて“L"のデータが記憶されてい
るものとする。
の実施例におけるレジスタ２からメモリセルへのデータ
の転送書込動作を説明する。ここでは、一例として、ブ
ロック（ｎ）のビット線対BL1（ｎ）β，▲▼
（ｎ）βに属するメモリセルにレジスタ２のデータを転
送する場合を考えてみる。なお、初期状態においては、
レジスタ２のデータにより副入出力線対sub・I/O,sub・
▲▼は各々“H"レベル、“L"レベルとなってお
り、ビット線対BL1（ｎ）β，▲▼（ｎ）βに属
するメモリセルにはすべて“L"のデータが記憶されてい
るものとする。
まず、ロウアドレスストローブ信号▲▼が立下が
り後、ロウアドレスの情報により、ブロック（ｎ）が選
択され、時間t1にビット線遮断信号BLI（ｎ）α,BLI
（ｎ）β以外の信号BLI（ｉ）α,BLI（ｉ）β（ただ
し、ｉ≠ｎ）を“L"レベルにする。その後、時間t2にブ
ロック（ｎ）中の或るワード線WLの電位が立上がる。次
に、ブロック（ｎ）中にあるビット線対に接続可能なセ
ンスアンプ31（ｎ）,32（ｎ）,31（ｎ＋１）,32（ｎ＋
１）を活性化するために、時間t3でセンスアンプ活性化
信号｛SAE1（ｎ）,SAE2（ｎ）,SAE1（ｎ＋１）,SAE2
（ｎ＋１）｝，｛▲▼（ｎ），▲▼
（ｎ），▲▼（ｎ＋１），▲▼（ｎ＋
１）｝がそれぞれ“H"レベル，“L"レベルにされる。こ
れによって、一旦メモリセル内のデータが増幅・検知さ
れる。このとき、その他のセンスアンプは活性化されな
い。つまり、その他のセンスアンプ活性化信号は中間レ
ベルを維持したままであり、ブロックｉ（ｉ≠ｎ）中の
ビット線対は中間レベルを維持している。その後、コラ
ムアドレスストローブ信号▲▼が立下がり、コラ
ムアドレスの情報により、時間t4でセンスアンプコネク
ト信号SAC1（ｎ）が立上げられる。これによって、副入
出力線対sub・I/O,sub・▲▼に接続されるビット
線対として、ビット線対BL1（ｎ）β，▲▼
（ｎ）βが選択される。このとき、選択されたビット線
対BL1（ｎ）β，▲▼（ｎ）βのセンスアンプ活
性化信号SAE1（ｎ），▲▼（ｎ）のみをフロー
ティング状態もしくは中間レベルにすることにより、セ
ンスアンプ31（ｎ）の活性化を停止し、レジスタ２のデ
ータをビット線対BL1（ｎ）β，▲▼（ｎ）βに
載せる。センスアンプ31（ｎ）の停止期間t4〜t5は、ビ
ット線対BL1（ｎ）β，▲▼（ｎ）β上のデータ
がメモリセルのデータからレジスタ２のデータに入替わ
るまでとする。その後、再びセンスアンプ31（ｎ）を活
性化し、レジスタ２のデータを増幅する。
り後、ロウアドレスの情報により、ブロック（ｎ）が選
択され、時間t1にビット線遮断信号BLI（ｎ）α,BLI
（ｎ）β以外の信号BLI（ｉ）α,BLI（ｉ）β（ただ
し、ｉ≠ｎ）を“L"レベルにする。その後、時間t2にブ
ロック（ｎ）中の或るワード線WLの電位が立上がる。次
に、ブロック（ｎ）中にあるビット線対に接続可能なセ
ンスアンプ31（ｎ）,32（ｎ）,31（ｎ＋１）,32（ｎ＋
１）を活性化するために、時間t3でセンスアンプ活性化
信号｛SAE1（ｎ）,SAE2（ｎ）,SAE1（ｎ＋１）,SAE2
（ｎ＋１）｝，｛▲▼（ｎ），▲▼
（ｎ），▲▼（ｎ＋１），▲▼（ｎ＋
１）｝がそれぞれ“H"レベル，“L"レベルにされる。こ
れによって、一旦メモリセル内のデータが増幅・検知さ
れる。このとき、その他のセンスアンプは活性化されな
い。つまり、その他のセンスアンプ活性化信号は中間レ
ベルを維持したままであり、ブロックｉ（ｉ≠ｎ）中の
ビット線対は中間レベルを維持している。その後、コラ
ムアドレスストローブ信号▲▼が立下がり、コラ
ムアドレスの情報により、時間t4でセンスアンプコネク
ト信号SAC1（ｎ）が立上げられる。これによって、副入
出力線対sub・I/O,sub・▲▼に接続されるビット
線対として、ビット線対BL1（ｎ）β，▲▼
（ｎ）βが選択される。このとき、選択されたビット線
対BL1（ｎ）β，▲▼（ｎ）βのセンスアンプ活
性化信号SAE1（ｎ），▲▼（ｎ）のみをフロー
ティング状態もしくは中間レベルにすることにより、セ
ンスアンプ31（ｎ）の活性化を停止し、レジスタ２のデ
ータをビット線対BL1（ｎ）β，▲▼（ｎ）βに
載せる。センスアンプ31（ｎ）の停止期間t4〜t5は、ビ
ット線対BL1（ｎ）β，▲▼（ｎ）β上のデータ
がメモリセルのデータからレジスタ２のデータに入替わ
るまでとする。その後、再びセンスアンプ31（ｎ）を活
性化し、レジスタ２のデータを増幅する。
上述のように、第８図に示す実施例では、ビット線対群
を複数個のブロックに分割し、選択されるビット線対を
含むブロック以外のブロックをトランスファゲートによ
り遮断し、選択されたブロック内のビット線対に接続さ
れているセンスアンプを制御することにより、レジスタ
２からメモリセルにデータを転送することができる。そ
の際、各センスアンプはそれぞれ別のセンスアンプ活性
化信号により独立的に駆動されるので、非選択ビット線
対に属するメモリセルのデータが不所望に破壊されるこ
とが防止される。
を複数個のブロックに分割し、選択されるビット線対を
含むブロック以外のブロックをトランスファゲートによ
り遮断し、選択されたブロック内のビット線対に接続さ
れているセンスアンプを制御することにより、レジスタ
２からメモリセルにデータを転送することができる。そ
の際、各センスアンプはそれぞれ別のセンスアンプ活性
化信号により独立的に駆動されるので、非選択ビット線
対に属するメモリセルのデータが不所望に破壊されるこ
とが防止される。
なお、上述した第３の実施例は、前述の第２の実施例の
転送方法（第６図参照）を応用したものであるが、第１
の実施例の転送方法（第３図参照）を応用しても同様の
効果を奏する。第１の実施例の転送方法を応用した場合
であっても、要部回路は第８図と同様の回路を用いるこ
とができる。
転送方法（第６図参照）を応用したものであるが、第１
の実施例の転送方法（第３図参照）を応用しても同様の
効果を奏する。第１の実施例の転送方法を応用した場合
であっても、要部回路は第８図と同様の回路を用いるこ
とができる。
［発明の効果］ 以上のように、この発明によれば、分割された各ビット
線対に付属する各センスアンプをそれぞれ別々のセンス
アンプ活性化信号で独立に駆動するようにしたので、レ
ジスタから選択されたビット線対のメモリセルにデータ
を転送する際に、非選択のビット線対に属するメモリセ
ルのデータが不所望に破壊されるのを防止することがで
きる。
線対に付属する各センスアンプをそれぞれ別々のセンス
アンプ活性化信号で独立に駆動するようにしたので、レ
ジスタから選択されたビット線対のメモリセルにデータ
を転送する際に、非選択のビット線対に属するメモリセ
ルのデータが不所望に破壊されるのを防止することがで
きる。
第１図は、この発明の第１の実施例および第２の実施例
の要部を示す回路図である。 第２図は、この発明の第１の実施例の全体構成を示すブ
ロック図である。 第３図は、この発明の第１の実施例の動作を説明するた
めのタイミングチャートである。 第４図は、第２図に示すタイミング信号発生回路19の構
成の一例を示す回路図である。 第５図は、この発明の第２の実施例の全体構成を示すブ
ロック図である。 第６図は、この発明の第２の実施例の動作を説明するた
めのタイミングチャートである。 第７図は、第５図に示すタイミング信号発生回路190の
構成の一例を示す回路図である。 第８図は、この発明の第３の実施例の要部を示す回路図
である。 第９図は、この発明の第３の実施例の動作を説明するた
めのタイミングチャートである。 第10図は、従来の２ポートメモリ装置の構成を示す回路
図である。 第11図は、第10図に示す従来装置の動作を説明するため
のタイミングチャートである。 第12図は、従来技術ではないがこの発明の背景として考
えられる半導体記憶装置の一例を示す回路図である。 第13図は、第12図に示す半導体記憶装置の動作を説明す
るためのタイミングチャートである。 図において、１はトランスファゲート、２はレジスタ、
31,32はセンスアンプ、MCはメモリセル、６はビット線
プリチャージ用トランジスタ、71,72はトランスファゲ
ート、BL1,▲▼,BL2,▲▼はビット線、W
L1,WL2はワード線、sub・I/O,sub・▲▼は副入出
力線対、I/O,▲▼は入出力線対、SAC1,SAC2はセ
ンスアンプコネクト信号、SAE1,▲▼,SAE2,▲
▼はセンスアンプ活性化信号、BLPはビット線
プリチャージ信号、VBLはビットプリチャージ電圧、11
はメモリセルアレイ、12はセンスアンプ群、13はビット
線，副入出力線接続コントロール群、14はレジスタ郡、
15はコラムデコーダ群、16はRASバッファ、17はロウア
ドレスバッファ、18はレジスタ転送モード制御回路、19
はタイミング信号発生回路、20はCASバッファ、21はコ
ラムアドレスバッファ、22はロウデコーダ群、23はリー
ドライトバッファ、24は入力バッファ、25は出力バッフ
ァ、26はワードドライバ群、190はタイミング信号発生
回路を示す。
の要部を示す回路図である。 第２図は、この発明の第１の実施例の全体構成を示すブ
ロック図である。 第３図は、この発明の第１の実施例の動作を説明するた
めのタイミングチャートである。 第４図は、第２図に示すタイミング信号発生回路19の構
成の一例を示す回路図である。 第５図は、この発明の第２の実施例の全体構成を示すブ
ロック図である。 第６図は、この発明の第２の実施例の動作を説明するた
めのタイミングチャートである。 第７図は、第５図に示すタイミング信号発生回路190の
構成の一例を示す回路図である。 第８図は、この発明の第３の実施例の要部を示す回路図
である。 第９図は、この発明の第３の実施例の動作を説明するた
めのタイミングチャートである。 第10図は、従来の２ポートメモリ装置の構成を示す回路
図である。 第11図は、第10図に示す従来装置の動作を説明するため
のタイミングチャートである。 第12図は、従来技術ではないがこの発明の背景として考
えられる半導体記憶装置の一例を示す回路図である。 第13図は、第12図に示す半導体記憶装置の動作を説明す
るためのタイミングチャートである。 図において、１はトランスファゲート、２はレジスタ、
31,32はセンスアンプ、MCはメモリセル、６はビット線
プリチャージ用トランジスタ、71,72はトランスファゲ
ート、BL1,▲▼,BL2,▲▼はビット線、W
L1,WL2はワード線、sub・I/O,sub・▲▼は副入出
力線対、I/O,▲▼は入出力線対、SAC1,SAC2はセ
ンスアンプコネクト信号、SAE1,▲▼,SAE2,▲
▼はセンスアンプ活性化信号、BLPはビット線
プリチャージ信号、VBLはビットプリチャージ電圧、11
はメモリセルアレイ、12はセンスアンプ群、13はビット
線，副入出力線接続コントロール群、14はレジスタ郡、
15はコラムデコーダ群、16はRASバッファ、17はロウア
ドレスバッファ、18はレジスタ転送モード制御回路、19
はタイミング信号発生回路、20はCASバッファ、21はコ
ラムアドレスバッファ、22はロウデコーダ群、23はリー
ドライトバッファ、24は入力バッファ、25は出力バッフ
ァ、26はワードドライバ群、190はタイミング信号発生
回路を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松田 吉雄 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 大石 司 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭63−74199（ＪＰ，Ａ)
Claims (5)
- 【請求項１】各々が複数のビット線対からなる複数のグ
ループと、前記ビット線対と直交して配置される複数の
ワード線と、前記ビット線対と前記ワード線との交点に
配置される複数のメモリセルとを含むメモリセルアレ
イ、 各々が、前記ビット線対の１つに対応して設けられ、そ
の対応するビット線対に現われる電位差を増幅する複数
のセンスアンプ、 各々が前記グループの１つに対応して設けられる複数の
副入出力線対、 各々が、前記グループの１つに対応して設けられ、その
対応するグループにおけるビット線対のうちいずれか１
つを選択し、前記副入出力線対のうち対応する１つをそ
の選択されたビット線対に接続する複数の第１の選択手
段、 各々が、前記副入出力線対の１つに対応して設けられ、
その対応する副入出力線対に接続される複数のレジス
タ、 各々が、前記グループの各々におけるビット線対の１つ
に対応する複数のセンスアンプに対応して設けられ、そ
の対応する複数のセンスアンプに共通接続される複数の
センスアンプ駆動線、 列アドレス信号に応答して前記第１の選択手段が前記副
入出力線対を前記選択されたビット線対にそれぞれ接続
するように制御する制御手段、 前記副入出力線対が前記選択されたビット線対に接続さ
れた後に、行アドレス信号に応答して前記ワード線のう
ちいずれか１つを選択しその選択されたワード線を駆動
する第２の選択手段、および 前記選択されたワード線が駆動された後に、前記センス
アンプ駆動線の各々にセンスアンプ活性化信号を同時に
与えることにより前記複数のセンスアンプを活性化する
センスアンプ活性化手段を備えた半導体記憶装置。 - 【請求項２】各々が複数のビット線対からなる複数のグ
ループと、前記ビット線対と直交して配置される複数の
ワード線と、前記ビット線対と前記ワード線との交点に
配置される複数のメモリセルとを含むメモリセルアレ
イ、 各々が、前記ビット線対の１つに対応して設けられ、そ
の対応するビット線対に現われる電位差を増幅する複数
のセンスアンプ、 各々が前記グループの１つに対応して設けられる複数の
副入出力線対、 各々が、前記グループの１つに対応して設けられ、その
対応するグループにおけるビット線対のうちいずれか１
つを選択し、前記副入出力線対のうち対応する１つをそ
の選択されたビット線対に接続する複数の選択手段、 各々が、前記副入出力線対の１つに対応して設けられ、
その対応する副入出力線対に接続される複数のレジス
タ、および 各々が、前記グループの各々におけるビット線対の１つ
に対応する複数のセンスアンプに対応して設けられ、そ
の対応する複数のセンスアンプに共通接続される複数の
センスアンプ駆動線を備えた半導体記憶装置のデータ転
送方法であって、 前記選択手段により前記副入出力線対を前記選択された
ビット線対にそれぞれ接続するステップ、 前記副入出力線対が前記選択されたビット線対に接続さ
れた後に、前記ワード線のうちいずれか１つを選択しそ
の選択されたワード線を駆動するステップ、および 前記選択されたワード線が駆動された後に、前記センス
アンプ駆動線の各々にセンスアンプ活性化信号を同時に
与えることにより前記複数のセンスアンプを活性化する
ステップを含む半導体記憶装置のデータ転送方法。 - 【請求項３】各々が複数のビット線対からなる複数のグ
ループと、前記ビット線対と直交して配置される複数の
ワード線と、前記ビット線対と前記ワード線との交点に
配置される複数のメモリセルとを含むメモリセルアレ
イ、 各々が、前記ビット線対の１つに対応して設けられ、そ
の対応するビット線対に現われる電位差を増幅する複数
のセンスアンプ、 各々が前記グループの１つに対応して設けられる複数の
副入出力線対、 各々が、前記グループの１つに対応して設けられ、その
対応するグループにおけるビット線対のうちいずれか１
つを選択し、前記副入出力線対のうち対応する１つをそ
の選択されたビット線対に接続する複数の第１の選択手
段、 各々が、前記副入出力線対の１つに対応して設けられ、
その対応する副入出力線対に接続される複数のレジス
タ、 各々が、前記グループの各々におけるビット線対の１つ
に対応する複数のセンスアンプに対応して設けられ、そ
の対応する複数のセンスアンプに共通接続される複数の
センスアンプ駆動線、 行アドレス信号に応答して前記ワード線のうちいずれか
１つを選択しその選択されたワード線を駆動する第２の
選択手段、 前記選択されたワード線が駆動された後に、前記センス
アンプ駆動線の各々にセンスアンプ活性化信号を同時に
与えることにより前記複数のセンスアンプを活性化する
センスアンプ活性化手段、 前記複数のセンスアンプが活性化された後に、列アドレ
ス信号に応答して前記第１の選択手段が前記副入出力線
対を前記選択されたビット線対にそれぞれ接続するよう
に制御する制御手段、および 前記副入出力線対が前記選択されたビット線対に接続さ
れるとき、前記選択されたビット線対に対応するセンス
アンプのみを一時的に不活性化しその不活性化されたセ
ンスアンプを所定時間経過後に再び活性化するセンスア
ンプ不活性化手段を備えた半導体記憶装置。 - 【請求項４】各々が複数のビット線対からなる複数のグ
ループと、前記ビット線対と直交して配置される複数の
ワード線と、前記ビット線対と前記ワード線との交点に
配置される複数のメモリセルとを含むメモリセルアレ
イ、 各々が、前記ビット線対の１つに対応して設けられ、そ
の対応するビット線対に現われる電位差を増幅する複数
のセンスアンプ、 各々が前記グループの１つに対応して設けられる複数の
副入出力線対、 各々が、前記グループの１つに対応して設けられ、その
対応するグループにおけるビット線対のうちいずれか１
つを選択し、前記副入出力線対のうち対応する１つをそ
の選択されたビット線対に接続する複数の選択手段、 各々が、前記副入出力線対の１つに対応して設けられ、
その対応する副入出力線対に接続される複数のレジス
タ、および 各々が、前記グループの各々におけるビット線対の１つ
に対応する複数のセンスアンプに対応して設けられ、そ
の対応する複数のセンスアンプに共通接続される複数の
センスアンプ駆動線を備えた半導体記憶装置のデータ転
送方法であって、 前記ワード線のうちいずれか１つを選択しその選択され
たワード線を駆動するステップ、 前記センスアンプ駆動線の各々にセンスアンプ活性化信
号を同時に与えることにより前記複数のセンスアンプを
活性化するステップ、 前記複数のセンスアンプが活性化された後に、前記選択
手段により前記副入出力線対を前記選択されたビット線
対にそれぞれ接続するステップ、および 前記副入出力線対が前記選択されたビット線対に接続さ
れるとき、前記選択されたビット線対に対応するセンス
アンプのみを一時的に不活性化しその不活性化されたセ
ンスアンプを所定時間経過後に再び活性化するステップ
を含む半導体記憶装置のデータ転送方法。 - 【請求項５】各々が複数のビット線対からなる複数のグ
ループと、前記ビット線対と直交して配置される複数の
ワード線と、前記ビット線対と前記ワード線との交点に
配置される複数のメモリセルを含むメモリセルアレイ、 各々が、前記ビット線対の１つに対応して設けられ、そ
の対応するビット線対に現われる電位差を増幅する複数
のセンスアンプ、 各々が前記グループの１つに対応して設けられる複数の
副入出力線対、 各々が、前記グループの１つに対応して設けられ、その
対応するグループにおけるビット線対のうちいずれか１
つを選択し、前記副入出力線対のうち対応する１つをそ
の選択されたビット線対に接続する複数の第１の選択手
段、 各々が、前記副入出力線対の１つに対応して設けられ、
その対応する副入出力線対に接続される複数のレジス
タ、 各々が、前記グループの各々におけるビット線対の１つ
に対応する複数のセンスアンプに対応して設けられ、そ
の対応する複数のセンスアンプに共通接続される複数の
センスアンプ駆動線、 行アドレス信号に応答して前記ワード線のうちいずれか
１つを選択しその選択されたワード線を駆動する第２の
選択手段、 前記選択されたワード線が駆動された後に、前記センス
アンプ駆動線の各々にセンスアンプ活性化信号を同時に
与えることにより前記複数のセンスアンプを活性化する
センスアンプ活性化手段、 前記複数のセンスアンプが活性化された後に、列アドレ
ス信号に応答して前記第１の選択手段が前記副入出力線
対を前記選択されたビット線対にそれぞれ接続するよう
に制御する制御手段、および 前記副入出力線対が前記選択されたビット線対に接続さ
れるとき、前記選択されたビット線対に対応するセンス
アンプに共通接続されたセンスアンプ駆動線を一時的に
電気的なフローティング状態としそのフローティング状
態とされたセンスアンプ駆動線に所定時間経過後に再び
所定電圧を供給するフローティング手段を備えた半導体
記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302841A JPH07101554B2 (ja) | 1988-11-29 | 1988-11-29 | 半導体記憶装置およびそのデータ転送方法 |
| US08/189,276 US5894440A (en) | 1988-11-29 | 1994-01-31 | Semiconductor memory device and data transferring structure and method therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302841A JPH07101554B2 (ja) | 1988-11-29 | 1988-11-29 | 半導体記憶装置およびそのデータ転送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02148496A JPH02148496A (ja) | 1990-06-07 |
| JPH07101554B2 true JPH07101554B2 (ja) | 1995-11-01 |
Family
ID=17913741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63302841A Expired - Fee Related JPH07101554B2 (ja) | 1988-11-29 | 1988-11-29 | 半導体記憶装置およびそのデータ転送方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5894440A (ja) |
| JP (1) | JPH07101554B2 (ja) |
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| US6154386A (en) * | 1998-06-16 | 2000-11-28 | G-Link Technology | Memory device having a wide data path |
| DE10126312B4 (de) * | 2001-05-30 | 2015-10-22 | Infineon Technologies Ag | Halbleiterspeicher mit einem Signalpfad |
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| US4330852A (en) * | 1979-11-23 | 1982-05-18 | Texas Instruments Incorporated | Semiconductor read/write memory array having serial access |
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| JPH0760595B2 (ja) * | 1988-01-12 | 1995-06-28 | 日本電気株式会社 | 半導体メモリ |
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| JPH0271493A (ja) * | 1988-09-06 | 1990-03-12 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1988
- 1988-11-29 JP JP63302841A patent/JPH07101554B2/ja not_active Expired - Fee Related
-
1994
- 1994-01-31 US US08/189,276 patent/US5894440A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02148496A (ja) | 1990-06-07 |
| US5894440A (en) | 1999-04-13 |
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