JPH0760594B2 - 半導体記憶装置 - Google Patents
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- JPH0760594B2 JPH0760594B2 JP62158575A JP15857587A JPH0760594B2 JP H0760594 B2 JPH0760594 B2 JP H0760594B2 JP 62158575 A JP62158575 A JP 62158575A JP 15857587 A JP15857587 A JP 15857587A JP H0760594 B2 JPH0760594 B2 JP H0760594B2
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Description
【発明の詳細な説明】 〔概要〕 本発明はマスクレジスタを含む複数個をレジスタを内蔵
する画像処理用RAM（ランダムアクセスメモリ）に、こ
れら内蔵レジスタの内容を外部に読み出したり、あるい
は外部から内蔵レジスタにデータを書込むことのできる
機能を付加したことを特徴としている。これによりレジ
スタ内のデータを直接に把握することができるので、特
性評価試験が容易に、かつ迅速に行うことが可能とな
る。また通常の使用状態においても、レジスタ内のデー
タを適宜確認することができるので便利である。
する画像処理用RAM（ランダムアクセスメモリ）に、こ
れら内蔵レジスタの内容を外部に読み出したり、あるい
は外部から内蔵レジスタにデータを書込むことのできる
機能を付加したことを特徴としている。これによりレジ
スタ内のデータを直接に把握することができるので、特
性評価試験が容易に、かつ迅速に行うことが可能とな
る。また通常の使用状態においても、レジスタ内のデー
タを適宜確認することができるので便利である。
本発明は半導体記憶装置にに関するものであり、更に詳
しく言えば一般に画像処理用RAMとして使用される半導
体記憶装置に関するものである。
しく言えば一般に画像処理用RAMとして使用される半導
体記憶装置に関するものである。
従来のRAMは、決められた単位（×1,×4,×８ビット
等）でメモリセルへ書込み、あるいは読み出しを行うも
のであるが、今日ではさまざまな分野で使用され始めて
おり、従来のような書込み／読み出し機能では十分な対
応が出来ない。特に画像処理分野では膨大な記憶容量と
ともに、高速データ転送が要求されている。そこでRAM
自体にもこれらの機能を備えたものが提案されており、
64KRAM,256KDMAMと呼ばれる画像処理用RAMがその例であ
る。
等）でメモリセルへ書込み、あるいは読み出しを行うも
のであるが、今日ではさまざまな分野で使用され始めて
おり、従来のような書込み／読み出し機能では十分な対
応が出来ない。特に画像処理分野では膨大な記憶容量と
ともに、高速データ転送が要求されている。そこでRAM
自体にもこれらの機能を備えたものが提案されており、
64KRAM,256KDMAMと呼ばれる画像処理用RAMがその例であ
る。
しかし、更に１デバイス当りのメモリ容量が増えると、
より一層の高速データ転送が必須となると同時に画像処
理を実行し易い、より高級な機能を備えた画像処理用RA
Mが求められている。
より一層の高速データ転送が必須となると同時に画像処
理を実行し易い、より高級な機能を備えた画像処理用RA
Mが求められている。
そこで、例えば内蔵したマスクレジスタを使ってメモリ
セルへの書込みデータをビット単位で調整したり、ある
いは別の内蔵レジスタを使用して入力ピン数以上のビッ
ト数単位で、一基本サイクル内にデータを更新するとい
う機能等を備えた画像処理用RAMが提案されている。
セルへの書込みデータをビット単位で調整したり、ある
いは別の内蔵レジスタを使用して入力ピン数以上のビッ
ト数単位で、一基本サイクル内にデータを更新するとい
う機能等を備えた画像処理用RAMが提案されている。
ところで、このような機能を備える画像処理用RAMは複
雑な画像処理を高速に行うことができるので、極めて有
益であるが、マスクレジスタやその他の内蔵レジスタの
内容が外部から直接に把握できないため、動作評価が非
常に煩雑になるという問題がある。
雑な画像処理を高速に行うことができるので、極めて有
益であるが、マスクレジスタやその他の内蔵レジスタの
内容が外部から直接に把握できないため、動作評価が非
常に煩雑になるという問題がある。
また回路の誤動作が生じたとき、内蔵レジスタ自体に問
題があるのか、データが誤っているのかの判別が困難で
あるため、開発期間の増大や出荷試験の複雑化に依りコ
スト増を招くという問題がある。
題があるのか、データが誤っているのかの判別が困難で
あるため、開発期間の増大や出荷試験の複雑化に依りコ
スト増を招くという問題がある。
本発明はかかる従来の問題に鑑みて創作されたものであ
り、これらの問題を解決することのできる半導体記憶装
置の提供を目的とする。
り、これらの問題を解決することのできる半導体記憶装
置の提供を目的とする。
本発明の半導体記憶装置は、メモリセルアレイと、デー
タバスと、該メモリセルアレイとデータバスとの間に接
続された入／出力ゲートと、所定情報を記憶するレジス
タと、該レジスタと該データバスとの間に接続されたト
ランスファゲートと、該データバスに接続された読出し
回路と、該データバスに接続され、外部からの書込みデ
ータ又は前記レジスタの所定情報が与えられる書込み回
路と、通常モードでは前記トランスファゲートをオフし
て前記レジスタを前記データバスから切り離し、レジス
タモードでは前記入／出力ゲートをオフして前記メモリ
セルアレイを前記データバスから切り離し且つ前記トラ
ンスファゲートをオンして前記レジスタを前記データバ
スへ接続し、前記レジスタ内の情報を前記データバスを
介して前記読出し回路に出力又は前記書込み回路に与え
た情報を前記データバスを介して前記レジスタ内へ書込
む様に制御する制御回路とを具備することを特徴とす
る。
タバスと、該メモリセルアレイとデータバスとの間に接
続された入／出力ゲートと、所定情報を記憶するレジス
タと、該レジスタと該データバスとの間に接続されたト
ランスファゲートと、該データバスに接続された読出し
回路と、該データバスに接続され、外部からの書込みデ
ータ又は前記レジスタの所定情報が与えられる書込み回
路と、通常モードでは前記トランスファゲートをオフし
て前記レジスタを前記データバスから切り離し、レジス
タモードでは前記入／出力ゲートをオフして前記メモリ
セルアレイを前記データバスから切り離し且つ前記トラ
ンスファゲートをオンして前記レジスタを前記データバ
スへ接続し、前記レジスタ内の情報を前記データバスを
介して前記読出し回路に出力又は前記書込み回路に与え
た情報を前記データバスを介して前記レジスタ内へ書込
む様に制御する制御回路とを具備することを特徴とす
る。
本発明の半導体記憶装置は、表１に示す動作真理値表に
従って動作する。
従って動作する。
その概略について説明すると、内蔵レジスタに対するデ
ータの読出し／書込みはSF信号“H"レベルのとき行われ
る。またレジスタの選択はアドレスRA0,RA1のレベル状
態の組み合わせにより行われる。そしてデータの読出し
か、書き込みかは▲▼信号のレベルによって決定さ
れる。
ータの読出し／書込みはSF信号“H"レベルのとき行われ
る。またレジスタの選択はアドレスRA0,RA1のレベル状
態の組み合わせにより行われる。そしてデータの読出し
か、書き込みかは▲▼信号のレベルによって決定さ
れる。
例えば、SF信号が“H"レベル（なお▲▼信号およ
び▲▼／▲▼信号も“H"レベル）,RA0＝RA1＝
“L"レベル，▲▼＝“H"レベルのとき、読出し／書
込み制御回路42はコラムデコーダ７〜10の出力をディス
エーブル状態にしてメモリセルをバスから切離すととも
に、マスクレジスタ41から端子DQ0〜DQ3を介してデータ
を読出す（第１図参照）。
び▲▼／▲▼信号も“H"レベル）,RA0＝RA1＝
“L"レベル，▲▼＝“H"レベルのとき、読出し／書
込み制御回路42はコラムデコーダ７〜10の出力をディス
エーブル状態にしてメモリセルをバスから切離すととも
に、マスクレジスタ41から端子DQ0〜DQ3を介してデータ
を読出す（第１図参照）。
同様にして、各レジスタからデータを外に読出したり、
あるいは各レジスタにデータを外から書込むことができ
る。
あるいは各レジスタにデータを外から書込むことができ
る。
〔実施例〕 次に図を参照しながら本発明の実施例について説明す
る。
る。
第１図は４ビット構成の画像処理用RAMとして使用され
る本発明の半導体記憶装置の全体の構成図である。
る本発明の半導体記憶装置の全体の構成図である。
図において、１〜４はそれぞれ256Kビットのメモリセル
アレイ,5はアドレスA0〜A7を入力とするアドレスバッフ
ァ,6はロウデコーダ,7〜10はコラムデコーダ,11〜14は
センスアンプおよびI/Oゲートである。また15〜18はメ
モリセルアレイ１〜４から行単位でパラレルに出力され
るデータをシリアルに変換して出力するデータレジスタ
である。19〜22はデータレジスタ15〜18内からデータを
シリアルに出力するときの先頭ビットを選択するポイン
タであり、これを用いることによりスクロールが容易と
なる。23〜26はシリアル入出力バッファであり、転送コ
ントロール回路27からのシリアルポート・イネーブル信
号（▲▼）およびタイミング信号により制御され
る。
アレイ,5はアドレスA0〜A7を入力とするアドレスバッフ
ァ,6はロウデコーダ,7〜10はコラムデコーダ,11〜14は
センスアンプおよびI/Oゲートである。また15〜18はメ
モリセルアレイ１〜４から行単位でパラレルに出力され
るデータをシリアルに変換して出力するデータレジスタ
である。19〜22はデータレジスタ15〜18内からデータを
シリアルに出力するときの先頭ビットを選択するポイン
タであり、これを用いることによりスクロールが容易と
なる。23〜26はシリアル入出力バッファであり、転送コ
ントロール回路27からのシリアルポート・イネーブル信
号（▲▼）およびタイミング信号により制御され
る。
27はマスクモード・イネーブル／ライトイネーブル信号
（▲▼／▲▼）とトランスファイネーブル／ア
ウトプット・イネーブル信号（▲▼／▲▼）を
入力する転送コントロール回路であり、メモリセルアレ
イ１〜４とデータレジスタ15〜18との間のデータの転送
動作およびシリアル入出力バッファ23〜26の入出力動作
を制御する。
（▲▼／▲▼）とトランスファイネーブル／ア
ウトプット・イネーブル信号（▲▼／▲▼）を
入力する転送コントロール回路であり、メモリセルアレ
イ１〜４とデータレジスタ15〜18との間のデータの転送
動作およびシリアル入出力バッファ23〜26の入出力動作
を制御する。
また28は▲▼／▲▼信号を入力とするライトク
ロックジュネレータであり、入出力バッファ35〜38を制
御してメモリセルアレイ１〜４へのデータの書込みを行
う。
ロックジュネレータであり、入出力バッファ35〜38を制
御してメモリセルアレイ１〜４へのデータの書込みを行
う。
29はクロックジュネレータであり、ロー・アドレス・ス
トローブ信号（▲▼）とコラム・アドレス・スト
ローブ信号（▲▼）を入力して内部クロック信号
φA,φＢを生成するとともに、リフレッシュアドレスカ
ウンタ30を制御してメモリセルアレイ１〜４をリフレッ
シュしてデータの保持を行う。
トローブ信号（▲▼）とコラム・アドレス・スト
ローブ信号（▲▼）を入力して内部クロック信号
φA,φＢを生成するとともに、リフレッシュアドレスカ
ウンタ30を制御してメモリセルアレイ１〜４をリフレッ
シュしてデータの保持を行う。
31〜34はカラーレジスタ（以下Ｃレジスタという。）
（＃１）39,Cレジスタ（＃２）40およびマスクレジスタ
41に格納されたデータと外部からのデータDQ0〜DQ3とを
マルチプレックスするマルチプレクサである。35〜38は
入出力バッファであり、外部制御信号（▲▼／▲
▼）およびライトクロックジェネレータ28が出力する
タイミング信号により制御される。
（＃１）39,Cレジスタ（＃２）40およびマスクレジスタ
41に格納されたデータと外部からのデータDQ0〜DQ3とを
マルチプレックスするマルチプレクサである。35〜38は
入出力バッファであり、外部制御信号（▲▼／▲
▼）およびライトクロックジェネレータ28が出力する
タイミング信号により制御される。
39と40は使用頻度の高い画像データ等が予め格納されて
いるＣレジスタ（＃１）とＣレジスタ（＃２）である。
いるＣレジスタ（＃１）とＣレジスタ（＃２）である。
なお、内蔵周辺コントロール回路を工夫することによっ
て、Ｃレジスタ複数本分のメモリセルを同時に選択する
ことを可能とし、Ｃレジスタの内容を任意の組合わせで
書き込むことができる。すなわち、入力端子数以上のデ
ータ数を一度にメモリセルに書き込むこともできる（ブ
ロックライト機能）。
て、Ｃレジスタ複数本分のメモリセルを同時に選択する
ことを可能とし、Ｃレジスタの内容を任意の組合わせで
書き込むことができる。すなわち、入力端子数以上のデ
ータ数を一度にメモリセルに書き込むこともできる（ブ
ロックライト機能）。
41はマスクレジスタであり、外部から入力するデータDQ
0〜DQ3の書き込みをビット単位で禁止する機能を有す
る。
0〜DQ3の書き込みをビット単位で禁止する機能を有す
る。
42は内蔵レジスタ（Ｃレジスタ39,40およびマスクレジ
スタ41）内に格納されたデータを外部へ読出したりある
いは該レジスタ内に外部からデータを書込む機能を有す
る制御回路であり、本発明により付加されたものであ
る。
スタ41）内に格納されたデータを外部へ読出したりある
いは該レジスタ内に外部からデータを書込む機能を有す
る制御回路であり、本発明により付加されたものであ
る。
なおSF,▲▼は外部制御信号,RA0とRA1はアドレス，
φA,φＢはクロックジュネレータ29により生成される内
部クロック信号である。またＴはレジスタ動作と通常動
作とを切替える制御信号であり、a1〜a3はレジスタ動作
が行なわれるとき、Ｃレジスタ39,40またはマスクレジ
スタ41のいずれかを選択する信号である。43はタイミン
グ調整回路である。
φA,φＢはクロックジュネレータ29により生成される内
部クロック信号である。またＴはレジスタ動作と通常動
作とを切替える制御信号であり、a1〜a3はレジスタ動作
が行なわれるとき、Ｃレジスタ39,40またはマスクレジ
スタ41のいずれかを選択する信号である。43はタイミン
グ調整回路である。
第２図は本発明の実施例に係る半導体記憶装置のレジス
タに対する書き込み／読み出し制御機能を、特に詳細に
説明するための図である。
タに対する書き込み／読み出し制御機能を、特に詳細に
説明するための図である。
同図において、31は１ビット目のマルチプレクサであ
り、セレクタS1の出力とＣレジスタ39の最下位桁ビット
C10およびＣレジスタ40の最下位桁ビットC20とをマルチ
プレックスする。また32〜34は、それぞれ２〜４ビット
目のマルチプレクサであり、マルチプレクサ31と同様な
機能を有する。マルチプレクスの仕方は、Ｃレジスタデ
コーダD2の出力信号により制御される。
り、セレクタS1の出力とＣレジスタ39の最下位桁ビット
C10およびＣレジスタ40の最下位桁ビットC20とをマルチ
プレックスする。また32〜34は、それぞれ２〜４ビット
目のマルチプレクサであり、マルチプレクサ31と同様な
機能を有する。マルチプレクスの仕方は、Ｃレジスタデ
コーダD2の出力信号により制御される。
351は最下位桁ビット用のセンスバッファ,352は最下位
桁ビット用のライトアンプである（第１図に示す入出力
バッファ35はこれらにより構成されている。）。同様に
361,371,381はセンスバッファ、362,372,382はライトア
ンプである。（それぞれ第１図の入出力バッファ36〜38
を構成している。）。
桁ビット用のライトアンプである（第１図に示す入出力
バッファ35はこれらにより構成されている。）。同様に
361,371,381はセンスバッファ、362,372,382はライトア
ンプである。（それぞれ第１図の入出力バッファ36〜38
を構成している。）。
39と40はそれぞれ４ビット構成のＣレジスタ（＃１）,C
レジスタ（＃２）であり、各レジスタの桁ビットは対応
付けられてマルチプレクサ31〜34の入力のそれぞれに入
力している。41はマスクレジスタであり、各桁ビット出
力は対応するライトアンプ352,362,372,382の制御信号
となってビット単位で書込みを禁止（ビットマスク機
能）することができる。
レジスタ（＃２）であり、各レジスタの桁ビットは対応
付けられてマルチプレクサ31〜34の入力のそれぞれに入
力している。41はマスクレジスタであり、各桁ビット出
力は対応するライトアンプ352,362,372,382の制御信号
となってビット単位で書込みを禁止（ビットマスク機
能）することができる。
42は各レジスタ39,40,41に対するデータの読み出し、あ
るいはデータの書込みを制御する回路であり、モード判
定回路422とレジスタデコーダ421とにより構成されてい
る。
るいはデータの書込みを制御する回路であり、モード判
定回路422とレジスタデコーダ421とにより構成されてい
る。
モード判定回路422はSE制御信号と▲▼制御信号の
レベル状態を判定した後、内部クロック信号φA,φＢに
従ってレジスタ動作モード設定信号Ｒを出力し、レジス
タデコーダ421をイネーブルにしたり、通常動作モード
／ブロック動作モード切替信号Ｂを出力して回路動作モ
ード（通常動作モード又はブロックライト動作モード）
の設定を制御する。
レベル状態を判定した後、内部クロック信号φA,φＢに
従ってレジスタ動作モード設定信号Ｒを出力し、レジス
タデコーダ421をイネーブルにしたり、通常動作モード
／ブロック動作モード切替信号Ｂを出力して回路動作モ
ード（通常動作モード又はブロックライト動作モード）
の設定を制御する。
レジスタデコーダ421は、レジスタ動作モード設定信号
Ｒによりイネーブルになったとき、コラムアドレスRA0,
RA1の内容に従ってa1〜a3信号を出力し、トランスファ
ゲートT1〜T3の開閉を制御する。
Ｒによりイネーブルになったとき、コラムアドレスRA0,
RA1の内容に従ってa1〜a3信号を出力し、トランスファ
ゲートT1〜T3の開閉を制御する。
次に第３図〜第６図のタイミングチャートおよび表１の
動作真理値表を参照しながら、第２図の本発明の実施例
の動作について説明する。
動作真理値表を参照しながら、第２図の本発明の実施例
の動作について説明する。
（ａ）レジスタ動作モード（ライト） ▲▼信号の立ち下り時に、SF信号を“H"にして
おく。なお、このとき▲▼信号，▲▼／▲
▼信号は“H"である。
おく。なお、このとき▲▼信号，▲▼／▲
▼信号は“H"である。
モード判定回路422の出力するＲ信号が“H"になる。
これにより、レジスタデコーダ421がイネーブルにな
る。一方、コラムデコーダ７がディスエーブルとなって
メモリセルアレイ１とデータバスDB1が切離される。
る。一方、コラムデコーダ７がディスエーブルとなって
メモリセルアレイ１とデータバスDB1が切離される。
▲▼信号が“L"レベルであるから、内部信号Ｗが
“H"となる。
“H"となる。
Ｒ信号がタイミング調整回路TA3を介してライトアン
プ352〜382に与えられる。この結果、ライトアンプ352
〜382は全てイネーブルとなる。一方、Ｗは“L"である
から、センスバッファ351〜381はディスエーブルされ
る。なお、タイミング調整回路TA2,TA3は、メモリセル
アレイ１がDB1から完全に切離されてからセンスバッフ
ァ又はライトアンプがイネーブルになるようにするため
に設けられている。
プ352〜382に与えられる。この結果、ライトアンプ352
〜382は全てイネーブルとなる。一方、Ｗは“L"である
から、センスバッファ351〜381はディスエーブルされ
る。なお、タイミング調整回路TA2,TA3は、メモリセル
アレイ１がDB1から完全に切離されてからセンスバッフ
ァ又はライトアンプがイネーブルになるようにするため
に設けられている。
マルチプレクサ31〜34はセレクタS1〜S4の出力を選択
する。また、TA3からの制御信号により、セレクタS1〜S
4はそれぞれDQ0〜DQ3を選択する。
する。また、TA3からの制御信号により、セレクタS1〜S
4はそれぞれDQ0〜DQ3を選択する。
一方、▲▼の立下がりでロウアドレスが取込ま
れる。この場合、ロウアドレスのうちのRA0,RA1の２ビ
ットがレジスタ（39,40又は41）の選択のために用いら
れる。たとえば、RA0＝“L",RA1＝“L"ではレジスタ選
択信号a3が“H"となり、トランスファゲートT3がオンす
る。これにより、マスクレジスタ41がデータバスDG1に
接続される。
れる。この場合、ロウアドレスのうちのRA0,RA1の２ビ
ットがレジスタ（39,40又は41）の選択のために用いら
れる。たとえば、RA0＝“L",RA1＝“L"ではレジスタ選
択信号a3が“H"となり、トランスファゲートT3がオンす
る。これにより、マスクレジスタ41がデータバスDG1に
接続される。
このようにしてDQ0のデータはセレクタS1→マルチプ
レクサ31→ライトアンプ352→データバスDB1→トランス
ファゲータT3の経路でマスクレジスタ41のM0へ書き込ま
れる。
レクサ31→ライトアンプ352→データバスDB1→トランス
ファゲータT3の経路でマスクレジスタ41のM0へ書き込ま
れる。
同様にして、DQ1〜DQ3のデータはマスクレジスタ41のM1
〜M3へ書き込まれる。
〜M3へ書き込まれる。
（ｂ）レジスタ動作モード（リード） ，，までの動作は、レジスタ動作モード（ライ
ト）と同じであるので説明を省略する。
ト）と同じであるので説明を省略する。
リード動作の場合には、▲▼＝“H"に応答してＷ
が“H"となる。これによりＲ信号はTA2を介してセンス
バッファ351〜381に与えられるので、センスバッファ35
1〜381はイネーブル状態となる。一方、Ｗが“L"である
から、Ｒ信号はTA3を介してライトアンプに与えられな
い。すなわち、ライトアンプ352〜382はディスエーブル
状態にされている。
が“H"となる。これによりＲ信号はTA2を介してセンス
バッファ351〜381に与えられるので、センスバッファ35
1〜381はイネーブル状態となる。一方、Ｗが“L"である
から、Ｒ信号はTA3を介してライトアンプに与えられな
い。すなわち、ライトアンプ352〜382はディスエーブル
状態にされている。
セレクタS5は1/4デコーダD1に従ってデータバスDB1の
一番上のデータ線のみを選択し、該データ線とセンスバ
ッファ351とを接続する。
一番上のデータ線のみを選択し、該データ線とセンスバ
ッファ351とを接続する。
マスクレジスタ41のM0〜M3の各データは、DB1→セン
スバッファ351〜381→データバスDQ1の経路で外部へ出
力される。なお、M0についてはセレクタを介してセンス
バッファ351に与えられる。
スバッファ351〜381→データバスDQ1の経路で外部へ出
力される。なお、M0についてはセレクタを介してセンス
バッファ351に与えられる。
（ｃ）通常動作モード（ライト） ▲▼信号の立ち下り時に、SF信号を“L"にして
おく。なお、このとき▲▼信号，▲▼／▲
▼信号は“H"である。
おく。なお、このとき▲▼信号，▲▼／▲
▼信号は“H"である。
モード判定回路422の出力するＲ信号が“L"になる。
これにより、レジスタデコーダ421がディスエーブル
となってa1〜a3が全て“L"となり、トランスファゲート
T1〜T3は全てオフとなって各レジスタはデータバスDB1
から切離される。一方、コラムデコーダ７がイネーブル
となってメモリセルアレイ１とデータバスDB1が接続さ
れる。また他のコラムデコーダ8,9,10も、それぞれイネ
ーブルとなってデータバスDB2,DB3,DB4と接続される。
となってa1〜a3が全て“L"となり、トランスファゲート
T1〜T3は全てオフとなって各レジスタはデータバスDB1
から切離される。一方、コラムデコーダ７がイネーブル
となってメモリセルアレイ１とデータバスDB1が接続さ
れる。また他のコラムデコーダ8,9,10も、それぞれイネ
ーブルとなってデータバスDB2,DB3,DB4と接続される。
また、▲▼信号が“L"であるから、内部信号Ｗが
“H"となり、TA2がディスエーブル,TA3がイネーブルと
なる。これによりセンスバッファがディスエーブル，ラ
イトアンプがイネーブルとなる。また、マルチプレクサ
はセレクタの出力を選択し、セレクタはDQ0入力を選択
する。
“H"となり、TA2がディスエーブル,TA3がイネーブルと
なる。これによりセンスバッファがディスエーブル，ラ
イトアンプがイネーブルとなる。また、マルチプレクサ
はセレクタの出力を選択し、セレクタはDQ0入力を選択
する。
このようにして、通常動作モード（ライト）において
は、DQ0に入力するデータはセレクタS1〜S4→マルチプ
レクサ31〜34→ライトアンプ352〜382→データバスDB1
→コラムデコーダ７→メモリセルアレイ１の経路で４ビ
ットずつ書き込まれる。
は、DQ0に入力するデータはセレクタS1〜S4→マルチプ
レクサ31〜34→ライトアンプ352〜382→データバスDB1
→コラムデコーダ７→メモリセルアレイ１の経路で４ビ
ットずつ書き込まれる。
なお、同様にして、DQ1〜DQ3に入力するデータが、それ
ぞれメモリセルアレイ２〜４に４ビットずつ書き込まれ
る。
ぞれメモリセルアレイ２〜４に４ビットずつ書き込まれ
る。
（ｄ）通常動作モード（リード） リード動作の場合には、▲▼＝“H"に応答してＷが
“H"となる。これによりＲ信号はタイミング調整回路TA
1を介してセンスバッファ351に与えられるので、センス
バッファ351はイネーブル状態となる。しかし、レジス
タモード制御信号Ｒが“L"であるからセンスバッファ36
1〜381はディスエーブル状態となる。また、４ビット単
位でDB1に出力されるデータは、コラムアドレスCA0,CA1
の値に応じてセレクタS5により選択される。この選択さ
れたデータはセンスバッファ351介してDQ0に出力され
る。同様にして、他のメモリセルアレイ２〜４からDQ1
〜DQ3を介してデータを読み出すことができる。
“H"となる。これによりＲ信号はタイミング調整回路TA
1を介してセンスバッファ351に与えられるので、センス
バッファ351はイネーブル状態となる。しかし、レジス
タモード制御信号Ｒが“L"であるからセンスバッファ36
1〜381はディスエーブル状態となる。また、４ビット単
位でDB1に出力されるデータは、コラムアドレスCA0,CA1
の値に応じてセレクタS5により選択される。この選択さ
れたデータはセンスバッファ351介してDQ0に出力され
る。同様にして、他のメモリセルアレイ２〜４からDQ1
〜DQ3を介してデータを読み出すことができる。
（ｅ）メモリセルアレイに対するブロックライト（第５
図） この動作モードのときは、内蔵周辺回路により、隣接４
コラム分（従来のDRAMのニブルビットに対応）が同時に
選択される。なお、書き込みデータはＣレジスタの内容
になるようにコントロールされているものとする。
図） この動作モードのときは、内蔵周辺回路により、隣接４
コラム分（従来のDRAMのニブルビットに対応）が同時に
選択される。なお、書き込みデータはＣレジスタの内容
になるようにコントロールされているものとする。
これにより、Ｃレジスタ39又は40内のデータを任意の４
レジスタ分のブロック単位でメモリセルに一度に書き込
むことができる。たとえば、Ｃレジスタが４ビット構成
であれば16ビット単位で書き込むことができる。
レジスタ分のブロック単位でメモリセルに一度に書き込
むことができる。たとえば、Ｃレジスタが４ビット構成
であれば16ビット単位で書き込むことができる。
なおDQ0〜DQ3の入力のレベル状態によってＣレジスタ39
又はＣレジスタ40が選択される。例えばDQ0が“L"レベ
ルのとき、選択されたメモリセルブロック（４ビット×
４コラム）を初めのコラムに書込むべきデータはＣレジ
スタ（＃２）40の内容となり、DQ1が“H"レベルのと
き、選択されたメモリブロックの２番目のコラムに書込
むべきデータはＣレジスタ（＃１）39の内容となる。以
下、同様にして、DQ2,DQ3が３番目,4番目のコラムに書
き込むべきレジスタの選択データとなる。
又はＣレジスタ40が選択される。例えばDQ0が“L"レベ
ルのとき、選択されたメモリセルブロック（４ビット×
４コラム）を初めのコラムに書込むべきデータはＣレジ
スタ（＃２）40の内容となり、DQ1が“H"レベルのと
き、選択されたメモリブロックの２番目のコラムに書込
むべきデータはＣレジスタ（＃１）39の内容となる。以
下、同様にして、DQ2,DQ3が３番目,4番目のコラムに書
き込むべきレジスタの選択データとなる。
従ってDQ0〜DQ3の各ビットが全て“L"レベルのとき、Ｃ
レジスタ（＃２）40の内容が４コラム全てに書込まれ
る。このようにしてブロックライトが行われる。
レジスタ（＃２）40の内容が４コラム全てに書込まれ
る。このようにしてブロックライトが行われる。
タイミングチャートにより説明すると、第５図で示すよ
うに、▲▼信号の立ち下り時に、▲▼信
号，▲▼／▲▼信号が“H"レベル，▲▼信
号，▲▼信号が“L"レベルのとき、書込むべきメモ
リセルアレイを列アドレスが確定する。
うに、▲▼信号の立ち下り時に、▲▼信
号，▲▼／▲▼信号が“H"レベル，▲▼信
号，▲▼信号が“L"レベルのとき、書込むべきメモ
リセルアレイを列アドレスが確定する。
次いで▲▼信号の立ち下り時に▲▼信号が
“L"レベルのとき、書込むべきメモリセルアレイの行ア
ドレスが確定する。このとき４ビットごとに書込むので
列アドレスをCA0,CA1＝０とみなし、その他の列アドレ
スデータによってブロック単位の列アドレスを選択す
る。
“L"レベルのとき、書込むべきメモリセルアレイの行ア
ドレスが確定する。このとき４ビットごとに書込むので
列アドレスをCA0,CA1＝０とみなし、その他の列アドレ
スデータによってブロック単位の列アドレスを選択す
る。
（ｄ）リード転送，ライト転送 ▲▼信号の立ち下り時に▲▼信号，▲
▼信号が“L"レベルのとき、メモリセルの選択された行
から行単位でデータをデータレジスタ側に高速に読出す
ことができる。
▼信号が“L"レベルのとき、メモリセルの選択された行
から行単位でデータをデータレジスタ側に高速に読出す
ことができる。
このように、本発明の実施例によれば内蔵レジスタ39〜
40を介して種々の画像データの処理を行うことができる
とともに、内蔵レジスタ39〜40の内容を適宜、読出した
り、あるいは内蔵レジスタ39〜40に特定のデータを書込
むことができる。すなわち内蔵レジスタの内容を随時、
直接把握することができるので、動作評価試験が容易と
なる。また誤動作の原因、例えばレジスタ自体に原因が
あるのか否かの判定が容易になる。
40を介して種々の画像データの処理を行うことができる
とともに、内蔵レジスタ39〜40の内容を適宜、読出した
り、あるいは内蔵レジスタ39〜40に特定のデータを書込
むことができる。すなわち内蔵レジスタの内容を随時、
直接把握することができるので、動作評価試験が容易と
なる。また誤動作の原因、例えばレジスタ自体に原因が
あるのか否かの判定が容易になる。
以上説明したように、本発明の半導体記憶装置の内容を
直接外へ読出したり、あるいは外からデータを書込むこ
とができるので、デバイスの動作評価試験が容易とな
る。これにより、開発期間の短縮や出荷試験の効率化を
図ることができる。
直接外へ読出したり、あるいは外からデータを書込むこ
とができるので、デバイスの動作評価試験が容易とな
る。これにより、開発期間の短縮や出荷試験の効率化を
図ることができる。
また通常の動作中に、外部から、例えば中央処理装置か
ら内蔵レジスタのデータを読出すことができるので、レ
ジスタの監視やレジスタ内のデータの利用が可能とな
る。
ら内蔵レジスタのデータを読出すことができるので、レ
ジスタの監視やレジスタ内のデータの利用が可能とな
る。
第１図は本発明の半導体記憶装置の全体ブロック図、 第２図は本発明の実施例に係る半導体記憶装置の説明
図、 第３〜６図は第２図の半導体記憶装置の動作を説明する
タイミングチャートである。 （符号の説明） １〜４……メモリセルアレイ、 ５……アドレスバッファ、 ６……ロウデコーダ、 ７〜10……コラムデコーダ、 11〜14……センスアンプ・I/Oゲート、 15〜18……データレジスタ、 19〜22……ポインタ、 23〜26……シリアル入出力バッファ、 27……転送コントロール回路、 28……ライトクロックジェネレータ、 29……クロックジェネレータ、 30……リフレッシュアドレスカウンタ、 31〜34……マルチプレクサ、 35〜38……入出力バッファ、 351,361,371,381……センスバッファ、 352,362,327,382……ライトアンプ、 42……レジスタデータ読出し／書込み制御手段、 421……レジスタデコーダ、 422……モード判定回路。 43……タイミング調整回路、 T1〜T4……トランスファゲート TA1〜TA3……タイミング調整回路、 S1〜S5……セレクタ、 D1,D2……デコーダ、 Ｒ……レジスタ動作モード設定信号 Ｂ……通常動作モード／ブロック動作モード切替信号、 a1〜a3……レジスタ選択信号、 RA0〜RA7……ロウアドレス、 CA0〜CA7……コラムアドレス。
図、 第３〜６図は第２図の半導体記憶装置の動作を説明する
タイミングチャートである。 （符号の説明） １〜４……メモリセルアレイ、 ５……アドレスバッファ、 ６……ロウデコーダ、 ７〜10……コラムデコーダ、 11〜14……センスアンプ・I/Oゲート、 15〜18……データレジスタ、 19〜22……ポインタ、 23〜26……シリアル入出力バッファ、 27……転送コントロール回路、 28……ライトクロックジェネレータ、 29……クロックジェネレータ、 30……リフレッシュアドレスカウンタ、 31〜34……マルチプレクサ、 35〜38……入出力バッファ、 351,361,371,381……センスバッファ、 352,362,327,382……ライトアンプ、 42……レジスタデータ読出し／書込み制御手段、 421……レジスタデコーダ、 422……モード判定回路。 43……タイミング調整回路、 T1〜T4……トランスファゲート TA1〜TA3……タイミング調整回路、 S1〜S5……セレクタ、 D1,D2……デコーダ、 Ｒ……レジスタ動作モード設定信号 Ｂ……通常動作モード／ブロック動作モード切替信号、 a1〜a3……レジスタ選択信号、 RA0〜RA7……ロウアドレス、 CA0〜CA7……コラムアドレス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荏本 省二 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 小川 弘晃 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内
Claims (4)
- 【請求項１】メモリセルアレイと、 データバスと、 該メモリセルアレイとデータバスとの間に接続された入
／出力ゲートと、 所定情報を記憶するレジスタと、 該レジスタと該データバスとの間に接続されたトランス
ファゲートと、 該データバスに接続された読出し回路と、 該データバスに接続され、外部からの書込みデータ又は
前記レジスタの所定情報が与えられる書込み回路と、 通常モードでは前記トランスファゲートをオフして前記
レジスタを前記データバスから切り離し、 レジスタモードでは前記入／出力ゲートをオフして前記
メモリセルアレイを前記データバスから切り離し且つ前
記トランスファゲートをオンして前記レジスタを前記デ
ータバスへ接続し、前記レジスタ内の情報を前記データ
バスを介して前記読出し回路に出力又は前記書込み回路
に与えた情報を前記データバスを介して前記レジスタ内
へ書込む様に制御する制御回路とを具備することを特徴
とする半導体記憶装置。 - 【請求項２】前記レジスタが、前記通常モードに於いて
前記メモリセルアレイに書込む為のカラーデータを記憶
することを特徴とする特許請求の範囲第１項記載の半導
体記憶装置。 - 【請求項３】前記レジスタが、前記通常モードに於いて
前記書込み回路を選択的に非活性化するマスクデータを
記憶することを特徴とする特許請求の範囲第１項記載の
半導体記憶装置。 - 【請求項４】前記レジスタが複数個設けられ、レジスタ
モードに於いては前記トランスファゲートがアドレスの
一部によって制御され、前記複数のレジスタのうち１つ
が選択的に前記データバスに接続されることを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62158575A JPH0760594B2 (ja) | 1987-06-25 | 1987-06-25 | 半導体記憶装置 |
| US07/209,819 US4899310A (en) | 1987-06-25 | 1988-06-22 | Semiconductor memory device having a register |
| EP88110117A EP0296615B1 (en) | 1987-06-25 | 1988-06-24 | Semiconductor memory device having a register |
| DE88110117T DE3883865T2 (de) | 1987-06-25 | 1988-06-24 | Halbleiterspeicheranordnung mit einem Register. |
| KR1019880007727A KR910003382B1 (ko) | 1987-06-25 | 1988-06-25 | 레지스터를 구비한 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62158575A JPH0760594B2 (ja) | 1987-06-25 | 1987-06-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS643897A JPS643897A (en) | 1989-01-09 |
| JPH0760594B2 true JPH0760594B2 (ja) | 1995-06-28 |
Family
ID=15674684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62158575A Expired - Fee Related JPH0760594B2 (ja) | 1987-06-25 | 1987-06-25 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4899310A (ja) |
| EP (1) | EP0296615B1 (ja) |
| JP (1) | JPH0760594B2 (ja) |
| KR (1) | KR910003382B1 (ja) |
| DE (1) | DE3883865T2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2632093B1 (fr) * | 1988-05-25 | 1990-08-10 | Bull Sa | Memoire modulaire |
| JPH07101554B2 (ja) * | 1988-11-29 | 1995-11-01 | 三菱電機株式会社 | 半導体記憶装置およびそのデータ転送方法 |
| KR930007185B1 (ko) * | 1989-01-13 | 1993-07-31 | 가부시키가이샤 도시바 | 레지스터뱅크회로 |
| EP0388175B1 (en) * | 1989-03-15 | 1995-11-02 | Matsushita Electronics Corporation | Semiconductor memory device |
| US5257235A (en) * | 1989-04-25 | 1993-10-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device having serial access mode |
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| JP2680475B2 (ja) * | 1990-11-30 | 1997-11-19 | 株式会社東芝 | 半導体メモリ装置 |
| JP2549209B2 (ja) * | 1991-01-23 | 1996-10-30 | 株式会社東芝 | 半導体記憶装置 |
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| US5598569A (en) * | 1994-10-17 | 1997-01-28 | Motorola Inc. | Data processor having operating modes selected by at least one mask option bit and method therefor |
| JP3577119B2 (ja) | 1994-11-01 | 2004-10-13 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| DE19649075B4 (de) * | 1995-11-29 | 2005-04-14 | Matsushita Electric Industrial Co., Ltd., Kadoma | Digitale Aufzeichnungs- und Wiedergabe-Vorrichtung für Audio/Video-Daten |
| EP0797209B1 (en) | 1996-03-20 | 2002-12-11 | STMicroelectronics S.r.l. | Timesharing internal bus, particularly for non-volatile memories |
| US5983314A (en) * | 1997-07-22 | 1999-11-09 | Micron Technology, Inc. | Output buffer having inherently precise data masking |
| US6940496B1 (en) * | 1998-06-04 | 2005-09-06 | Silicon, Image, Inc. | Display module driving system and digital to analog converter for driving display |
| JP2000029778A (ja) * | 1998-07-14 | 2000-01-28 | Hitachi Ltd | 記憶素子 |
| JP2001084791A (ja) * | 1999-07-12 | 2001-03-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (9)
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|---|---|---|---|---|
| JPS57150190A (en) * | 1981-02-27 | 1982-09-16 | Hitachi Ltd | Monolithic storage device |
| JPS60140924A (ja) * | 1983-12-27 | 1985-07-25 | Nec Corp | 半導体回路 |
| US4747081A (en) * | 1983-12-30 | 1988-05-24 | Texas Instruments Incorporated | Video display system using memory with parallel and serial access employing serial shift registers selected by column address |
| US4745577A (en) * | 1984-11-20 | 1988-05-17 | Fujitsu Limited | Semiconductor memory device with shift registers for high speed reading and writing |
| US4683555A (en) * | 1985-01-22 | 1987-07-28 | Texas Instruments Incorporated | Serial accessed semiconductor memory with reconfigureable shift registers |
| JPS61239491A (ja) * | 1985-04-13 | 1986-10-24 | Fujitsu Ltd | 電子装置 |
| US4740923A (en) * | 1985-11-19 | 1988-04-26 | Hitachi, Ltd | Memory circuit and method of controlling the same |
| US4758988A (en) * | 1985-12-12 | 1988-07-19 | Motorola, Inc. | Dual array EEPROM for high endurance capability |
| US4807189A (en) * | 1987-08-05 | 1989-02-21 | Texas Instruments Incorporated | Read/write memory having a multiple column select mode |
-
1987
- 1987-06-25 JP JP62158575A patent/JPH0760594B2/ja not_active Expired - Fee Related
-
1988
- 1988-06-22 US US07/209,819 patent/US4899310A/en not_active Expired - Lifetime
- 1988-06-24 DE DE88110117T patent/DE3883865T2/de not_active Expired - Fee Related
- 1988-06-24 EP EP88110117A patent/EP0296615B1/en not_active Expired - Lifetime
- 1988-06-25 KR KR1019880007727A patent/KR910003382B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910003382B1 (ko) | 1991-05-28 |
| EP0296615A2 (en) | 1988-12-28 |
| KR890001085A (ko) | 1989-03-18 |
| US4899310A (en) | 1990-02-06 |
| DE3883865T2 (de) | 1994-04-21 |
| EP0296615B1 (en) | 1993-09-08 |
| EP0296615A3 (en) | 1990-11-07 |
| JPS643897A (en) | 1989-01-09 |
| DE3883865D1 (de) | 1993-10-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |