JP2000029778A

JP2000029778A - 記憶素子

Info

Publication number: JP2000029778A
Application number: JP10199008A
Authority: JP
Inventors: Tadaaki Isobe; 忠章磯部
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-07-14
Filing date: 1998-07-14
Publication date: 2000-01-28
Also published as: KR20000011663A; US6430651B1; KR100334298B1

Abstract

(57)【要約】【課題】複数個の連続アドレスへのアクセスリクエス
トが混在して不規則なリクエストとして記憶装置に発行
される種々のシステムに対して、少量の物量で高速に処
理することが可能な記憶素子。【解決手段】メモリセル群１を有するＲＡＭ内にデー
タレジスタアレイ１５を設け、同時に異なるＲＯＷアド
レスに対応するデータを保持し、レジスタ上でアクセス
することを可能とする。このレジスタアレイ１５は、任
意の長さの任意のワード数を持つ仮想レジスタとして構
成され、仮想レジスタ番号と仮想ワード番号を用いてＲ
ＡＭ外部よりアクセスし、ＲＡＭ内部で実レジスタ番号
と実ワード番号に変換する（変換回路２０）ことによ
り、異なるアプリケーションに対して、個々にレジスタ
構成を最適化してアクセスの効率化を図ることができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理装置の
記憶装置を構成する記憶素子に係り、特に、大量のデー
タを直接大容量の記憶装置から供給する方式のデータ処
理装置の記憶装置に使用して好適な記憶素子に関する。

【０００２】

【従来の技術】近年、マイクロプロセッサの動作速度の
高速化に伴い、プロセッサを支える周辺素子の高速化／
高機能化が著しい進歩を見せている。例えば、記憶素子
に関して、『ポストＳＤＲＡＭの主役の座を巡る競争激
化プロトコル制御方式の是非が論点に』（日経マイク
ロデバイス１９９６年４月号ｐｐ７４−ｐｐ８３：
文献１）に記載されているように、「シンクロナスＤＲ
ＡＭ」の次の世代を担うＤＲＡＭとして「モシスＤＲＡ
Ｍ」、「メディアＤＲＡＭ」、「ＳｙｎｃＬｉｎｋＤ
ＲＡＭ」等が提案されており、情報機器の主記憶の標準
チップ化を目指す動きが見られる。

【０００３】その一方で、マイクロプロセッサは、半導
体技術の進歩とＲＩＳＣ技術の発展とに伴って、その性
能を飛躍的に向上させている。特に、半導体技術の進歩
により、マイクロプロセッサを構成するチップ内部の動
作周波数は５００ＭＨｚを超えるような製品も現れてき
た。このような高速なマイクロプロセッサの登場によ
り、この種のプロセッサを使用したシステムの性能も向
上してきている。

【０００４】ところが、前述のようなシステムを実現す
る上での問題点として、次のような点が挙げられる。

【０００５】一般に、前述のような高性能なマイクロプ
ロセッサは、プロセッサ本体及び周辺に配置した高速ア
クセス可能なキャッシュ上のデータを対象にした処理に
対してはその能力を充分に発揮することができる。しか
し、技術計算に見られるような巨大な問題を解こうとす
ると、扱うデータがキャッシュに収まりきらなくなり極
端に性能が低下するという問題が発生する。すなわち、
いわゆるキャッシュミスの発生により、データを主記憶
装置または下位階層の記憶装置からキャッシュに転送す
る時間だけプロセッサの待ち状態が発生し、その結果、
プロセッサはアイドル状態となり、システムの性能が大
幅に低下してしまう。その低下の度合に関しては、『レ
ジスタウィンドウとスーパースカラ方式による擬似ベク
トルプロセッサの提案』（並列処理シンポジウムＪＳＰ
Ｐ '９２論文集ｐｐ３６７−ｐｐ３７４：文献２）
等に記載されている。

【０００６】この論文において、キャッシュに収まらな
いような問題に対応するための擬似ベクトルプロセッサ
が提案されている。そして、この擬似ベクトルプロセッ
サは、プロセッサ内に大量のレジスタを設け、主記憶装
置または下位階層の記憶装置に対するメモリアクセスを
パイプライン的に動作させて、データの待ち時間による
性能低下を最小限にとどめるような工夫を行ったもので
ある。

【０００７】しかし、この場合の主記憶装置または下位
階層の記憶装置に要求される性能（スループット）の高
さは、一般的なキャッシュに頼ったマイクロプロセッサ
システムの主記憶装置または下位階層の記憶装置の比で
はなく、極めて高いものである。何故ならば、この擬似
ベクトルプロセッサのアプローチは、主記憶装置または
下位階層の記憶装置へのアクセスのレーテンシィの増加
に対して、パイプライン構造の採用によりその増加を隠
蔽しようとするものであり、扱うデータ量の削減を狙い
としているものではないからである。

【０００８】従って、前記疑似ベクトルプロセッサ用の
主記憶装置または下位階層の記憶装置は、大容量かつ高
スループットを実現するために、シンクロナスＤＲＡＭ
のような高速なインタフェースを備える記憶素子を、複
数個並列に並べた多バンクで構成する必要性のあるもの
となる。

【０００９】また、擬似ベクトルプロセッサ以外にも、
大容量かつ高スループットの主記憶装置または下位階層
の記憶装置に対するニーズが大きくなりつつある。前記
アーキテクチャと異なるものとして、『マイクロベクト
ルプロセッサ・アーキテクチャの検討』（情報処理学会
研究報告１９９２．６．１２ｐｐ１７−ｐｐ２４：
文献３）に記載されたアプローチが挙げられる。

【００１０】前記文献には、高集積化技術を用いてベク
トルプロセッサの機能を１チップ化した場合に、入出力
ピンネックによってメモリアクセスパイプラインの数が
制限される問題に関して、ベクトル命令レベルのマルチ
スレッド処理を行うことにより、実効的なメモリアクセ
ス性能の低下を防ごうとするものが提案されている。こ
の場合にも、主記憶装置または下位階層の記憶装置に対
するスループットの要求が高い。従って、システムとし
ては、擬似ベクトルプロセッサと同様に多バンク構成の
主記憶装置または下位階層の記憶装置を用意する必要が
ある。

【００１１】前述した２例のようなアーキテクチャを採
用するシステムに共通的に言えることは、大容量／高ス
ループットの主記憶装置または下位階層の記憶装置を少
ない物量でかつ安価に実現する必要があるということで
ある。すなわち、プロセッサそのものが小型化／低価格
化を指向しているのに合わせたメモリシステムを提供し
なければならないことを意味する。もし、これが実現で
きないのであれば、システムとしてのバランスが取れ
ず、システムとして存在価値がなくなることになってし
まう。

【００１２】また、前述した２例とは全く異なるシステ
ムの方向も示されている。すなわち、比較的低価格のパ
ソコンを構成する方策として、プロセッサ外付けキャッ
シュメモリの削減や、主記憶装置以外のメモリ（フレー
ムバッファ等）を主記憶装置と兼ねる「ユニファイド・
メモリ・アーキテクチャ（ＵＭＡ）」等が提案されてい
る。この動きは、『米国ＰＣ産業「総メモリー量削減作
戦」を始動』（日経マイクロデバイス１９９６年２月
号ｐｐ４２−ｐｐ６２：文献４）に示されている。こ
こに示されているシステムは、大きく２つのメモリアク
セスの流れが存在するように構成される。

【００１３】その１つは、主記憶としてのプロセッサか
らのアクセスであり、もう１つがフレームバッファとし
てのグラフィックス・コントローラからのシーケンシャ
ルなアクセスである。そして、前記のシステムは、この
複数のアクセスストリームが１つの記憶装置にアクセス
する形態が採られているのが特徴である。但し、このよ
うな構成を意味のある形態にするためには、記憶装置と
してある程度の性能を確保する必要がある。このため
に、複数個のアクセスストリームに対して、安価で（部
品点数の増加を抑えて）、かつ、スループットの大幅な
低下を招くことなくデータを供給する仕掛けの実現が必
要である。

【００１４】前述した「擬似ベクトルプロセッサ」、
「マイクロベクトルプロセッサ」、「ユニファイド・メ
モリ・アーキテクチャ」の何れのアーキテクチャのシス
テムを実現する場合でも、高性能な主記憶装置または下
位階層の記憶装置を如何に提供するかが鍵となる。

【００１５】高スループットな主記憶装置または下位階
層の記憶装置を従来の技術で実現するためには、「シン
クロナスＤＲＡＭ」を使用した、多バンク構成とする方
式が最も有効である。

【００１６】図８は従来技術によるシンクロナスＤＲＡ
Ｍの構成を示すブロック図、図９は従来技術によるシン
クロナスＤＲＡＭを使用したデータ処理装置のシステム
構成例を示すブロック図であり、以下、図９、図８を参
照して従来技術を説明する。図８、図９において、２０
０は命令プロセッサ、２０１、２０２はデータストリー
ム、２０３はマルチプレクサ、２１０は記憶制御装置、
２１１はアクセス要求振り分け用制御回路、２２０は記
憶装置、２２１〜２２８はシンクロナスＤＲＡＭ、３０
０はメモリセル、３０１は制御回路、３１０〜３１２、
３１４はレジスタ、３２０、３２１はデコーダである。

【００１７】従来技術によるシンクロナスＤＲＡＭの構
成を示す図８において、ＤＲＡＭ内のレジスタ３１０、
３１１、３１２、３１４は、チップ外から供給されるク
ロックで対応するｒｏｗ−ａｄｄｒｅｓｓ、ｃｏｌｕｍ
ｎ−ａｄｄｒｅｓｓ、ｄａｔａ−ｉｎ、ｄａｔａ−ｏｕ
ｔの各信号を保持する。デコーダ３２０は、ｒｏｗ−ａ
ｄｄｒｅｓｓに対するデコーダであり、デコーダ３２１
は、ｃｏｌｕｍｎ−ａｄｄｒｅｓｓに対するデコーダで
ある。メモリセル３００は、デコーダ３２０、３２１の
出力によりアクセスされる。制御回路３０１は、ＣＳ、
ＲＡＳ、ＣＡＳ、ＷＥの各制御信号から、アドレスレジ
スタ３１０、３１１へのセット信号、書き込みデータレ
ジスタ３１２へのセット信号３０１ａ、３０１ｂ、読み
出しデータレジスタ３１４へのセット信号、メモリセル
３００への書き込み指示信号を生成する。

【００１８】図８に示すシンクロナスＤＲＡＭの特徴
は、ＤＲＡＭの外部インタフェースがパイプライン化さ
れていることである。すなわち、ＤＲＡＭの制御論理
（記憶制御装置）とＤＲＡＭとの間は、同期クロックを
基にした同期転送が可能なインタフェースとなってい
る。従って、一組のメモリインタフェース上に複数のバ
ンクに対応するシンクロナスＤＲＡＭを接続することが
できる。

【００１９】図９に示す従来技術によるデータ処理装置
は、命令プロセッサ２００と、記憶制御装置２１０と、
記憶装置２２０とにより構成されている。そして、記憶
装置２２０は、図８に示す構成のシンクロナスＤＲＡＭ
２２１〜２２８により構成することにより、非同期式の
ＤＲＡＭを使用した場合より小規模な物量で多バンクの
記憶装置として構成することができる。

【００２０】記憶制御装置２１０は、２組のＲＡＭのセ
ットにメモリアクセス要求を振り分ける制御回路２１１
を備えており、各記憶装置２２０とのインタフェースに
シンクロナスＤＲＡＭ２２１〜２２８を４個ずつ接続し
ている。この場合のアドレス付けは、記憶装置２２０の
内部に記載しているように、ワードアドレス毎にアクセ
スするＤＲＡＭをずらしていくよう割り当てられる。と
ころが、８Ｂｙｔｅの単発アクセスを処理するための一
般的な割り当て方法であるこのアプローチは、最適解に
はならない。この理由は以下に示す通りである。

【００２１】一般に、擬似ベクトルプロセッサは、前述
した文献２に示されるように、ＤＯループを構成するよ
うなイタレーションを順次実行していく。従って、一般
のベクトルプロセッサのように、１ベクトルオペランド
を連続的にアクセスすることがないために、主記憶装置
または下位階層の記憶装置に対するアクセスは非連続と
なる。すなわち、この場合のアクセスは、文献２の図４
に示されるように、『ａ（ｉ＋２）→ｂ（ｉ＋２）→ａ
（ｉ＋３）→ｂ（ｉ＋３）』といったアクセスパターン
になり、ベクトルａやベクトルｂが連続領域に格納され
ていても、メモリシステムに対するアクセスアドレスは
連続しないことになる。

【００２２】一方、前述した文献３に示されるマイクロ
ベクトルプロセッサは、ベクトル命令レベルのマルチス
レッド処理の実行を行っており、このベクトルプロセッ
サにおいても複数ストリームのベクトルオペランドに対
応するアクセスが混在することになる。従って、この場
合にも、各ストリームのオペランドが連続領域に割り当
てられていても、主記憶装置または下位階層の記憶装置
に対するアクセスアドレスは連続しないことになる。こ
れが図９に示すアプローチが最適でない理由である。

【００２３】さらに、前述した文献４に示されるＵＭＡ
も、複数のメモリ・アクセス・ストリームが発生すると
いう点で前述したアーキテクチャと同様であると言え
る。

【００２４】前述したように、メモリアクセスのアドレ
スが連続しないにも係わらず、高スループットが要求さ
れる場合のメモリシステムは、キャッシュに使用する程
度の高速ＲＡＭを大量に使用する方式を除けば、バンク
数を多く用意する構成を採らざるを得ない。何故なら
ば、各種ＤＲＡＭのメモリセルの性能そのものは半導体
プロセスの微細化が進んでも大きな改善はなく、ＲＡＭ
にとって連続アクセスでなければ、ＤＲＡＭそのものの
高速化の恩恵にはあずかれないためである。すなわち、
シンクロナスＤＲＡＭを使用することにより、ＲＡＭイ
ンタフェース部分の高速化を図ることができるが、連続
しないアドレスへのアクセスが必要であれば、バンクを
増やす以外にプロセッサ側の要求に応えることができな
い。

【００２５】この結果、高速処理が要求されるデータ処
理装置は、多バンクで構成される主記憶装置または下位
階層の記憶装置を用意する必要が生じてしまい、プロセ
ッサのコンパクトさに比べてシステムの物量が小さくな
らないという根本的な問題を引き起こしてしまう。この
ことを図９により説明する。

【００２６】図９に示す従来技術によるデータ処理装置
において、命令プロセッサ２００から連続アドレス（ａ
０，ａ１，ａ２，ａ３．．．．．．）のストリーム２０
１と、連続アドレス（ｂ０，ｂ１，ｂ２，ｂ
３．．．．．．）のストリーム２０２とによるアクセス
が混在したものとする。そして、これらのアドレスの記
憶装置上の配置が記憶装置２２０内に記載したようなも
のとなっているものとする。

【００２７】前述の場合、ストリーム２０１とストリー
ム２０２とは、マルチプレクサ２０３で混合され、その
まま記憶制御装置２１０に送られて処理される。そし
て、このように、アクセスが混在すると、メモリシステ
ムにとってはランダムに近いアクセス形態となり、連続
アクセスに強いＤＲＡＭの特徴を活かすことができなく
なる。例えば、ＤＲＡＭのサイクルタイムが８マシンサ
イクルであれば、プロセッサからの毎サイクルのアクセ
ス要求に応える為には、最低限８個のバンクを用意する
必要がある。

【００２８】前述したようにプロセッサ内部では、メモ
リアクセスのアドレスを連続にすることができる可能性
があるにも係わらず、主記憶装置または下位階層の記憶
装置に対するアドレスが非連続になるのは、複数のベク
トルオペランドストリームの要素を混在させてアクセス
要求を発行するためである。この混在自体は、プロセッ
サ内部の処理を高速に行うために必要な処理方式であ
り、この混在の回避方法を検討することは無意味であ
る。従って、記憶装置としては、非連続で発行されるア
クセス要求の中から、連続性を抽出する方式を実現する
ことがプロセッサの高速化手法に合致する方向である。

【００２９】この考え方に基づいた従来技術として、Ｄ
ＲＡＭ内に複数面のデータレジスタアレイをＲＯＷ対応
に設け、同時に異なるＲＯＷアドレスに対応してアクセ
スデータを保持する機構を備えたＤＲＡＭが、特願平６
−４６７３３号（特開平７−２６２０８３号公報）等に
より提案されている。

【００３０】さらに、１９９７年に「Ｖｉｒｔｕａｌ
ＣｈａｎｎｅｌＭｅｍｏｒｙ」という方式が提案され
た。この方式は、メモリ・セル・アレイと外部インタフ
ェース用回路の間に「チャネル」と呼ぶ行データ対応の
キャッシュ領域を複数個設け、この複数のチャネルを、
メモリにアクセスする複数個のコントローラに対応して
割り当てて、実効的なバンド幅を大きく改善しようとす
るものである。この技術の詳細は、『「バーチャル・チ
ャネル・メモリ」複数メモリー・マスターに有効』（日
経マイクロデバイス１９９８年２月号ｐｐ１４２−
１４９：文献５）に示されている。

【００３１】

【発明が解決しようとする課題】前述した特許出願に記
載された従来技術の場合のようにＲＯＷ対応の複数面の
データレジスタアレイをキャッシュとして設ける場合の
問題点として、ＤＲＡＭチップ内のデータ転送能力が挙
げられる。一般的なＤＲＡＭにおけるチップ内のセルに
対応したセンスアンプを単純なバッファとみなし、当該
センスアンプ上のデータを高速に読み出す機構を実現す
る場合、センスアンプ上の全データをＤＲＡＭチップ内
で移動させる必要はない。

【００３２】ところが、ＲＯＷ対応のデータを複数面の
バッファに保持する場合には、そのセンスアンプ上のデ
ータを転送する必要がある。このとき、ＤＲＡＭチップ
内のデータ転送能力が問題となる。一般に、センスアン
プから、Ｉ／Ｏバッファまでのデータ線は、複数セル
（同一ＲＯＷアドレスで指定される別データビット）間
で共用する方式が採られる。この理由は、Ｉ／Ｏデータ
線を共通にしないと、ＤＲＡＭ内の消費電力の増大を招
き、また、比較的高速動作を行う回路の面積が増加して
しまうためである。例えば、１ＲＯＷ当たりのビット数
が１０２４ビットの場合、これを１回のアクセスでセン
スアンプからデータレジスタアレイに転送しようとする
と（１０ｎｓ間に）、その転送能力としては１００Ｇｂ
／ｓが必要になってしまう。ＤＲＡＭがｎビット幅の構
成で有れば、ＤＲＡＭチップ全体ではｎ×１００Ｇｂ／
ｓ（例えば、ｎ＝１６であれば２００ＧＢｙｔｅ／ｓ）
が必要になり、その実現性は極めて低くなる。なお、こ
のようなメモリ・セルからの読み出し系回路方式に関し
ては、『超ＬＳＩメモリ』（伊藤清男、培風館、ｐ１６
１−ｐ１７３：文献６）に示されている。

【００３３】一方、前述の１回のアクセスによるデータ
を分割して転送すれば、その転送期間中、そのメモリセ
ルへのアクセスができなくなると言う性能面での大きな
デメリットが生じてしまう。

【００３４】また、記憶素子は、システムで大量に使用
されるものである以上、特定のシステムに特化した構造
であってはならず、極力種々のシステム間で共通的に使
用可能な構造（方式）である必要がある。これが実現で
きなければ、たとえある分野のシステムで高性能な記憶
素子が実現できたとしても、市場に広く受け入れられる
ことがなく高価なものとなり、システムの競合力（価格
対性能比）そのものを、大幅に引き下げてしまうことに
なる。

【００３５】さらに、ＶＣＭ方式に関しても次のような
制約が挙げられる。すなわち、ＶＣＭは、１本のチャネ
ル当たりのデータ幅が固定であり、チャネルへのメモリ
セルからの転送量を指定することができるものの、チッ
プが用意するチャネル本数が限られてしまうという制約
がある。また、ある面積をチャネル用に確保したとして
も、チャネル本数とデータ幅とが固定であれば、種々の
システムに適用する場合には大きな制約となってしま
う。

【００３６】すなわち、ＶＣＭ方式は、ある用途では、
チャネル当たりのデータ幅は狭くてもよいが、大量のチ
ャネル本数が必要な場合には、せっかくチップ内に用意
したチャネル用の記憶エリアが活用されず、かつチャネ
ル本数が足らずに性能をだすことができないという問題
点を生じてしまう。また、ＶＣＭ方式は、一方では、チ
ャネル当たりのデータ幅は大きい方がよく、チャネル本
数は少なくてもよい用途に対して、小さなデータ幅のチ
ャネルを大量に備える構成で対応すると、メモリを制御
する側の管理回路のオーバヘッドが増大すると共に、チ
ャネルへの転送が頻発して、データ転送効率そのものが
劣化してしまうという問題点を生じさせる。

【００３７】本発明の目的は、前述した従来技術の種々
の問題点を解決し、要求されるデータ幅、チャネル数に
柔軟に対応することができる記憶素子を提供し、これを
使用して記憶装置を構成することにより、プロセッサか
らの記憶装置へのアクセスアドレスが、本質的には複数
の連続するストリームが交ざり合う場合の処理において
も、性能、管理コストを最適化したシステムを提供する
ことにある。また、本発明の目的は、同一の（ＲＡＭ）
チップアーキテクチャを、パーソナルユースのシステム
から大規模な技術計算システムまでをカバーすることが
できる記憶素子を提供することにある。

【００３８】

【課題を解決するための手段】本発明によれば前記目的
は、行アドレスまたはワードアドレスと列アドレスまた
はビットアドレスとによってアクセスされるメモリセル
アレイを有する記憶素子において、行アドレスまたはワ
ードアドレスにより前記メモリセルアレイから読み出し
たデータを、絶対レジスタ番号と絶対ワード番号とによ
って一時的に保持するレジスタアレイと、外部からその
値が設定可能な少なくとも１つの仮想レジスタサイズ及
び仮想レジスタ数とによる少なくとも１つの仮想レジス
タアレイを規定するモードレジスタと、記憶素子外部か
ら与えられる仮想レジスタ番号と仮想ワード番号とを、
前記モードレジスタ内の値により絶対レジスタ番号と絶
対ワード番号とに変換する変換回路と、前記メモリセル
アレイとレジスタアレイとの間のデータ転送を行う転送
回路とを備えることにより達成される。

【００３９】また、前記目的は、行アドレスまたはワー
ドアドレスと列アドレスまたはビットアドレスとによっ
てアクセスされるメモリセルアレイを有する記憶素子に
おいて、行アドレスまたはワードアドレスにより前記メ
モリセルアレイから読み出したデータを、レジスタ番号
とワード番号とによって一時的に保持するレジスタアレ
イと、レジスタ番号に対応してそのレジスタ番号のエリ
アに格納されたデータが、メモリセルアレイ上で格納さ
れていたアドレスの一部あるいは全てを保持するアドレ
スアレイと、レジスタアレイ上に格納されたデータに対
応するメモリセルアレイ上のデータをアクセスする場合
に、前記アドレスアレイからのアドレスを用いてメモリ
セルアレイをアクセスする制御機構とを備えることによ
り達成される。

【００４０】さらに、前記目的は、行アドレスまたはワ
ードアドレスと列アドレスまたはビットアドレスとによ
ってアクセスされるメモリセルアレイを有する記憶素子
において、行アドレスまたはワードアドレスにより前記
メモリセルアレイから読み出したデータを、レジスタ番
号とワード番号とによって一時的に保持するレジスタア
レイと、メモリセルアレイに対して同時に転送すること
が可能なワード数を保持するレジスタと、レジスタアレ
イのワード数を保持するレジスタと、前記２つのレジス
タに保持されているワード数の大きさを比較する回路と
を備え、レジスタアレイのワード数が転送可能なワード
数より大きい場合、メモリセルアレイとレジスタアレイ
との間のデータ転送をメモリセルアレイのワード数を単
位に分割し複数回転送することにより達成される。

【００４１】具体的には前記目的は、記憶素子内に絶対
レジスタ番号と絶対ワード番号とによってデータを保持
しているセル位置を特定する構成のレジスタアレイを設
け、大きさが「Ｓ」ワードで「Ｎ」個のレジスタによる
「Ｓ×Ｎ構成のレジスタ」による仮想レジスタアレイを
前記レジスタアレイ上に構成するために、サイズ「Ｓ」
とレジスタ数「Ｎ」とを規定するモードレジスタと、モ
ードレジスタに対して、記憶素子外部から値を設定する
手段と、仮想レジスタ番号と仮想ワード番号とを記憶素
子外部から与える手段と、モードレジスタに保持してい
る値を用いて、記憶素子外部から与えられる仮想レジス
タ番号及び仮想ワード番号を、絶対レジスタ番号及び絶
対ワード番号に変換する変換回路と、メモリセルアレイ
とレジスタアレイとの間のデータ転送を「Ｓ」ワードの
大きさを単位として行う転送制御回路とを備えることに
より達成される。

【００４２】また、前記目的は、前記モードレジスタ内
に複数の仮想レジスタアレイを規定する値を設定可能と
することにより達成される。

【００４３】

【発明の実施の形態】以下、本発明による記憶素子の一
実施形態を図面により詳細に説明する。

【００４４】図１は本発明による記憶素子の一実施形態
の構成を示すブロック図である。図１において、１はメ
モリセル群、３はＲＯＷアドレスデコーダ、４はＣＯＬ
ＵＭＮアドレスデコーダ、７〜９、１６、１７はセレク
タ、１０はＲＯＷアドレス用レジスタ、１１はＣＯＬＵ
ＭＮアドレスレジスタ、１２は書き込みデータ用レジス
タ、１３は仮想レジスタ番号／ワード番号用レジスタ、
１４はアドレスアレイ、１５はデータレジスタアレイ、
１８はデコーダ、１９はモードレジスタ群、２０は変換
回路、２１はＣＯＬＵＭＮアドレス更新回路、２２は出
力データレジスタ、３０は制御回路、７１、８１はメモ
リセル用アドレスレジスタ、９１はメモリセル用書き込
みデータレジスタである。

【００４５】図１に示す本発明の一実施形態による記憶
素子は、本発明をＲＡＭに適用したものであり、メモリ
セルアレイを構成するメモリセル群１と、メモリセル群
１のデータの一部を格納する可変構造のデータレジスタ
アレイ１５及び対応するデータのメモリセル群１内の位
置情報（アドレス）を保持するアドレスアレイ１４と、
データレジスタアレイ１５からの出力とメモリセル群１
からの出力とを切り替えるセレクタ１７と、出力データ
レジスタ２２と、データレジスタアレイ１５への書き込
みデータを選択するセレクタ１６と、メモリセル群１へ
の書き込みデータをデータレジスタアレイ１５の出力に
切り替えるためのセレクタ９と、書き込みデータレジス
タ９１と、メモリセル群１をアクセスするためのアドレ
スをアドレスアレイ１４の出力に切り替えるセレクタ
７、８と、アドレスレジスタ７１、８１と、ＲＯＷアド
レスデコーダ３と、ＣＯＬＵＭＮアドレスデコーダ４
と、ＲＯＷアドレス用レジスタ１０と、ＣＯＬＵＭＮア
ドレスレジスタ１１と、書き込みデータ用レジスタ１２
と、仮想レジスタ番号／ワード番号用レジスタ１３と、
仮想レジスタ番号／仮想ワード番号から絶対レジスタ番
号／絶対ワード番号に変換する変換回路２０と、前記仮
想番号から絶対番号に変換するための情報を保持するモ
ードレジスタ群１９と、レジスタアレイ１５をアクセス
するためのデコーダ１８と、メモリセル群１からデータ
レジスタアレイ１５への分割データ転送を行う場合のＣ
ＯＬＵＭＮアドレス更新回路２１と、各レジスタ、セレ
クタに制御信号３０ａ他を発行する制御回路３０とから
構成される。

【００４６】図１に示す記憶素子に対するＲＥＡＤ、Ｗ
ＲＩＴＥに関する動作のバリエーションは、ＲＥＡＤが
（１）データレジスタアレイへの登録を伴わないメモリ
セルからの読み出し、（２）データレジスタアレイへの
登録を伴うメモリセルからの読み出し、（３）データレ
ジスタアレイからの読み出しであり、ＷＲＩＴＥが、
（１）メモリセルへの書き込み（データレジスタアレイ
へのアクセス無し）、（２）データレジスタアレイとデ
ータレジスタアレイへの書き込み、（３）データレジス
タアレイのデータの更新（メモリセルへのアクセス無
し）、（４）データレジスタアレイからメモリセルへの
書き戻し、である。

【００４７】図２、図３は読み出し（ＲＥＡＤ）の場合
の動作を説明するタイムチャート、図４、図５は書き込
み（ＷＲＩＴＥ）の場合動作を説明するタイムチャート
であり、以下、図２〜図５を参照して、本発明の一実施
形態による記憶素子の読み出し、書き込みの動作を説明
する。なお、図２〜図５に示すタイムチャートは、ＲＡ
Ｍのインタフェース信号で表現したものである。

【００４８】まず、図２を参照してＲＥＡＤ動作を説明
する。

【００４９】図２（ａ）に示すタイムチャートは、デー
タレジスタアレイへの登録を伴わないメモリセルからの
読み出しの動作（以下、第１のＲＥＡＤ動作という）を
示している。この動作は、まず、ＣＳ（Ｃｈｉｐｓｅ
ｌｅｃｔ）／ＲＡＳ（ＲｏｗＡｄｄｒｅｓｓＳｔｒｏ
ｂｅ）信号から生成されたセット信号により、アドレス
がＲＯＷアドレスレジスタ１０に取り込まれる。取り込
まれたＲＯＷアドレスは、ＲＯＷ側のデコーダ３によっ
てデコードされ、このデコードされた値により、メモリ
セルからＲＯＷデータを読み出す起動が行われる。

【００５０】一方、ＣＳ／ＣＡＳ（ＣｏｌｕｍｎＡｄ
ｄｒｅｓｓＳｔｒｏｂｅ）信号から生成されたセット
信号によって、アドレスがメモリセルアクセス用のＣＯ
Ｌ（Ｃｏｌｕｍｎ）アドレスレジスタ１１に取り込まれ
る。取り込まれたＣＯＬアドレスは、デコーダ４によっ
てデコードされ、メモリセルの下流にある選択回路６１
に供給される。

【００５１】選択回路６１は、読み出されたＲＯＷデー
タをデコードされたＣＯＬアドレスによって検索し、読
み出しデータを決定する。決定された読み出しデータ
は、データレジスタアレイからの出力と選択回路６１か
らの出力とを選択する選択回路１７を経て、読み出しデ
ータレジスタ２２にセットされ、その後、ＲＡＭ外に出
力される。なお、選択回路１７に対する選択指示信号
は、ＣＳ／ＲＡＳを伴うＲＡＭアクセスであったことを
条件に、選択回路６１の出力を選択するよう制御回路３
０で生成される。

【００５２】以上により第１のＲＥＡＤ動作（メモリセ
ルへのリードアクセス／データレジスタアレイへの登録
無し）が終了する。

【００５３】図２（ｂ）に示すタイムチャートは、デー
タレジスタアレイへの登録を伴うメモリセルからの読み
出しの動作（以下、第２のＲＥＡＤ動作という）を示し
ている。この動作は、第１のＲＥＡＤ動作と同様に読み
出しデータがメモリセル１から読み出される。第１のＲ
ＥＡＤ動作と異なるのは、ＣＡＳと同時に指定されたＲ
ＥＧＡ（ｄａｔａＲＥＧｉｓｔｅｒａｒｒａｙＡ
ｃｃｅｓｓ）及びＲｅｇ−ＮＯ（ＲｅｇｉｓｔｅｒＮ
ｕｍｂｅｒ：データレジスタアレイ番号情報）によっ
て、データレジスタアレイ１５のＲｅｇＮＯで指定され
たレジスタ番号位置に１ワード（モードレジスタ群１９
に示されたワード長）分のデータを格納することにあ
る。

【００５４】Ｒｅｇ−ＮＯ情報は、ＣＳ／ＣＡＳ信号か
ら制御回路３０により生成されたセット信号によって、
レジスタ１３に取り込まれる。取り込まれた情報は、メ
モリセル１から読み出したデータをデータレジスタアレ
イ１５のどの位置に格納するかを指示する。また、ＣＳ
／ＣＡＳ／ＲＥＧＡ信号から制御回路３０により生成さ
れたセット指示信号は、読み出しデータと書き込みデー
タとの何れかを選択する選択回路１６に対し、読み出し
データを選択するよう指示する。

【００５５】前述により、メモリセル１から読み出され
たデータは、選択回路１６を介してデータレジスタアレ
イ１５に格納される。なお、メモリセル１から読み出さ
れたデータは、これと並列に選択回路１７を経由してＲ
ＡＭ外に出力されるが、この動作は第１のＲＥＡＤ動作
と同一である。

【００５６】以上により、第２のＲＥＡＤ動作（メモリ
セルへのリードアクセス／データレジスタアレイへの登
録有り）が終了する。

【００５７】図２（ｃ）に示すタイムチャートは、デー
タレジスタアレイからの読み出しの動作（以下、第３の
ＲＥＡＤ動作という）を示している。この動作は、ＣＳ
／ＲＡＳの発行をせずに、直接ＣＳ／ＣＡＳ／ＲＥＧＡ
信号がＲＡＭに供給されることにより開始される。この
場合、ＣＳ／ＣＡＳ信号により、アドレス信号がデータ
レジスタアレイのアクセス用のＣＯＬアドレスレジスタ
１１に取り込まれ、Ｒｅｇ−ＮＯ信号がデータレジスタ
アクセス用のレジスタ１３に取り込まれる。

【００５８】レジスタ１３に取り込まれた情報は、デー
タレジスタアレイの選択回路１８に供給されてデータの
絞り込みに使用され、さらにＣＯＬアドレスレジスタ１
１の出力は、変換回路２０で変換されたワード位置情報
により、選択回路６１で絞られたデータが出力直前のデ
ータ選択回路１７に送出される。選択回路１７に到着し
たデータは、制御回路３０からの指示により、出力レジ
スタ２２に送られ、ＲＡＭの外に出力される。

【００５９】以上により第３のＲＥＡＤ動作（データレ
ジスタアレイからの読み出し）が終了する。

【００６０】前述した本発明の実施形態は、メモリセル
へのアクセスが完了していなくてもデータレジスタアレ
イへのアクセスが可能である。図３に示すタイムチャー
トは、このような並行動作を行う場合を示しており、タ
イムチャート中の“ａ”と示した部分が第１のＲＥＡＤ
動作に対応し、“ｂ”と示した部分が第３のＲＥＡＤ動
作に対応する。

【００６１】図３において、まず“ａ”で示されるメモ
リセルへのアクセスがＣＳ／ＲＡＳ信号により開始され
る。その２サイクル後に“ｂ”で示されるデータレジス
タアレイに対するアクセスがＣＳ／ＣＡＳ信号により行
われ、メモリセルへのアクセスよりも先に読み出しデー
タを出力することができる。この並列アクセスの動作
は、ＣＯＬアドレス対応のレジスタとして、メモリセル
アクセス用レジスタ８１を個別に用意したことにより可
能となったものであり、これにより、メモリアクセスの
追越し動作も実現することができる。

【００６２】次に、図４、図５を参照して書き込み動作
について説明する。

【００６３】図４（ａ）に示すタイムチャートは、メモ
リセルへのアクセスケース／データレジスタアレイへの
アクセス無しの書き込み動作（以下、第１のＷＲＩＴＥ
動作という）を示している。この動作は、まず、ＣＳ／
ＲＡＳ信号から生成されたセット信号によって、アドレ
スがＲＯＷアドレスレジスタ１０に取り込まれる。ここ
で取り込まれたＲＯＷアドレスは、ＲＯＷ側のデコーダ
３を介してメモリセルへの当該ＲＯＷへの書き込みを起
動する。続いて、ＣＳ／ＣＡＳ信号から生成されたセッ
ト信号によって、アドレスがメモリセルアクセス用のＣ
ＯＬアドレスレジスタ１１に取り込まれる。取り込まれ
たＣＯＬアドレスは、デコーダ４を介してメモリセル１
に供給される。ＣＯＬアドレスと同時に、セット信号に
よってメモリセルアクセス用書き込みデータレジスタ１
２に取り込まれた書き込みデータは、選択回路９を経由
してメモリセルに供給される。選択回路９の選択指示信
号は、ＣＳ／ＣＡＳ／ＲＥＧＡ信号から生成される。メ
モリセル１への書き込み指示は、ＷＥ信号から生成され
て、書き込み指示信号として供給され、第１のＷＲＩＴ
Ｅ動作が終了する。

【００６４】図４（ｂ）に示すタイムチャートは、メモ
リセルへのアクセスケース／データレジスタアレイへも
書き込む動作（以下、第２のＷＲＩＴＥ動作という）を
示している。この動作は、第１のＷＲＩＴＥ動作と同様
に書き込みの動作が進められる。そして、第１のＷＲＩ
ＴＥ動作と異なるのは、メモリセルへの書き込みと同時
にデータレジスタアレイにもデータを書き込みむことに
ある。このため、ＣＯＬアドレスをレジスタ１１に取り
込むのと同一のタイミングで、Ｒｅｇ−ＮＯ情報をメモ
リセルアクセス用のＲｅｇ−ＮＯレジスタ１３に取り込
む。この取り込まれた情報は、データレジスタアレイの
選択回路１８に供給され、指定されたデータレジスタア
レイ中の領域にも、書き込みデータレジスタ１２を経由
したデータが書き込まれる。以上により、第２のＷＲＩ
ＴＥ動作が終了する。

【００６５】図４（ｃ）に示すタイムチャートは、デー
タレジスタアレイへのアクセスケースの書き込み動作
（以下、第３のＷＲＩＴＥ動作という）を示している。
この動作は、データレジスタアレイへの書き込みに先立
ち、データレジスタアレイへの登録動作が必要である。
すなわち、メモリセル群１内のデータがデータレジスタ
アレイに登録されていなければならないため、前述で説
明した第２のＲＥＡＤ動作を実行して、目的のデータレ
ジスタアレイにデータを登録しておく必要がある。

【００６６】そして、第３のＷＲＩＴＥ動作は、ＣＳ／
ＲＡＳの発行をせずに直接ＣＳ／ＣＡＳ／ＲＥＧＡ信号
がＲＡＭに供給されることにより開始される。この場
合、ＣＳ／ＣＡＳ信号により、アドレス信号がＣＯＬア
ドレスレジスタ１１に取り込まれ、Ｒｅｇ−ＮＯ信号が
Ｒｅｇ−ＮＯレジスタ１３に取り込まれる。また、これ
と同時に、更新情報が書き込みデータレジスタ１２に取
り込まれる。この第３のＷＲＩＴＥ動作は、Ｒｅｇ−Ｎ
Ｏレジスタ１３が示すデータレジスタアレイの、ＣＯＬ
アドレスレジスタ１１が示すワード位置のデータを、書
き込みデータレジスタ１６の内容で置き換える動作であ
る。この場合、データレジスタアレイ１５の上段にある
選択回路１６に対し、ＣＳ／ＣＡＳ／ＲＥＧＡ信号から
生成した選択指示信号が供給され、データレジスタアレ
イの更新は、ＲＥＧＡ／ＷＥ信号から生成された書き込
み指示信号によって行われる。以上により、第３のＷＲ
ＩＴＥ動作が終了する。

【００６７】図５（ａ）に示すタイムチャートは、デー
タレジスタアレイからメモリセルへの書き戻しの動作
（以下、第４のＷＲＩＴＥ動作という）を示している。
この動作は、第１のＷＲＩＴＥ動作と同様に書き込みの
動作が進められる。そして、第１のＷＲＩＴＥ動作と異
なるのは、メモリセルへの書き込みデータが、データレ
ジスタアレイ１５の中の１つのデータであることにあ
る。このため、ＣＯＬアドレスをレジスタ１１に取り込
むとの同一のタイミングで、Ｒｅｇ−ＮＯ情報がメモリ
アクセス用のＲｅｇ−ＮＯレジスタ１３に取り込まれ
る。この取り込まれた情報は、データレジスタアレイに
対する選択回路１８に供給され、指定されたデータレジ
スタアレイのデータを、書き込みデータ選択回路９に供
給し、その出力データがメモリセルに提供されて書き込
まれる。以上により、第４のＷＲＩＴＥ動作が終了す
る。

【００６８】図５（ｂ）に示すタイムチャートは、ＲＡ
Ｍ内部に設けたデータレジスタアレイ対応のアドレスア
レイ１４のアドレス情報を用いた「メモリセルへのアク
セスケース／データレジスタアレイへも書き込み」の動
作（以下、第５のＷＲＩＴＥ動作という）を示してい
る。この、第５のＷＲＩＴＥ動作は、第２のＷＲＩＴＥ
動作と同様であるが、メモリセルのアドレス情報をＲＡ
Ｍ外部から供給するのではなく、ＲＡＭ内部のデータレ
ジスタアレイに保持しているデータに対応するアドレス
アレイ１４の中の情報を使用する点が第２のＷＲＩＴＥ
動作と異なっている。

【００６９】データレジスタアレイにデータが登録され
ているということは、以前にメモリセルがアクセスされ
ているということであり、当然そのアドレスもＲＡＭに
提供されている。このアドレスを、アドレスアレイに保
持しておくことにより、ＲＡＭへのアクセス時に、ＲＯ
ＷアドレスやＣＯＬアドレスを供給することなく、メモ
リセルをアクセスすることが可能になる。

【００７０】具体的には、図５（ｂ）のタイムチャート
に示すように、ＲＡＳ／ＣＡＳ信号を同時に発行した際
に指定したＲｅｇ−ＮＯ情報からアドレスアレイのエン
トリを特定し、そのエントリの中に保持されているＲＯ
Ｗアドレス／ＣＯＬアドレス情報を取り出し、メモリセ
ルへのアクセスに使用する。第５のＷＲＩＴＥ動作は、
外部からのＲＡＭへのアクセスが１サイクルのみである
ことを除けば、第２のＷＲＩＴＥ動作と同様である。

【００７１】図５（ｃ）に示すタイムチャートは、ＲＡ
Ｍ内部に設けたデータレジスタアレイ対応のアドレスア
レイ１４のアドレス情報を用いた「データレジスタアレ
イからメモリセルへの書き戻し」の動作（以下、第６の
ＷＲＩＴＥ動作という）を示している。この第６のＷＲ
ＩＴＥ動作は、第４のＷＲＩＴＥ動作と同様であるが、
メモリセルのアドレス情報をＲＡＭ外部から供給するの
でなく、ＲＡＭ内部のデータレジスタアレイに保持して
いるデータに対応するアドレスアレイ１４の中の情報を
使用する点が第４のＷＲＩＴＥ動作と異なっている。こ
れは、第５のＷＲＩＴＥ動作と同様の考え方に基づいて
いる。

【００７２】具体的には、図５（ｃ）のタイムチャート
に示すように、ＲＡＳ／ＣＡＳ信号を伴わないコマンド
発行時に指定したＲｅｇ−ＮＯ情報からアドレスアレイ
のエントリを特定し、そのエントリの中に保持されてい
るＲＯＷアドレス／ＣＯＬアドレス情報を取り出し、メ
モリセルへのアクセスに使用する。第６のＷＲＩＴＥ動
作は、外部からのＲＡＭへのアクセスが１サイクルのみ
であることを除けば、第４のＷＲＩＴＥ動作と同様であ
る。

【００７３】なお、前述したＷＲＩＴＥ動作に関して
も、ＲＥＡＤ動作時と同様にメモリセルアクセスとデー
タレジスタアレイアクセスとの並行動作を行わせること
が可能である。これは、メモリセルアクセス用レジスタ
７１、８１、９１を専用に用意していることによる。ま
た、メモリアクセスの並行動作は、ＲＥＡＤ動作同士／
ＷＲＩＴＥ動作同士だけでなく、ＲＥＡＤとＷＲＩＴＥ
との混在も同様に処理可能である。

【００７４】図６はデータレジスタアレイ１５の実構成
と仮想構成との例を説明する図であり、以下、図６を参
照してデータレジスタアレイについて説明する。

【００７５】図６（ａ）はデータレジスタアレイ１５の
実構成を示しており、ワード長３２でレジスタ本数は８
本である。この実構成に対応する仮想レジスタ構成の例
を、図６（ｂ）〜図６（ｄ）に示している。図６（ｂ）
に示す構成は、ワード長１６のレジスタを１６本備える
構成として動作し、図６（ｃ）に示す構成は、ワード長
６４のレジスタを４本備える構成として動作し、図６
（ｄ）に示す構成は、ワード長６４のレジスタを２本と
ワード長３２のレジスタを４本備える構成として動作す
る。すなわち、データレジスタアレイ１５の総容量は、
実構成で示す「ワード数×レジスタ本数」の範囲内で、
ワード数とレジスタ本数とを変えることが可能である。

【００７６】これにより、ＲＡＭに対するリクエストが
多数のストリーム（マスタ）から発行される場合、図６
（ｂ）に示すように、レジスタ１本当たりの容量を減ら
して、レジスタ本数を確保することができる。一方、リ
クエストが少数のストリームから発行され、かつアクセ
スアドレスが連続する場合、図６（ｃ）に示すように、
レジスタ本数を減らして、レジスタ１本当たりの容量を
増やす構成とすることができる。さらに、前述の両者の
要件を取り入れたのが図６（ｄ）に示す構成であり、複
数種類の仮想レジスタサイズを、実レジスタ上に構成す
ることにより実現することができる。

【００７７】図７は仮想レジスタ番号／仮想ワード番号
から絶対レジスタ番号／絶対ワード番号を求める方法を
説明する数式を示す図であり、以下、図１に示す変換回
路２０が、仮想レジスタ番号（Ｒｅｇ＃）／仮想ワード
番号（Ｗ＃）を、絶対レジスタ番号／絶対ワード番号に
変換する方法について説明する。

【００７８】絶対レジスタ番号／絶対ワード番号は、実
レジスタサイズ（ＲＳ）と、モードレジスタ１９に保持
された仮想レジスタサイズとに基づいて、Ｒｅｇ−ＮＯ
／ａｄｄｒｅｓｓ端子から入力される仮想レジスタ番号
／仮想ワード番号から計算される。図７の式（１）は、
仮想レジスタの構成が、図６（ｂ）、図６（ｃ）に示す
ような「ワード数が均一なケース」の計算方法を示す演
算式であり、図７の式（２）は、図６（ｄ）に示すよう
な「ワード構成が不均一なケース」の計算方法を示す演
算式である。

【００７９】すなわち、式（１）に示すように、仮想レ
ジスタのワード数が均一な場合、絶対Ｒｅｇ＃は、｛仮想Reg#÷(実RS÷仮想RS)｝の商＋｛仮想W#÷実RS｝
の商として求めることができ、また、絶対Ｗ＃は、（仮想Reg#×仮想RS）＋仮想W#−（絶対Reg#×実RS）として求めることができる。但し、RSはレジスタサイズ
である。

【００８０】また、仮想レジスタのワード数が不均一の
場合の演算式である式（２）は、仮想レジスタサイズと
して、仮想レジスタのサイズが切り替わる境界より小さ
い番号の仮想レジスタのサイズである仮想ＲＳ１と、仮
想レジスタのサイズが切り替わる境界より大きい番号の
仮想レジスタのサイズである仮想ＲＳ２とが定義され、
仮想レジスタサイズの境界が１箇所の場合を示してい
る。ここでは、レジスタサイズを２種類として定式化し
ているが、当然レジスタサイズは２種類に限定されるも
のではない。

【００８１】まず、仮想Ｒｅｇ＃が仮想レジスタサイズ
境界のＲｅｇ＃以下の場合、式（２−１）に示すよう
に、絶対Ｒｅｇ＃は、｛仮想Reg#÷(実RS÷仮想RS)｝の商＋｛仮想W#÷実RS｝
の商として求めることができ、また、絶対Ｗ＃は、（仮想Reg#×仮想RS）＋仮想W#−（絶対Reg#×実RS）として求めることができる。

【００８２】また、仮想Ｒｅｇ＃が仮想レジスタサイズ
境界のＲｅｇ＃より大きい場合、式（２−２）に示すよ
うに、絶対Ｒｅｇ＃は、｛境界を越えた最小の仮想Reg#÷(実RS÷仮想RS1)｝の
商＋｛(仮想Reg#−境界を越えた最小の仮想Reg#)÷(実R
S÷仮想RS2)｝の商＋｛仮想W#×実RS2｝の商として求めることができ、また、絶対Ｗ＃は、（境界を越えた最小の仮想Reg#×仮想RS1）＋（仮想Reg
#−境界を越えた最小の仮想Reg#）×仮想ＲＳ２＋仮想
Ｗ＃−絶対Reg#×実RS として求めることができる。

【００８３】前述のように計算された絶対レジスタ番号
と絶対ワード番号との情報は、データレジスタアレイ１
５のレジスタ番号用デコーダ１８や、実レジスタサイズ
中のデータ位置を特定する選択回路１６／６２、メモリ
セル中のＣＡＬアドレスレジスタ８１への選択回路２１
に送られて処理が進められる。

【００８４】また、前述の仮想レジスタサイズが、実際
のＲＡＭの同時に転送可能なデータ幅よりも大きい場
合、複数回に分けて「メモリセル→データレジスタアレ
イ」あるいは「データレジスタアレイ→メモリセル」の
転送を行う必要がある。この場合の動作は、ＲＡＭ固有
のレジスタに保持された「メモリセルに対して同時に転
送可能なワード数（ＭｅｍＷ）」と、システムが設定し
たモードレジスタの中の仮想レジスタ１本当たりのワー
ド数（ＲｅｇＷ）とを比較し、ＲｅｇＷが大きければ、
メモリセルとの転送をメモリセルアレイのワード数（Ｍ
ｅｍＷ）を単位に複数回に分割して転送するように、制
御回路３０が制御信号群３０ａを生成することにより行
われる。

【００８５】なお、ＣＯＬアドレス更新回路２１は、デ
ータを分割して転送する際に、アドレスを自動的にＭｅ
ｍＷ数分インクリメントするための回路であり、ＣＯＬ
アドレスレジスタ８１の出力を自回路２１に戻し、選択
回路８を経由して新ＣＯＬアドレスを設定するように動
作する。

【００８６】また、前述したモードレジスタへのデータ
の設定は、システム動作中に図示しない機構を用いて行
われる。このデータの設定は、システムの立ち上げ時に
固定値を設定する運用以外に、処理するアプリケーショ
ン等によって、その処理の実行直前に変更する運用を採
ることも可能である。

【００８７】前述した本発明の実施形態によれば、プロ
セッサからの記憶装置へのアクセスアドレスが、本質的
には複数の連続するストリームが交ざり合う場合の処理
においても、システムが扱うアプリケーションによって
ＲＡＭ内に設けたキャッシュ動作を行うデータバッファ
を可変構造にすることにより、性能、管理コストを最適
化したシステムの提供することが可能となる。また、本
発明の実施形態による技術の採用により、同一の（ＲＡ
Ｍ）チップアーキテクチャを、パーソナルユースのシス
テムから大規模な技術計算システムまでカバーすること
ができる。

【００８８】なお、前述した本発明の実施形態は、本発
明が適用される記憶素子が、そのアクセスアドレスを
「行アドレス」と「列アドレス」とのように多重化して
転送することが可能なものであるとして説明したが、本
発明は、アドレスを多重化することなく、同時に「行ア
ドレス」と「列アドレス」とに相当するアドレス、例え
ば、「行アドレス」に代わる「ワードアドレス」、「列
アドレス」に代わる「ビットアドレス」を転送する方式
の記憶素子に対しても適用することができ、この場合に
も、同様な効果を得ることができる。

【００８９】

【発明の効果】以上説明したように本発明によれば、要
求されるデータ幅、チャネル数に柔軟に対応することが
できる記憶素子を提供することができ、この記憶素子を
用いて記憶装置を構成することにより、同一の（ＲＡ
Ｍ）チップアーキテクチャを、パーソナルユースのシス
テムから大規模な技術計算システムまでカバーすること
ができる。

【図面の簡単な説明】

【図１】本発明による記憶素子の一実施形態の構成を示
すブロック図である。

【図２】読み出し（ＲＥＡＤ）の場合の動作を説明する
タイムチャートである。

【図３】読み出し（ＲＥＡＤ）の場合の動作を説明する
タイムチャートである。

【図４】書き込み（ＷＲＩＴＥ）の場合動作を説明する
タイムチャートである。

【図５】書き込み（ＷＲＩＴＥ）の場合動作を説明する
タイムチャートである。

【図６】データレジスタアレイの実構成と仮想構成との
例を説明する図である。

【図７】仮想レジスタ番号／ワード番号から絶対レジス
タ番号／絶対ワード番号を求める方法を説明する数式を
示す図である。

【図８】従来技術によるシンクロナスＤＲＡＭの構成を
示すブロック図である。

【図９】従来技術によるシンクロナスＤＲＡＭを使用し
たデータ処理装置のシステム構成例を示すブロック図で
ある。

【符号の説明】

１メモリセル群３ＲＯＷアドレスデコーダ４ＣＯＬＵＭＮアドレスデコーダ７〜９、１６、１７セレクタ１０ＲＯＷアドレス用レジスタ１１ＣＯＬＵＭＮアドレスレジスタ１２書き込みデータ用レジスタ１３仮想レジスタ番号／ワード番号用レジスタ１４アドレスアレイ１５データレジスタアレイ１８デコーダ１９モードレジスタ群２０変換回路２１ＣＯＬＵＭＮアドレス更新回路２２出力データレジスタ３０制御回路７１、８１メモリセル用アドレスレジスタ９１メモリセル用書き込みデータレジスタ２００命令プロセッサ２０１、２０２データストリーム２０３マルチプレクサ２１０記憶制御装置２１１アクセス要求振り分け用制御回路２２０記憶装置２２１〜２２８シンクロナスＤＲＡＭ３００メモリセル３０１制御回路３１０〜３１２、３１４レジスタ３２０、３２１デコーダ

Claims

【特許請求の範囲】

【請求項１】行アドレスまたはワードアドレスと列ア
ドレスまたはビットアドレスとによってアクセスされる
メモリセルアレイを有する記憶素子において、行アドレ
スまたはワードアドレスにより前記メモリセルアレイか
ら読み出したデータを、絶対レジスタ番号と絶対ワード
番号とによって一時的に保持するレジスタアレイと、外
部からその値が設定可能な少なくとも１つの仮想レジス
タサイズ及び仮想レジスタ数とによる少なくとも１つの
仮想レジスタアレイを規定するモードレジスタと、記憶
素子外部から与えられる仮想レジスタ番号と仮想ワード
番号とを、前記モードレジスタ内の値により絶対レジス
タ番号と絶対ワード番号とに変換する変換回路と、前記
メモリセルアレイとレジスタアレイとの間のデータ転送
を行う転送回路とを備えることを特徴とする記憶素子。
【請求項２】行アドレスまたはワードアドレスと列ア
ドレスまたはビットアドレスとによってアクセスされる
メモリセルアレイを有する記憶素子において、行アドレ
スまたはワードアドレスにより前記メモリセルアレイか
ら読み出したデータを、レジスタ番号とワード番号とに
よって一時的に保持するレジスタアレイと、レジスタ番
号に対応してそのレジスタ番号のエリアに格納されたデ
ータが、メモリセルアレイ上で格納されていたアドレス
の一部あるいは全てを保持するアドレスアレイと、レジ
スタアレイ上に格納されたデータに対応するメモリセル
アレイ上のデータをアクセスする場合に、前記アドレス
アレイからのアドレスを用いてメモリセルアレイをアク
セスする制御機構とを備えることを特徴とする記憶素
子。
【請求項３】行アドレスまたはワードアドレスと列ア
ドレスまたはビットアドレスとによってアクセスされる
メモリセルアレイを有する記憶素子において、行アドレ
スまたはワードアドレスにより前記メモリセルアレイか
ら読み出したデータを、レジスタ番号とワード番号とに
よって一時的に保持するレジスタアレイと、メモリセル
アレイに対して同時に転送することが可能なワード数を
保持するレジスタと、レジスタアレイのワード数を保持
するレジスタと、前記２つのレジスタに保持されている
ワード数の大きさを比較する回路とを備え、レジスタア
レイのワード数が転送可能なワード数より大きい場合、
メモリセルアレイとレジスタアレイとの間のデータ転送
をメモリセルアレイのワード数を単位に分割し複数回転
送することを特徴とする記憶素子。