JPH09120371A

JPH09120371A - メモリ制御装置

Info

Publication number: JPH09120371A
Application number: JP7278646A
Authority: JP
Inventors: Hiroshi Matoba; ひろし的場
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-10-26
Filing date: 1995-10-26
Publication date: 1997-05-06

Abstract

(57)【要約】【課題】画像メモリへのアクセス形態として複数のア
クセス形態を選択可能とした高速アクセスを実現するこ
とを目的とする。【解決手段】外部より、メモリ・アドレス変換ユニッ
ト４に供給されたアドレス情報は、変換を受けた後に、
全メモリ・チップに共通に接続するタイル・アドレス・
バス２と、各メモリ・チップに個別に接続するタイル内
位置情報バスを通して、各メモリに供給される。タイル
内位置情報は、縦あるいは横といったアクセスの種別に
よって異なる変換を受ける。メモリ・データ変換ユニッ
ト９はメモリ・チップと外部バスとの対応関係を、メモ
リ・アドレス変換ユニット４がアドレス情報を元にして
生成する指示信号８に基づいて決定する。メモリ・アド
レス変換ユニット４がメモリに与えるアドレスと、メモ
リ・データ変換ユニットのデータ入れ替え方法が連係す
ることで、外部から、縦あるいは横に連続したデータを
一括してアクセスすることが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンピュータの表示
装置等の画像メモリの制御装置に関するものである。

【０００２】

【従来の技術】画像メモリへのデータの読み書きは、横
方向に連続するピクセルを一括してアクセスできるのが
有効な場合と、縦方向連続あるいはブロック状の配列の
ピクセルに対して一括したアクセスができるほうが有効
な場合とがあり、これらの複数のアクセス形態を場合に
応じて選択可能なメモリ制御装置が望まれている。横方
向の並びが有効なアクセスとしては、ＣＲＴ表示のため
の読みだしアクセスや、外部ビデオ入力のメモリへの取
り込みのための書き込みアクセスや、横方向の直線描画
アクセス等がある。縦方向の並びが有効なアクセスに
は、縦方向の直線描画アクセスがある。ブロック状の並
びが有効なアクセスには、文字データ（フォント）の転
送や、ＪＰＥＧ等８ピクセル＊８ピクセルの領域を処理
の基本単位とする画像圧縮伸張のためのアクセスがあ
る。

【０００３】従来、前記要求を満たす発明として特開平
２−２８８９２５号公報（以下文献１という）に記載の
メモリ制御装置が知られていた。

【０００４】

【発明が解決しようとする課題】近年ノートパソコン等
の携帯性が重視される分野では、内蔵する回路の規模及
び消費電力をできる限り小さくしたいという要求があ
る。前記文献１に記載の従来技術では、その第９図に見
られるように、各メモリ・チップに与えるメモリ・アド
レスの計算のために、一つの除算器や複数の減算器、乗
算器、加算器等を用意する必要があり、回路規模、消費
電力の点で問題であった。

【０００５】また前記従来技術では、メモリ・アドレス
変換ユニットと、個々のメモリ・チップそれぞれの間
に、全てのメモリ・アドレス線を接続する必要があっ
た。これは、従来技術を具現化するためのＬＳＩの端子
数の増加を招き、基板上の配線の引き回しも複雑になる
という問題点があった。メモリ・アドレス変換ユニット
とメモリ・チップとの間のメモリ・アドレス線はできる
だけ単純化することが望まれていた。

【０００６】また、前記従来技術では、外部からのメモ
リアクセスが、ＣＰＵからの１次元的なアドレッシング
によるアクセスに限られている。近年の高速動作可能な
コンピュータ表示装置においては、通常メモリ制御装置
はグラフィクスアクセラレータと呼ばれる専用のＬＳＩ
の中に組み込まれる構成をとる。前記ＬＳＩは通常、内
部にはメモリ制御装置の他に、メモリアクセスの要求を
発行する複数の機構を有している。これらの記憶がメモ
リアクセスを発行する要因は、ＣＰＵからのアクセスの
他に、線分の描画、画像の転送、ＣＲＴ表示のための画
素の読みだし、外部より入力されたビデオデータの書き
込み等、様々である。これらのアクセス要求を発行する
機構は、アクセス発生の段階で、アクセス対象の位置情
報を２次元的に算出し保持している場合が多いので、１
次元的なアドレスに変換せずに、２次元的な位置情報を
直接使ってメモリにアクセスした方が、外部及びメモリ
回路双方にとってハードウェア規模及び速度の点で有利
である。前記従来技術では、このような構成でないこと
から、コンピュータの高速な表示装置に適用することが
難しいという問題があった。

【０００７】また近年アプリケーションソフトウェアが
ますます複雑化し、画像メモリへの読み書きの要求が増
える傾向にある。このため画像メモリのアクセスの一層
の高速化が望まれている。近年開発されたシンクロナス
ＤＲＡＭ等の高速メモリは、バーストアクセス等、近傍
アドレスのデータを連続的に高速アクセスできるため、
従来のメモリに比べ、高いスループットが実現できる。
また、シンクロナスＤＲＡＭは、通常チップの内部に複
数のバンクを持っている。交互にアクセスを行うこと
で、やはり従来のメモリに比べ高いスループットを得る
ことができる。シンクロナスＤＲＡＭの動作はＮＥＣ発
行のデータシート「μＰＤ４５１６４２１、４５１６８
２１、４５１６１６１」（資料番号：Ｍ１０４２９ＪＪ
２Ｖ０ＤＳ００）に記載されている。このような高速メ
モリを使って、高速かつ、データ形式を柔軟に選べる画
像メモリを構成することが望まれている。しかし従来技
術では、１サイクルでアクセスを完結させる単純なメモ
リの使い方しか述べておらず、前記高速メモリのバース
ト転送を利用して、さらに高速な画像メモリシステムを
構成する方法を提供できないことが問題であった。

【０００８】

【課題を解決するための手段】上記の課題を解決するた
め、本発明は、文献１の第９図に示されたメモリ・アド
レス変換ユニットにおいて、各メモリ・チップに供給す
るアドレスを計算するために用意された減算器１７を削
除し、代わりにインバータを導入する。このため、実施
形態１を示す図７、実施形態２を示す図２０、実施形態
３を示す図３２と従来技術を示す図１３を比較すれば分
かるように、各メモリに供給するアドレスの関係が前記
従来技術とは異なるものとなるが、前記従来技術の明細
書の第１０図、第１１図に示されているメモリ・チップ
と外部データ・バスとの変換方法を従来技術とは変える
ことで、従来技術と同じ効果を得ることができる。以上
により、ハードウェア規模の削除と、各メモリ・チップ
にアドレスを供給するための接続線の簡略化をはかれ
る。

【０００９】また、本発明では、メモリ・アドレス変換
ユニットに、２次元的なアドレス情報を直接入力する構
成として、ハードウェア規模の簡略化をはかっている。

【００１０】さらに、メモリ回路にデータ・バッファを
導入することで、シンクロナスＤＲＡＭ等の持つバース
ト転送で発生する、数サイクルに渡り連続する入出力デ
ータを扱うことが可能となり、ブロックモード及び横モ
ードの二つのアクセス形態に関して、より効率的なメモ
リアクセスを実現することができる。

【００１１】また、メモリ・アドレス変換ユニットに排
他的論理和素子を追加し、メモリ・チップへ発行するメ
モリ・アドレスの一部論理と、２系統のデータ・バッフ
ァの切り替えを連動させることで、シンクロナスＤＲＡ
Ｍの内部バンクを交互にアクセスする高速なアクセス形
態を利用し、ブロックモード及び横モードの二つのアク
セス形態に関して、さらに効率的なメモリアクセスを実
現することができる。

【００１２】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を説明する。

【００１３】尚、本発明の実施の形態における記述は、
コンピュータの表示装置として実施する場合にそくして
記述しているので、複写機を想定した文献１と用語の使
い方等に相違がある。

【００１４】前記文献１の実施例では、１ピクセル１ビ
ットとして、８ピクセル分（１バイト）を１回の外部か
らのアクセスで入出力するという想定で記述されている
が、本発明の実施の形態では１ピクセルが１バイトとし
て、４ピクセル分（４バイト）を１回のアクセスのデー
タ量としている。また、前記文献１では、１回のアクセ
スで入出力するデータの単位を、１バイトと一致してい
たため「バイト」と呼んでいたが、本発明の実施の形態
では「ワード」と呼ぶ。

【００１５】また、前記文献１の実施例では縦横８ビッ
トのまとまりを「メモリ・ブロック」と呼んでいるが、
「ブロック」という用語は「矩形」を表す広い意味で使
うため、本発明の実施の形態では従来技術の「ブロッ
ク」に相当する言葉として「タイル」を使っている。

【００１６】また前記文献１の実施例では、２次元の位
置を示す表記法において、添え字の順序が、（縦方向の
位置を示す値、横方向の位置を示す値）の順となってい
るが、本実施例では数学的表記の慣例に従って（横方向
の位置を示す値、縦方向の位置を示す値）としている。

【００１７】また、本発明の実施の形態ではワードの中
のピクセルの配置はリトルエンディアンに従っている。

【００１８】前記文献１の実施例では、縦に連続したピ
クセルを一括でアクセスするモードを「横モード」と呼
び、横に連続したピクセルを一括でアクセスするモード
を「縦モード」と呼んでいるが、本発明の実施の形態で
は混乱を避けるために、縦に連続したピクセルを一括で
アクセスするモードを「縦モード」と呼び、横に連続し
たピクセルを一括でアクセスするモードを「横モード」
と呼ぶ。

【００１９】なお、本発明の実施の形態では、現在のコ
ンピュータ表示装置で実施される状況を想定し、メモリ
・チップは容量を４Ｍビットおよび１６Ｍビット、メモ
リ・チップのデータビット幅は８ビット、チップ使用個
数は４としている。

【００２０】図１は本発明の請求項１〜３に対応するメ
モリ制御装置の発明の実施の形態（以下実施形態１とい
う）を示すブロック図である。

【００２１】この図において１はメモリ・チップで４個
使用している。１個のメモリ・チップは４Ｍビットの容
量を持ち、８ビットのデータ入出力ポートを持つ通常の
ＤＲＡＭチップあるいはシンクロナスＤＲＡＭチップ等
で構成され得る。図中では、アドレス線やデータ線以外
は記述されているが、コントロール線や電源・アース線
は本発明の構成と直接の関係がないことから省略してあ
る。４個のメモリ・チップ１にはそれぞれＣ０〜Ｃ３の
チップ番号がつけられている。

【００２２】２はメモリ・チップ１をアドレッシングす
るメモリ・アドレス・バスの一部であり、各メモリ・チ
ップに対して共通に供給される１８ビットの信号線であ
り、後述するメモリ空間内の「タイル」を特定するため
のアドレス線であることから、タイル・アドレス・バス
と呼ぶ。

【００２３】１２、１３、１４、１５もメモリ・アドレ
ス・バスの一部であり、後述する「タイル」内のピクセ
ルの位置を特定するためのアドレス信号であることか
ら、タイル内位置情報バスと呼ぶ。

【００２４】メモリ・チップＣ０には１４、１５が、Ｃ
１には１４、１３が、Ｃ２には１２、１５が、Ｃ３には
１２、１３がそれぞれ接続される。メモリ・チップ１に
は、各チップともに合計で２０ビットのアドレス・バス
が接続される。このアドレスの上位１８ビット（タイル
・アドレス・バス２）によって、タイルが特定され、下
位２ビット（タイル内位置情報バス１２〜１５のうちの
２ビット）によってタイル内の位置が特定されること
で、任意のピクセルのデータにアクセスできる。

【００２５】３はメモリ・チップ１のデータ入出力ポー
トに接続されるメモリ・データ線である。４はメモリ・
アドレス変換ユニットである。５、１１はともにメモリ
・チップ１をアドレッシングするため外部よりメモリ・
アドレス変換ユニット４に供給される２次元座標情報で
あり、５は垂直方向の位置情報を伝える垂直方向アドレ
ス・バスであり、１１は水平方向の位置情報を伝える水
平方向アドレス・バスである。

【００２６】また、メモリ・アドレス変換ユニット４に
は、外部より、メモリ空間横ワード数信号線６及び、縦
／横モードの選択を行うためのモード選択信号線７が入
力され、データ・バス変換指示信号線８が出力される。
９はメモリ・データ変換ユニットであり、１０は外部デ
ータ・バスである。

【００２７】図２は実施形態１のメモリ制御装置で、１
ピクセルを８ビットで表した画像データを格納した場合
に、縦モードを選択したときの、各ワードを指定するた
めに外部から与える２次元アドレスを表している。実施
形態１では１ワードは４ピクセルに相当する。図中Ｖ
は、メモリ空間の縦方向のピクセル数を４ピクセル（１
ワード）単位で数えた数である。ｈは横方向のピクセル
数である。ここで、縦方向のピクセル数は４ピクセル
（１ワード）単位で余りなく区切ることが可能であるよ
うに設定されているものとする。外部２次元アドレス
（０，０）は、左上の１ワード・データを指し、右下に
位置する１ワード・データは（ｈ−１，４（Ｖ−１））
に割り当てられている。

【００２８】縦モードにおいて任意の１ワード、データ
は上から数えたワード番号Ｙ（０≦Ｙ≦Ｖ−１）と左か
ら数えたピクセル番号ｘ（０≦ｘ≦ｈ−１）を用いて外
部より（ｘ，４Ｙ）でアドレッシングされる。

【００２９】図３は実施形態１のメモリ制御装置で、１
ピクセルを８ビットで表した画像データを格納した場合
に、横モードを選択したときの、各ワードを指定するた
めに外部から与えるアドレスを表している。図中Ｈは、
メモリ空間の横方向のピクセル数を４ピクセル（１ワー
ド）単位で数えた数である。ｖは縦方向のピクセル数で
ある。ここで、横方向のピクセル数は４ピクセル（１ワ
ード）単位で余りなく区切ることが可能であるように設
定されている。外部２次元アドレス（０，０）は、左上
の１ワード・データを指し、右下に位置する１ワード・
データは（４（Ｈ−１），ｖ−１）に割り当てられてい
る。

【００３０】この縦モードで任意の１ワード・データは
上から数えたピクセル番号ｙ（０≦ｙ≦ｖ−１）と左か
ら数えたワード番号ｘ（０≦Ｘ≦Ｈ−１）を用いて外部
より（４Ｘ，ｙ）でアドレッシングされる。

【００３１】図２及び図３における各パラメータ間には
次の関係が成り立つ。

【００３２】縦方向のピクセル数とワード数：ｖ＝４Ｖ横方向のピクセル数とワード数：ｈ＝４Ｈなお、Ｈ（ならびにＨより求められるｈ）はメモリ空間
横ワード数信号線６により外部から供給される値であ
り、ｖ，Ｖは、メモリの総容量とｈの値から次式によっ
て一意に決まる値である。

【００３３】ｖ＊ｈ＝（１チップのメモリ容量）＊チッ
プの総数／１ピクセルのビット幅例えば、実施形態１に
おいて、４Ｍビットのメモリ・チップを４個用いるとし
て、横方向のピクセル数ｈを２０４８と設定する場合
は、メモリ空間横ワード数信号６（Ｈ）として供給すべ
き値は“５１２”となり、前記式より縦方向のピクセル
数ｖは１０２８、Ｖは２５６と算出される。

【００３４】なお、実施形態１では、１回のアクセス
で、モードに応じて縦あるいは横の、４つ並んだピクセ
ルのデータが一括して読み書きされるため、縦モードに
おいては、垂直方向アドレス・バス５の下位２ビット
が、横モードにおいては水平方向アドレス・バス１１の
下位２ビットが、それぞれ意味を持たなくなる。したが
って、実施形態１では、２次元アドレス・バスは、垂直
方向、水平方向合わせて２２ビットのビット幅を持つ
が、有効なのは２２ビット中２０ビットであり、これは
縦あるいは横モードによらない。

【００３５】図４は実施形態１のメモリ制御装置におい
てタイルの概念を表したものである。図中Ｖは縦方向の
ワード数（ピクセル数／４）、Ｈは横方向のワード数
（ピクセル数／４）である。実施形態１のタイルは縦横
４ピクセル、計１６ピクセルのまとまりで、最も左上の
タイルをＭ（０，０）、最も右下のタイルをＭ（Ｈ−
１，Ｖ−１）で表している。任意のタイルは上から数え
た縦ワード番号Ｙ（０≦Ｙ≦Ｖ−１）と左から数えた横
ワード番号Ｘ（０≦Ｘ≦Ｈ−１）を用いてＭ（Ｘ，Ｙ）
で表すことができる。

【００３６】実施形態１では、１ピクセルが１バイトの
データを持つとしていることから、一つのタイルは１６
バイトのデータで構成されている。

【００３７】図５は縦モードにおけるタイルＭ（Ｘ，
Ｙ）に含まれる４つのワード・データの外部２次元アド
レスをそれぞれ示したものである。これら４つのアドレ
スは全て（４Ｘ＋ｘ′，４Ｙ）｛但し０≦ｘ′≦３｝で
表すことができる。ここでｘ′はそのワード・データの
タイルＭ（Ｘ，Ｙ）内の左から数えた位置を表してい
る。

【００３８】図６は横モードにおけるタイルＭ（Ｘ，
Ｙ）に含まれる４つのワード・データの外部２次元アド
レスをそれぞれ示したものである。これら４つのアドレ
スは全て（４Ｘ，４Ｙ＋ｙ′）｛但し０≦ｙ′≦３｝で
表すことができる。ここでｙ′はそのワード・データの
タイルＭ（Ｘ，Ｙ）内の上から数えた位置を表してい
る。

【００３９】図７は一つのタイル内の１６個のピクセル
・データの配置を表している。タイル内の任意のピクセ
ル・データは上から数えたピクセル番号ｙ′（０≦ｙ′
≦３）と、左から数えたピクセル番号ｘ′（０≦ｘ′≦
３）を用いて、Ｐ（ｘ′，ｙ′）で表すことができる。
Ｐ（ｘ′，ｙ′）は１ピクセル分（１バイト）のデータ
を表している。

【００４０】図７において、各ピクセル欄の左上の数字
（０〜３）はそのピクセルのデータが格納されているメ
モリ・チップ１のチップ番号を表している。また、各列
の上に記された数字（０〜３）は、各列の内容が格納さ
れているメモリ・アドレスの下位２ビット（タイル内位
置）を示している。この２ビットはタイル内位置情報バ
ス１２〜１５によって供給される。

【００４１】図８は縦モード及び横モードでアクセスし
た任意の１ワード・データ内に含まれる４ピクセル分の
データの１ワード内の位置をそれぞれ表したものであ
る。タイル内の任意の１ピクセル・データＰ（ｘ′，
ｙ′）は縦モードでは外部２次元アドレス（４Ｘ＋
ｘ′，４Ｙ）によって、また横モードでは（４Ｘ，４Ｙ
＋ｙ′）によってアクセスされる。例えばタイルＭ
（Ｘ，Ｙ）内のピクセル・データＰ（１，２）は、縦モ
ードでは外部２次元アドレス（４Ｘ＋１，４Ｙ）で示さ
れるワード・データ中のピクセルＤ２でアクセスするこ
とができ、横モードでは外部２次元アドレス（４Ｘ，４
Ｙ＋２）で示されるワード・データ中のピクセルＤ１で
アクセスすることができる。

【００４２】図９はメモリ・アドレス変換ユニット４の
構成を表すブロック図である。図中２はメモリ・アドレ
ス・バスの内の、全メモリ・チップに共通に供給される
１８ビットのタイル・アドレス・バス、５、１１は、そ
れぞれ外部から供給される２次元アドレスの内の垂直方
向アドレス・バス及び水平方向アドレス・バスであり、
それぞれの値を“ｙ”，“ｘ”と表す。６はメモリ空間
横ワード数信号線、７は縦モードあるいは横モードを選
択するためのモード選択信号線、８はデータ・バス変換
指示信号線、９はメモリ・データ変換ユニットである。

【００４３】１２、１３、１４、１５は各メモリ・チッ
プ１に個別に供給される、タイル内位置情報バスであ
る。

【００４４】１７は垂直方向アドレス・バス５から供給
される値“ｙ”の上位９ビット（ｙを２ビット右シフト
した値）の信号線で、この値を“ｙ”と表す。１８はｙ
の下位２ビットを抜きだした２ビットの信号線で、この
値をｙ′と表す。

【００４５】１９は水平方向アドレス・バス１１から供
給される値“ｘ”の上位９ビット（ｘを２ビット右シフ
トした値）の信号線で、この値を“Ｘ”と表す。２０は
ｘの下位２ビットを抜きだした２ビットの信号線で、こ
の値をｘ′と表す。

【００４６】２１は乗算器、２２は乗算器２１の積ライ
ン、２３は加算器である。

【００４７】２４は２ビット並列に論理反転を行う２ビ
ット分のインバータであり、２５はインバータ２４の論
理反転結果出力信号線である。

【００４８】２６はマルチプレクサであり、２７はマル
チプレクサの出力信号線である。

【００４９】２８はマルチプレクサであり、２９はマル
チプレクサの出力信号線である。

【００５０】なお、２１、２３はＨの値が２のべき乗に
固定化できる場合には、単純化して単なるビットのより
あわせ回路に置き換えることが可能である。例えばＨ＝
“５１２”の場合は、２１、２３の代わりに、０〜８ビ
ットにはＸを９〜１７ビットにはＹ置くことで、２１、
２３と全く同じ動作が実現できる。

【００５１】図１０は実施形態１のメモリ制御装置で、
縦モードを選択したときの外部データ・バス１０の各ピ
クセル（バイト）Ｄ３〜Ｄ０と、メモリ・チップ１のチ
ップ番号Ｃ０〜Ｃ３との対応をデータ・バス変換指示信
号線８の示すコードｘ′（０≦ｘ′≦３）毎にそれぞれ
表したものである。

【００５２】図１１は実施形態１のメモリ制御装置で、
横モードを選択したときの外部データ・バス１０の各ピ
クセル（バイト）Ｄ３〜Ｄ０と、メモリ・チップ１のチ
ップ番号Ｃ０〜Ｃ３との対応をデータ・バス変換指示信
号線８の示すコードｙ′（０≦ｙ′≦３）毎にそれぞれ
表したものである。

【００５３】図１２はメモリ・データ変換ユニット９の
構成を表すブロック図である。図な３はメモリ・データ
線、８はデータ・バス変換指示信号線、１０は外部デー
タ・バス、３１はデコーダ、３２はデコーダ３１によっ
てデータ・バス変換指示信号線８をデコードして得られ
るところの４組のバッファイネーブル信号、３３は双方
向のトランシーバ・バッファである。

【００５４】図１３は、文献１に記載の発明を本発明の
実施形態１の条件にあてはめた場合の、タイル内のピク
セルとメモリチップ番号の対応関係を示す、本発明の実
施形態１の図７と比較するための図である。この図に示
す配置を採用する文献１の従来技術は、その実施例の説
明にもあるように、メモリ・アドレス変換ユニットにメ
モリ・チップの数だけの引き算器を必要とし、さらに本
実施例が示したメモリ・アドレス変換ユニットと各メモ
リ・チップとの間結線の単純化がはかれない。

【００５５】続いて上記の図１から図１２をもとに実施
形態１のメモリ制御装置の動作を説明する。

【００５６】最初に１ワードが縦方向に連続したピクセ
ルに対応するモード（縦モード）において、前記タイル
Ｍ（Ｘ，Ｙ）内の任意の１ワード・データのアクセスが
発生した場合の動作について説明する。まず前もって縦
／横モード選択信号７は“縦モード”を示す値“１”
に、メモリ空間の横ワードサイズ信号は値Ｈがそれぞれ
設定されているものとする。

【００５７】図９において、メモリ・アドレス変換ユニ
ット４は、垂直方向アドレス・バス５の１１ビットの内
の縦ワード番号に当たる上位９ビットを、メモリ空間の
横ワード数６と乗算器２１で乗算を行う。水平方向アド
レス・バス１１の１１ビットの内の横ワード番号に当た
る上位９ビットを、上記乗算結果に対して加算器２３に
より加算する。この計算により、アクセス対象の縦１ワ
ードを含むタイル（図４参照）を特定するためのタイル
・アドレス・バス２の値の算出が完了する。

【００５８】実施形態１では、メモリ・アドレス２０ビ
ットのうちの上位１８ビットでメモリ空間内でタイルを
特定し、下位２ビットで、タイル内のピクセルの位置を
特定する。メモリ空間内のタイルの配置は、タイルが左
から右に向かうほど、タイル・アドレスが大きくなり、
右端のタイルの次のアドレスは、一段下の行の左端のタ
イルのアドレスとなる。このタイル・アドレスは前記乗
算器２１と加算器２３によって求められる。図４におけ
るＭ（Ｘ，Ｙ）のタイル・アドレスは（Ｙ＊Ｈ）＋Ｘと
表すことができる。

【００５９】尚、本発明は上記の縦と横を入れ換えた形
態にも適用できる。その場合は、実施形態１で、垂直方
向アドレス情報の一部に対して水平方向の全ワード数情
報を乗算し、その結果に対して水平方向アドレス情報の
一部を加算するという方法で算出したタイル・アドレス
・バス２を、前記計算過程に代えて、水平方向アドレス
情報の一部に対して垂直方向の全ワード数情報を乗算
し、その結果に対して垂直方向アドレス情報の一部を加
算するという方法をとればよい。

【００６０】またメモリ・アドレス変換ユニット４は、
水平方向アドレス・バス１１の下位２ビットの値をその
まま、タイル内アドレス１２〜１５として、メモリ・チ
ップ１に送出する。縦モードの場合はタイル内位置情報
バス１２と１３、１４と１５はそれぞれ同一の値となる
ので、全てのメモリ・チップに同一のタイル内位置情報
が送出される。

【００６１】図７から分かるとおり、全てのメモリ・チ
ップ１に対して同一のメモリ・アドレスを与えること
で、縦に連続するピクセルのデータが一括してアクセス
できる。しかし、図７に示すように、各ピクセルとメモ
リチップの対応関係には４通りのバリエーションがある
ため、外部から見て図８に示すような一定の並び方をし
たデータを得るために、メモリ・データ変換ユニット９
において並べかえを行う。この並べかえのパターンは、
アクセスが図７に示す４列の内のどの列へのアクセスで
あるかによって決まる。

【００６２】上記並べかえのパターンを指示するため
に、水平方向アドレス・バス１１の下位２ビットが、デ
ータ・バス変換指示信号８を通じて、メモリ・データ変
換ユニット９に送られる。メモリ・データ変換ユニット
９はデータ・バス変換指示信号線８を通じて入力された
コード“ｘ′”をデコーダ３１を用いてデコードし、図
１１に従ったメモリ・データ線３と外部データバス１０
との対応を実現すべく、４個の双方向トランシーバ・バ
ッファのうち一つに対しバッファ・イネーブル信号３２
をアサートする。

【００６３】例として、縦モードにおいて、タイルＭ
（０，０）内の１ワード・データ＜Ｐ（１，０）、Ｐ
（１，１）、Ｐ（１，２）、Ｐ（１，３）＞をアクセス
する場合を考えてみる。図２からわかるように、このワ
ード・データは、外部より水平方向アドレス“１”と垂
直方向アドレス“０”でアクセス要求される。このと
き、メモリ・アドレス変換ユニット４は、タイル・アド
レス・バスに“０”を出力し、タイル内位置情報バス１
２、１４には“０”、タイル内位置情報バス１３、１５
には“１”が出力される。従って図１の接続により、全
てのメモリ・チップ１には計２０ビットのメモリ・アド
レスとして値“１”が供給される。

【００６４】図７からわかるように、縦モードにおける
タイルＭ（０，０）内において左から数えた位置が１で
ある当該１ワード・データ＜Ｐ（１，０）、Ｐ（１，
１）、Ｐ（１，２）、Ｐ（１，３）＞の各ピクセルデー
タの、メモリ・チップ１（Ｃ０〜Ｃ３）への割り当てパ
ターンは、Ｐ（１，０）−＞Ｃ１、Ｐ（１，１）−＞Ｃ
０、Ｐ（１，２）−＞Ｃ３、Ｐ（１，３）−＞Ｃ２とな
る。このときメモリ・アドレス変換ユニット４からデー
タバス変換指示信号８として値“１”がメモリ・データ
変換ユニットに供給され、メモリ・データ変換ユニット
では図１０に従いＣ１−＞Ｄ０、Ｃ０−＞Ｄ１、Ｃ３−
＞Ｄ２、Ｃ２−＞Ｄ３で示されるパターンのデータ並べ
かえを行い、最終的には外部データ・バス１０で順序の
正しいワード・データが構成される。

【００６５】以上の操作によって、メモリ・チップ１の
Ｃ０〜Ｃ３には同一の２０ビットのメモリ・アドレス
（タイル・アドレス及びタイル内位置情報）［Ｙ＊Ｈ＊
４＋ｘ］が供給され、メモリ・データ線３がそれぞれ外
部データ・バス１０の各ピクセルバスＤ３〜Ｄ０に適切
に接続され、図８に示すようなメモリアクセスが可能と
なる。

【００６６】次に１ワードが横方向に連続した４ピクセ
ルに対応するモード（横モード）において、前記タイル
Ｍ（Ｘ，Ｙ）内の任意の１ワード・データのアクセスが
発生した場合の動作について説明する。まず前もってモ
ード選択信号７は“横モード”を示す値“０”に、メモ
リ空間の横ワードサイズ信号は値Ｈがそれぞれ設定され
ているものとする。

【００６７】図９におけるメモリ・アドレス変換ユニッ
ト４の、タイル・アドレスの算出法は縦モードの場合と
同一である。

【００６８】横モードにおけるメモリ空間内の任意の１
ワード・データを構成する各々のピクセルデータＰ
（０，ｙ′）〜Ｐ（３，ｙ′）（図８参照）は、それぞ
れメモリ・チップ１のＣ０からＣ３のいずれかのチップ
に一つずつ重複することなく割り当てられているが、図
７からも分かるとおり各メモリ・チップ１へのメモリ・
アドレスは下位２ビットの部分のみそれぞれ異なる。横
モードにおいて、図７に従ったピクセルの割り振りを行
うための各メモリに供給すべきタイル内位置情報の算出
法を以下に示す。

【００６９】式１Ｃ０用アドレス＝ｙ′ Ｃ１用アドレス＝ｙ′のＬＳＢをビット反転Ｃ２用アドレス＝ｙ′のＭＳＢをビット反転Ｃ３用アドレス＝ｙ′のＬＳＢ及びＭＳＢをそれぞれビ
ット反転この横モード時のタイル内位置情報の個別供給は、図９
のインバータ２４を経由しないタイル内位置情報と、イ
ンバータ２４を経由するタイル内位置情報それぞれを、
図１に示す１２〜１５の接続方法により、メモリ・チッ
プ１に供給することにより実現される。

【００７０】なお、横モードにおいて、アドレスを共通
にできないのは、メモリ・チップ１へのアドレス方法が
縦モードを基準としているためである。

【００７１】横モードの場合は、垂直方向アドレス５の
下位２ビットが、メモリ・データ変換のため、データ・
バス変換指示信号８を通じて、メモリ・データ変換ユニ
ット９に送られる。メモリ・データ変換ユニット９はデ
ータ・バス変換指示信号線８を通じて入力されたコード
“ｙ′”をデコーダ３１を用いてデコードし、図１１に
従ったメモリ・データ線３と外部データバス１０との対
応を実現すべく、４個の双方向トランシーバ・バッファ
のうち一つに対しバッファ・イネーブル信号３２をアサ
ートする。

【００７２】例として、横モードにおけるタイルＭ
（０，０）内の１ワード・データ＜Ｐ（０，２）、Ｐ
（１，２）、Ｐ（２，２）、Ｐ（３，２）＞をアクセス
する場合をを考えてみる。このワード・データは、水平
方向アドレス“０”と垂直方向アドレス“２”でアクセ
ス要求される。図３からわかるように、このワード・デ
ータは、水平方向アドレス“０”と垂直方向アドレス
“２”でアクセス要求される。このとき、メモリ・アド
レス変換ユニット４は、タイル・アドレス・バスに
“０”を出力し、タイル内位置情報バス１２に“０”、
タイル内位置情報バス１３に“１”、タイル内位置情報
バス１４に“１”、タイル内位置情報バス１５に“０”
が出力される。従って図１の接続により、各メモリ・チ
ップ１に供給される計２０ビットのメモリ・アドレス
は、Ｃ２：“２”、Ｃ１：“３”、Ｃ２：“０”、Ｃ
３：“１”がそれぞれ吸収される。

【００７３】図７からわかるように、縦モードにおける
タイルＭ（０，０）内において上から数えた位置が２で
ある当該１ワード・データ＜Ｐ（０，２）、Ｐ（１，
２）、Ｐ（２，２）、Ｐ（３，２）＞の各ピクセルデー
タの、メモリ・チップ１（Ｃ０〜Ｃ３）への割り当てパ
ターンは、Ｐ（０，２）−＞Ｃ２、Ｐ（１，２）−＞Ｃ
３、Ｐ（２，２）−＞Ｃ０、Ｐ（３，２）−＞Ｃ１とな
る。このときメモリ・アドレス変換ユニット４からデー
タバス変換指示信号８として値“２”がメモリ・データ
変換ユニットに供給され、メモリ・データ変換ユニット
では図１１に従い、Ｃ２−＞Ｄ０、Ｃ３−＞Ｄ１、Ｃ０
−＞Ｄ２、Ｃ１−＞Ｄ３で示されるパターンのデータ並
べかえを行い、最終的には外部データ・バス１０上で順
序の正しいワード・データが構成される。

【００７４】以上の操作によってメモリ・チップ１のＣ
０〜Ｃ３には、各チップに同一に供給される１８ビット
のタイルアドレス（Ｙ＊Ｈ＋Ｘ）と、式１に従う、４チ
ップ個別に供給させる２ビットのタイル内位置情報１２
〜１５が供給され、メモリ・データ線３も、それぞれ外
部データ・バス１０の各ピクセル信号線Ｄ３〜Ｄ０に接
続され、図８に示すようなメモリ・アクセスが可能とな
る。

【００７５】実施形態１では以上説明してきたように、
１つのタイルＭ（Ｘ，Ｙ）内の４＊４＝１６ピクセルの
ピクセル・データＰ（ｘ′，ｙ′）（ただし０≦ｘ′≦
３，０≦ｙ′≦３）のうち任意の縦方向に連続する１ワ
ード（４ピクセル）のデータを、また任意の縦方向に連
続する１ワード（４ピクセル）のデータを、垂直方向ア
ドレスｘ、水平方向アドレスｙによって、両モードとも
それぞれ外部から１回のアクセスで、常に一定の配列で
外部から読み書きすることが可能となる。

【００７６】尚、実施形態１ではメモリ・チップの個数
を４として説明したが、この数は４に限るものではな
い。個別にアドレスを与えるメモリ・チップの個数を
「２のｍ乗」とすると、タイル内位置情報を与えるため
に、各メモリ・チップが取り込むアドレス信号のビット
数はｍとなる。実施例１ではメモリ・チップの個数を４
＝「２の２乗」としているため、タイル内位置情報とし
て各メモリ・チップが取り込むアドレス信号は各々２ビ
ットであるが、メモリ・チップ個数を８＝「２の３乗」
とすれば、そのビット数は３となる。

【００７７】次に本発明の請求項４に対応するメモリ制
御装置の実施形態２についての説明を行う。実施形態２
では、一組の手順で供給できるアドレス及びコマンドに
よって、複数のサイクルに渡って連続したアドレスのデ
ータをリードあるいはライトする機能（バースト転送機
能）を持つメモリ・チップの使用を想定する。バースト
転送機能はシンクロナスＤＲＡＭ等が有する機能であ
る。実施形態２では、メモリ・チップは１６Ｍビット容
量を持ち、アクセスは全て外部から供給されるクロック
に同期して４サイクル連続のバースト転送モードで行わ
れるものとする。またバーストアクセスによって４サイ
クルで読み書きされる計４ピクセルは横方向に並んだ配
列をとる。また、メモリ・チップに外部から与えられる
アドレス情報は、４連続バーストアクセスのスタートア
ドレスにあたるものである。従って、水平方向のアドレ
ス指定の最小単位は４ピクセルとなる。同じ理由で、実
施形態１の縦モードにあたるアクセスモードは、縦方向
の広がりを持つのに加えて横方向にも４ピクセルの幅を
持つことになるので、実施形態２、３では「縦モードの
かわりに「ブロックモード」という呼び方をする。実施
形態２では、外部から見た１ワードの大きさは、４サイ
クル連続バースト転送を４つのメモリ・チップが並行に
行うことから４＊４＝１６ピクセルとなる。

【００７８】実施形態２では水平方向アドレスバス１１
のアドレスの単位が１ピクセルから４ピクセルになる
が、メモリ・チップとして１６Ｍビットの容量を想定し
ているので、説明において水平方向アドレス・バス１１
のビット幅は実施形態１と変わっていない。

【００７９】以下に、図面を参照して、本発明の実施形
態２を説明する。

【００８０】図１４は本発明のメモリ制御装置の実施形
態２を示すブロック図である。この図は一部を除き図１
と同じ構成である。ここでは図１に含まれない構成要素
の説明のみ行う。

【００８１】４０はメモリ・データ変換ユニットと外部
データバスの間に接続されるデータ・バッファである。
４１はデータ・バッファ４０に供給される５ビットの制
御信号群である。４２は実施形態２における１ワード分
のデータ、すなわち８ビット＊１６本の外部データバス
である。

【００８２】なお、実施形態２ではモード選択信号線７
は横モードとブロックモードの選択を行う。また、水平
方向アドレス・バス１１は４ピクセルをアドレッシング
の単位とし、メモリ空間横ワード数信号線６は、１ワー
ドが１６ピクセルであることから、横ピクセル数を１６
で割った値を設定する。実施形態１における外部データ
・バス１０は、実施形態２ではデータ・バッファの内側
に位置するバスとなるので内部データ・バスと呼び、実
施形態２における外部データ・バス４２と区別する。

【００８３】図１５は、実施形態２のメモリ制御回路
で、１ピクセルを８ビットで表した画像データを格納し
た場合に、ブロックモードを選択したときの、各ワード
の外部から見た２次元的なアドレスを表している。

【００８４】図中の「ｎピクセル数」、「ｎピクセル番
号」という表現は、ｎピクセルをひとまとまりにしてピ
クセルを数えたときの数及び番号のことである。

【００８５】実施形態２では１ワードは１６ピクセルに
相当する。図Ｖはメモリ空間の縦方向の４ピクセル数で
あり、Ｙは縦方向の４ピクセル番号である。図中ｈは横
方向の４ピクセル数であり、ｘは横方向の４ピクセル数
である。ここで、縦方向のピクセル数は４ピクセル単位
で余りなく区切ることが可能であるように設定されてい
る。外部２次元アドレス（０，０）は、左上の１ワード
・データを指し、右下に位置する１ワード・データは
（ｈ−１，４（Ｖ−１））に割り当てられている。

【００８６】この縦モードで任意の１ワード・データは
上から数えたワード番号Ｙ（０≦Ｙ≦Ｖ−１）と左から
数えたピクセル番号（０≦ｘ≦ｈ−１）を用いて外部よ
り（ｘ，４Ｙ）でアドレッシングされる。

【００８７】図１６は実施形態２のメモリ回路で、１ピ
クセルを８ビット数で表した画像データを格納した場合
に、横モードを選択したときの、外部から見たアドレス
を表している。図中Ｈは横方向の１６ピクセル数であ
り、Ｘは横方向の１６ピクセル番号である。ｖは縦方向
のピクセル総数で、ｙは縦方向のピクセルの番号であ
る。ここで、横方向のピクセル数は１６ピクセル（１ワ
ード）単位で余りなく区切ることが可能であるように設
定されているものとする。外部２次元アドレス（０，
０）は、左上の１ワード・データを指し、右下に位置す
る１ワード・データは（４（Ｈ−１），ｖ−１）に割り
当てられている。

【００８８】この横モードで任意の１ワード・データは
上から数えたピクセル番号ｙ（０≦ｙ≦ｖ−１）と左か
ら数えた４ピクセル番号Ｘ（０≦Ｘ≦Ｈ−１）を用いて
外部より（４Ｘ，ｙ）でアドレッシングされる。

【００８９】図１７は実施形態２のメモリ回路において
タイルの概念を表したものである。図中Ｖは縦方向の４
ピクセル数、Ｈは横方向の１６ピクセル数である。タイ
ルは縦４ピクセル、横１６ピクセル計６４ピクセルのま
とまりで、最も左上のタイルをＭ（０，０）、最も右下
のタイルをＭ（Ｈ−１，Ｖ−１）で表している。任意の
タイルは上から数えた縦方向の４ピクセル番号Ｙ（０≦
Ｙ≦Ｖ−１）と左から数えた横方向の１６ピクセル番号
Ｘ（０≦Ｘ≦Ｈ−１）を用いてＭ（Ｘ，Ｙ）で表すこと
ができる。

【００９０】例えば、１６Ｍビットのメモリ・チップを
４個用いる実施形態２において、横方向のピクセル数を
４０９６とする場合は、４ピクセル数ｈは１０２４、メ
モリ空間横ワード数信号線６（Ｈ）として供給すべき値
は“２５６”となり、縦方向のピクセル数ｖは２０５
６、Ｖは５１２と算出される。

【００９１】１ピクセルが１バイトのデータを持つこと
から、一つのタイルは６４バイトのデータで構成されて
いる。

【００９２】図１８はブロックモードにおけるタイルＭ
（Ｘ，Ｙ）の内の４つのワード・データの外部２次元ア
ドレスをそれぞれ示したものである。これら４つのアド
レスは全て（４Ｘ＋ｘ′，４Ｙ）｛但し０≦ｘ′≦３｝
で表すことができる。ここでｘ′はそのワード・データ
のタイルＭ（Ｘ，Ｙ）内の左から数えた位置を表してい
る。

【００９３】図１９は横モードにおけるタイルＭ（Ｘ，
Ｙ）の内の４つのワード・データの外部２次元アドレス
をそれぞれ示したものである。これら４つのアドレスは
全て（４Ｘ，４Ｙ＋ｙ′）｛但し０≦ｙ′≦３｝で表す
ことができる。ここでｙ′はそのワード・データのタイ
ルＭ（Ｘ，Ｙ）内の上から数えた位置を表している。

【００９４】図２０は一つのタイル内の６４個のピクセ
ル・データの配置を４ピクセル毎にまとめて表したもの
である。タイル内の任意の４ピクセルの組のデータは上
から数えたピクセル番号ｙ′（０≦ｙ′≦３）と、左か
ら数えた４ピクセル番号ｘ′（０≦ｘ′≦３）を用い
て、Ｐ（４ｘ′−＞４ｘ′＋３，ｙ′）で表すことがで
きる。Ｐ（４ｘ′−＞４ｘ′＋３，ｙ′）は、図２９に
おいて説明する形態で４ピクセル分（４バイト）のデー
タを表す。

【００９５】図２０において、各ピクセル欄の左上の数
字（０〜３）はそのピクセルのデータが格納されている
メモリ・チップ１のチップ番号を表している。また、各
列の上に記された数字（０〜３）は、各列の内容にアク
セスするために、メモリ・チップに与える、バースト転
送の先頭アドレスの下位２ビットを示している。この２
ビットはタイル内位置情報バス１２〜１５によって供給
される。

【００９６】図２１はブロックモード及び横モードでア
クセスした任意の１ワード・データ内に含まれる１６ピ
クセル分のデータをそれぞれ表したものである。２次元
アドレス（ｘ，０）でアドレッシングされるブロックモ
ードの１６個のピクセルと、（０，ｙ）でアドレッシン
グされる横モードの１６個のピクセルが、ワード内で占
める位置について説明した図である。

【００９７】図２２は図２０で用いた記法Ｐ（ｎ−＞ｎ
＋３，ｍ）の意味について説明する図である。この表現
は、４つのピクセルをひとまとめにして表すためのもの
である。

【００９８】図２３は実施形態２のメモリ制御装置で、
メモリ・データ変換ユニット９とデータ・バッファ４０
を結ぶデータ・バス１０（Ｄ３〜Ｄ０）に４サイクルに
渡るバースト転送中の各サイクルで現れる値と、データ
・バッファ４０と外部を結ぶ外部データ・バス４２（Ｅ
１５〜Ｅ０）との対応関係を表した表である。

【００９９】図２４は実施形態２のデータ・バッファ４
０を示す図である。図中４１−１は、外部から入力され
る制御信号群４１の一部であり、メモリとラッチの間で
４サイクル連続するバーストアクセスが始まる最初のタ
イミングを与えるために１サイクルだけアサートする、
シフトレジスタ４３への入力信号である。４２は８ビッ
ト＊１６本の外部データ・バスである。４３はシフトレ
ジスタ、４４はデータを蓄積するための双方向のラッチ
回路である。４５はシフトレジスタから出力される、ラ
ッチ回路の選択信号である。

【０１００】図２５は図２４のラッチ回路４４を構成す
る回路の一例を示すものである。図中４１−２はメモリ
の内容がラッチに書き込まれる４サイクルの間アサート
される書き込み信号、４１−３はラッチの内容を読みだ
しメモリに入力する４サイクルの間アサートされる読み
だし信号、４１−４は外部のデータをラッチに書き込む
際にアサートされる書き込み信号、４１−５はラッチの
内容を外部に読み出す際にアサートされる読みだし信号
である。

【０１０１】５０はラッチであり、Ｉはデータ入力ポー
ト、Ｏはラッチに保持した値を読み出すためのデータ出
力ポート、ＷはＩの入力信号をラッチに取り込むタイミ
ングを与えるためのゲート入力ポートである。Ｗをアサ
ートするとＩの値がラッチに取り込まれ、Ｗをネゲート
するとラッチの値は保持される。

【０１０２】５１及び５３は論理積素子、５２は論理和
素子、５４及び５５は双方向バッファである。

【０１０３】続いて上記図１４から図２５をもとに実施
形態２のメモリ制御装置の動作を説明する。

【０１０４】実施形態２におけるメモリ・アドレス変換
ユニット４及びメモリ・データ変換ユニット９の働きは
実施形態１とほぼ同じである。異なる点は、外部からの
１回のアクセスによって、メモリは４サイクルに渡って
データのアクセスを行うことである。４サイクルの間
は、データ・バス変換指示信号８が変化しないので、メ
モリ・データ変換ユニット９の変換パターンは一定であ
る。以下に、内部データ・バス１０と外部データ・バス
４２の間のデータの変換方法について、メモリからの読
みだしと、メモリへの書き込みの場合にわけて説明す
る。

【０１０５】メモリ・チップに蓄えられたデータを読み
出す際の動作を説明する。まず、外部よりバッファへの
書き込みタイミング信号４１−１が１サイクルだけ、ア
サートされることで、シフトレジスタ４３の出力信号４
５（Ｑ０〜Ｑ３）が順に１サイクルずつアサートする。
４５のアサートで指示されることによって、ラッチ回路
４４が、Ｄ入力を内部でラッチする。このとき、内部デ
ータ・バス１０はメモリ・チップ１がバーストアクセス
によって連続するメモリアドレスのデータを４サイクル
出力する。この１０の出力データの変化と４５の書き込
み指示が同期して、１６個のラッチ回路に、メモリ・チ
ップからの４サイクル分の出力がそれぞれ別々に格納さ
れる。

【０１０６】上記のラッチ回路４４への書き込みが終了
したのちに、データ・バッファは外部から読みだし可能
な状態となり、外部データ・バス４２（Ｅ１５〜Ｅ０）
を通して４ピクセル＊４サイクルの計１６ピクセルのデ
ータを１ワードにまとめて外部からデータを読むことが
できる。

【０１０７】次に上述の動作説明の補足として、図２５
のラッチ回路の詳細な動作について説明する。メモリか
らラッチへのデータの書き込みの場合はまず、書き込み
信号４１−２がアサートされ、双方向バッファ５４が、
メモリ・データ・バス１０の値をラッチ５０のＩポート
に伝える向きに開く。メモリから値を読み出す４サイク
ルのうちのいずれかの１サイクルで４５がアサートさ
れ、４５と４１−２の両方がアサートすることにより、
論理積５１の出力がアサートされ、さらに論理和５２の
出力もアサートされる。これにより、そのサイクルにメ
モリ・チップ１からメモリ・データ・バス１０に出力さ
れていたデータがラッチ５０に取り込まれ、その後保持
される。ラッチ選択信号４５は、メモリからラッチへデ
ータを書き込む際に、４列（１６個）存在するラッチ５
０のうちの適切な一例（４個）を選択する働きをする。

【０１０８】全てのラッチ回路４４にメモリ・チップか
らのデータが書き込まれ、４１−２がネゲートされた後
に、４１−５がアサートされ、ラッチの保持する値が外
部バス４２に出力される。

【０１０９】次にメモリ・チップに対して外部からデー
タを書き込む際の動作を説明する。まず、ラッチへの書
き込みタイミング信号４１−２が１サイクルだけアサー
トされることでラッチ回路に外部よりの書き込みが指示
され、外部ブロックより、外部データ・バス４２を通し
て供給される１６ピクセル分のデータがラッチ回路４２
全てに蓄積される。

【０１１０】その後、メモリ・チップがラッチ回路を読
み出す際のタイミング信号４１−３によって、シフトレ
ジスタ４３の出力信号４５（Ｑ１〜Ｑ３）が順に１サイ
クルずつアサートする。４５のアサートで指示されるこ
とによって、ラッチ回路４４が、Ｄ端子へバッファの内
容を出力する。このとき、メモリ・チップ１はバースト
アクセスによって、内部データ・バス１０の内容を、メ
モリ・アドレス変換ユニットによって指示された連続す
るメモリアドレスに、４サイクルの書き込みを行う。こ
の４５による１０のデータの内容変化と、メモリ・チッ
プの書き込みアドレスの変化が同期して、メモリ・チッ
プ内に、１６個のラッチ回路の内容が格納される。

【０１１１】以上の手順で、外部から供給される１ワー
ドのデータが全てメモリ・チップ内へ書き込まれる。

【０１１２】次に上述の動作説明の補足として、図２５
のラッチ回路の詳細な動作について説明する。外部から
ラッチへのデータの書き込みの場合は、書き込み信号４
１−４がアサートされ、双方向バッファ５５が、外部デ
ータ・バス４２の値をラッチ５０のＩポートに伝える向
きに開き、ラッチ５０のゲート入力ポートＷがアサート
されることで、外部データ・バス上の値がラッチ５０に
取り込まれ、次に４１−４がネゲートされラッチ５０の
値はその後保持される。

【０１１３】次に４１−３がアサートされ、論理積５３
の一方の入力が正となる。ラッチからメモリに値を読み
出す４サイクルのうちのいずれか１サイクルで４５はア
サートされ、このとき５３の出力がアサートされ、メモ
リ・データ・バス１０に対して、ラッチ５０の保持する
値がＯ出力ポートを通して出力される。

【０１１４】ラッチ選択信号４５は、ラッチからメモリ
・チップへデータを読み出す際に、４列（１６個）存在
するラッチ５０のうちの適切な一例（４個）を選択する
働きをする。

【０１１５】以上の操作によって、メモリ・チップ１の
Ｃ３〜Ｃ０と内部データ・バスＤ３〜Ｄ０は、４サイク
ルの転送中は図１０、図１１に示すような対応関係で接
続され、またＤ３〜Ｄ０に４サイクルに渡って現れるデ
ータと、データ・バッファ４０の各ラッチ回路４４は図
２３に示す関係で対応づけられる。

【０１１６】以上により、図１７に示す特定のタイルＭ
（Ｘ，Ｙ）内の４＊１６＝６４ピクセルの中から、図１
８に示す４つのブロック（縦４ピクセル＊横４ピクセ
ル）の内の任意のブロックを構成する１ワード・データ
（１６ピクセル）を、また図１９に示す任意の横方向に
連続する１ワード・データ（１６ピクセル）を、垂直方
向アドレスｘ、水平方向アドレスｙによって、両モード
ともそれぞれ外部からは１回のアクセス（内部では４サ
イクルのメモリ・アクセスが発生）で読み書きが可能と
なる。

【０１１７】なお、上記説明では、データ・バッファ４
０と外部とは、１６ピクセル分のデータを一括して読み
書きのアクセスを行うものと想定したが、データ・バッ
ファの一部分（例えば１ピクセルずつ）を外部から個別
にアクセス可能な構成をとり、データ・バッファとメモ
リ・チップの間の転送を発生させずに、外部からデータ
・バッファに対して複数回のアクセスを行い、データ・
バッファとメモリ・チップ間の転送のタイミングは別途
与える、という構成とすることも可能である。

【０１１８】なお、実施形態２では、メモリ・アドレス
変換ユニット４は、実施形態１と共通の構成として説明
したが、シンクロナスＤＲＡＭ等のメモリ・チップ１と
データ・バッファ４０の導入による本発明の効果は、メ
モリ・アドレス変換ユニットが、文献１の従来技術の構
成であっても得られるものである。

【０１１９】次に本発明の請求項５に対応するメモリ制
御装置の実施形態３についての説明を行う。実施形態３
で使用するメモリ・チップは、実施形態２のメモリ・チ
ップの持つ特徴に加えて、チップ内部に複数のバンクを
持ち、各バンクに対して交互にアクセス・コマンドを与
えることで、切れ目の無いデータ転送を実現できるとい
う特徴を持つ。これはシンクロナスＤＲＡＭ等が有する
特徴である。実施形態３の説明では、メモリ・チップの
内部バンク数は２と仮定し、それぞれＡバンク，Ｂバン
クと呼ぶ。実施形態３では、二つのバンクを連続してア
クセスすることで転送効率が向上するとういう事実を利
用するために、外部からの１回のアクセスにつき、４サ
イクルの連続のバースト転送を各バンクについて連続で
行う（計８サイクルのバースト転送が発生）という方式
をとる。

【０１２０】尚、資料「μＰＤ４５１６４２１、４５１
６８２１、４５１６１６１（資料番号：Ｍ１０４２９Ｊ
Ｊ２Ｖ０ＤＳ００）」より分かるとおり、Ａバンク、Ｂ
バンクに対するアクセス・コマンドは別々のタイミング
に発行する必要があり、その際、両バンクに対して異な
るアドレス情報を与えることができる。

【０１２１】実施形態３と実施形態２との主な異なる点
を以下に示す。（１）１ワードのピクセル数が倍になる。（２）タイルの大きさが縦横ともに倍になる。（３）タイルに含まれるワードの数が倍になる。（４）メモリ・アドレス変換ユニットにマルチプレクサ
２個と排他的論理和素子２個が追加される。（５）外部データバスの幅が倍になる。（６）データ・バッファのラッチ回路の個数が倍にな
る。

【０１２２】以下に、図を用いて本発明の実施形態３の
説明を行う。

【０１２３】図２６は本発明のメモリ制御装置の実施形
態３を示すブロック図である。この図は一部を除き図
１、図１４と同じ構成である。ここでは図１、図１４に
含まれない構成要素の説明のみ行う。

【０１２４】６４は図１の４にあたるメモリ・アドレス
変換ユニットであり、４とは構造が異なる。

【０１２５】６０はメモリ・データ変換ユニットと外部
データバスの間に接続されるデータ・バッファである。
６２は実施形態３における１ワード分のデータ、すなわ
ち８ビット＊３２本の外部データバスである。６３はメ
モリ・アドレス変換ユニット６４からデータ・バッファ
６０に対して供給される１ビットのラッチ回路切り替え
信号である。

【０１２６】６５は外部からメモリ・アドレス変換ユニ
ット６４及びメモリ・チップ１に供給される信号で、メ
モリ・チップ１のアクセス対象となる内部バンクの切り
替えを指示するバンク切り替え信号である。この実施形
態では６５は、一つ目のバンク（Ａバンク）がアクセス
対象とする期間では“０”を、２個目のバンク（Ｂバン
ク）がアクセス対象とする期間では“１”の値をとる。
実施形態３では１回のアクセスは、Ａバンク、Ｂバンク
の順で行われるので、バンク切り替え信号６５は、１回
のアクセス中、前半４サイクルでは“０”、後半４サイ
クルでは“１”の値をとる。

【０１２７】通常シンクロナスＤＲＡＭは、アクセス対
象となるバンクの指定をアドレスの最上位ビットとして
入力するため、バンク切り替え信号６５は、メモリ・チ
ップ１に対して、アドレス最上位ビットとして接続され
る。

【０１２８】実施形態１、２では、メモリ・チップ１に
接続されるタイル内位置情報バスはそれぞれ２ビットで
あったのに対して、実施形態３では上位に１ビットを追
加し、それぞれ３ビットとなる。６６は新たに追加され
たタイル内位置情報バスの上位１ビット信号線であり、
各メモリ・チップ１に共通に接続される。

【０１２９】なお、実施形態３では、タイル・アドレス
・バスは実施形態１、２に対して２ビット減り、１６ビ
ットの信号線となる。

【０１３０】図２７は、実施形態３のメモリ制御回路
で、１ピクセルを８ビットで表した画像データを格納し
た場合に、ブロックモードを選択したときの、各ワード
の外部から見た２次元的なアドレスを表している。

【０１３１】「ｎピクセル数」、「ｎピクセル番号」の
意味は実施形態２の説明に従う。

【０１３２】実施形態３では１ワードは３２ピクセルに
相当する。図４２中Ｖはメモリ空間の縦方向の８ピクセ
ル数であり、Ｙは縦方向の８ピクセル番号である。図中
ｈは横方向の４ピクセル数であり、ｘは横方向の４ピク
セル数である。ここで、縦方向のピクセル数は８ピクセ
ル単位で余りなく区切ることが可能であるように設定さ
れている。外部２次元アドレス（０，０）は、左上の１
ワード・データを指し、右下に位置する１ワード・デー
タは（ｈ−１，８（Ｖ−１））に割り当てられている。

【０１３３】この縦モードで任意の１ワード・データは
上から数えたワード番号Ｙ（０≦Ｙ≦Ｖ−１）と左から
数えたピクセル番号ｘ（０≦ｘ≦ｈ−１）を用いて外部
より（ｘ，８Ｙ）でアドレッシングされる。

【０１３４】図２８は実施形態３のメモリ回路で、１ピ
クセルを８ビットで表した画像データを格納した場合
に、横モードを選択したときの、各ワードの外部から見
たアドレスを表している。図中Ｈは横方向の３２ピクセ
ル数であり、Ｘは横方向の３２ピクセル番号である。ｖ
は縦方向のピクセル総数で、ｙは縦方向のピクセルの番
号である。ここで、横方向のピクセル数は３２ピクセル
（１ワード）単位で余りなく区切ることが可能であるよ
うに設定されているものとする。外部２次元アドレス
（０，０）は、左上の１ワード・データを指し、右下に
位置する１ワード・データは（８（Ｈ−１），ｖ−１）
に割り当てられている。

【０１３５】この横モードで任意の１ワード・データは
上から数えたピクセル番号ｙ（０≦ｙ≦ｖ−１）と左か
ら数えた８ピクセル番号Ｘ（０≦Ｘ≦Ｈ−１）を用いて
外部より（８Ｘ，ｙ）でアドレッシングされる。

【０１３６】図２９は実施形態３のメモリ回路において
タイルの概念を表したものである。図中Ｖは縦方向の８
ピクセル数、Ｈは横方向の３２ピクセル数である。タイ
ルは縦８ピクセル、横３２ピクセル計２５６ピクセルの
まとまりで、最も左上のタイルをＭ（０，０）、最も右
下のタイルをＭ（Ｈ−１，Ｖ−１）で表している。任意
のタイルは上から数えた縦方向の８ピクセル番号Ｙ（０
≦Ｙ≦Ｖ−１）と左から数えた横方向の３２ピクセル番
号Ｘ（０≦Ｘ≦Ｈ−１）を用いてＭ（Ｘ，Ｙ）で表すこ
とができる。

【０１３７】例えば、１６Ｍビットのメモリ・チップを
４個用いる実施形態３において、横方向のピクセル数を
４０９６とする場合は、４ピクセル数ｈは１０２４、メ
モリ空間横ワード数信号線６（Ｈ）として供給すべき値
は“１２８”となり、縦方向のピクセル数ｖは２０５
６、Ｖは２５６と算出される。

【０１３８】１ピクセルが１バイトのデータを持つこと
から、一つのタイルは２５６バイトのデータで構成され
ている。

【０１３９】図３０はブロックモードにおけるタイルＭ
（Ｘ，Ｙ）の８つのワード・データの外部２次元アドレ
スをそれぞれ示したものである。これら８つのアドレス
は全て（８Ｘ＋ｘ′，８Ｙ）｛但し０≦ｘ′≦７｝で表
すことができる。ここでｘ′はそのワード・データのタ
イルＭ（Ｘ，Ｙ）内の左から数えた位置を表している。

【０１４０】図３１は横モードにおけるタイルＭ（Ｘ，
Ｙ）の８つのワード・データの外部２次元アドレスをそ
れぞれ示したものである。これら８つのアドレスは全て
（８Ｘ，８Ｙ＋ｙ′）｛但し０≦ｙ′≦７｝で表すこと
ができる。ここでｙ′はそのワード・データのタイルＭ
（Ｘ，Ｙ）内の上から数えた位置を表している。

【０１４１】図３２は一つのタイル内の２５６個のピク
セル・データの配置を、４ピクセル毎にまとめて表した
ものである。タイル内の任意のピクセル・データは上か
ら数えたピクセル番号ｙ′（０≦ｙ′≦７）と、左から
数えた４ピクセル番号ｘ′（０≦ｘ′≦７）を用いて、
Ｐ（４ｘ′−＞４ｘ′＋３，ｙ′）で表すことができ
る。

【０１４２】図３２において、各ピクセル欄の左上の数
字（０〜３）はそのピクセルのデータが格納されている
メモリ・チップ１のチップ番号を表している。また、上
記数字の背景に斜線が書かれているのは、そのデータ
が、メモリ・チップ１のＢバンクに格納されていること
を意味する。背景に斜線がない場合はＡバンクに格納さ
れていることを示す。また、各列の上に記された数字
（０〜７）は、各列の内容にアクセスするために、メモ
リ・チップに与える、バースト転送の先頭アドレスの下
位３ビットを表している。この３ビットはタイル内位置
情報バス１２〜１５及び６６によって供給される。

【０１４３】図３３はブロックモード及び横モードでア
クセスした任意の１ワード・データ内に含まれる３２ピ
クセル分のデータをそれぞれ表したものである。２次元
アドレス（ｘ，０）でアドレッシングされるブロックモ
ードの３２個のピクセルと、（０，ｙ）でアドレッシン
グされる横モードの３２個のピクセルが、ワード内で占
める位置について説明した図である。

【０１４４】図３４はメモリ・アドレス変換ユニット６
４の構成を表すブロック図である。構成は図９と一部を
除き同じである。ここでは図９に含まれなかった構成要
素について説明する。

【０１４５】７１、７２はそれぞれ図９の１７の上位８
ビット及び下位１ビットである。７３、７４はそれぞれ
図９の１９の上位８ビット及び下位１ビットである。７
５、８１は排他的論理和素子である。７６、７７はマル
チプレクサ、７８は図９の２２にあたる信号線でビット
幅は１６ビット、２は加算器３の出力で、タイル・アド
レス・バスとしてメモリ・チップ１に接続される。図１
と異なりビット幅は１６ビットである。６６はマルチプ
レクサ７７の１ビット幅の出力で、タイル内位置情報バ
スの一部としてメモリ・チップ１に接続される。

【０１４６】６５は外部から供給されるバンク切り替え
信号、６３はデータ・バッファ６０に対して出力される
ラッチ回路切り替え信号である。８０は信号の遅延を調
整するディレイ要素である。

【０１４７】図３５は実施形態３のメモリ制御装置で、
メモリ・データ変換ユニット９とデータ・バッファ６６
を結ぶデータ・バス１０（Ｄ３〜Ｄ０）に４サイクルに
渡るバースト転送中の各サイクルで現れる値と、データ
・バッファ６０と外部を結ぶ外部データ・バス６２（Ｅ
３１〜Ｅ０）との対応関係を示した表である。

【０１４８】図５０の対応表は２段で構成されている
が、ラッチ回路切り替え信号６３が“０”から“１”に
変化するパターンの場合は上段、“１”から“０”に変
化するパターンの場合は下段に従う。

【０１４９】ラッチ回路切り替え信号６３は、ブロック
モードの場合は水平方向アドレス・バス１１のＬＳＢか
ら３ビット目（図４９の信号線７４）が、横モードの場
合は垂直方向アドレス・バス５のＬＳＢから３ビット目
（図４９の信号線７２）が“０”の場合は“０”から
“１”への変化となり、“１”の場合は“１”から
“０”の変化となる。

【０１５０】図３６は実施形態３のデータ・バッファを
示す図である。

【０１５１】図３６は、図２４のデータ・バッファを２
系統組み合わせた形態となっている。ここでは、図２４
に含まれない構成要素について説明する。

【０１５２】６２は外部データ・バス、６３はメモリ・
アドレス変換ユニット６４より供給されるバンク指示信
号である。

【０１５３】９０は論理積素子、９１は信号をビット反
転させるためのインバータ素子である。

【０１５４】続いて上記の図２６から図３６をもとに実
施形態３のメモリ制御装置の動作を説明する。

【０１５５】実施形態３の動作は、一部を除き実施形態
２と同じである。ここでは、実施形態２と異なる点につ
いて説明を行う。

【０１５６】メモリ・アドレス変換ユニット６４の働き
は実施形態１のメモリ・アドレス変換ユニット４の働き
とほぼ同じである。ここでは４と異なる部分についての
み説明する。ブロックモードの場合は、マルチプレクサ
７７は水平方向アドレス・バス１１のＬＳＢから３ビッ
ト目の信号７４をタイル内位置情報バスの最上位ビット
６６としてメモリ・チップ１に出力する。実施形態３の
ブロックモードにおいては、タイル・アドレス・バス２
及びタイル内位置情報バス６６の計１７ビットは、実施
形態１、２のタイル・アドレス・バス２の下位１７ビッ
トと等価の信号を出力する。実施形態３のブロックモー
ドでは、Ａバンク、Ｂバンクの切り替えを指示するバン
ク切り替え信号６５の値もメモリ・アドレスに反映する
ことがなく、両バンクのアクセスを通して同じメモリ・
アドレスがメモリ・チップ１に対して出力されることに
なる。

【０１５７】マルチプレクサ７６もマルチプレクサ７７
と同じく水平方向アドレスバス１１のＬＳＢから３ビッ
ト目の信号７４を選択し、排他的論理和素子８１でバン
ク切り替え信号６５と論理をとり、ディレイ要素８０を
通してラッチ回路切り替え信号６３としてデータ・バッ
ファ６０に出力される。ディレイ要素８０は、６３に必
要に応じて数サイクルのディレイを与えるための機構で
ある。シンクロナスＤＲＡＭ等のメモリは、コマンドを
与えるタイミングと、データのアクセスが発生するタイ
ミングの時間のずれが、書き込みと読み出しとで一致し
ないという特徴を持つ。これは、シンクロナスＤＲＡＭ
等が、ライトデータはすぐに取り込むことができるが、
リードデータをチップの外部に出力するまでには、メモ
リ・チップ内部のパイプライン回路を通ることで発生す
る。「ＣＡＳレイテンシー」と呼ばれる数サイクルの遅
れが避けられないという事実に起因する。この時間的な
ずれを吸収するために、ディレイ要素８０は読みだし時
に、６３に対して適切な遅れを与えるものである。

【０１５８】外部からの１回のアクセスの間は、外部か
ら供給される２次元アドレスは値が変化しない。従って
７６の出力は固定値となるので、“０”から“１”へ４
サイクルずつ変化するバンク切り替え信号６５と排他的
論理和をとることで、６３も“０”から“１”、あるい
は“１”から“０”へ４サイクルずつ変化する値とな
る。

【０１５９】横モードの場合は、マルチプレクサ７７は
垂直方向アドレス・バス５のＬＳＢから３ビット目の信
号７２と、バンク切り替え信号６５を排他的論理和素子
７５によって排他的論理和をとった値を選択し、タイル
内位置情報バスの最上位ビット６６としてメモリ・チッ
プ１に出力する。

【０１６０】横モードの場合はラッチ回路切り替え信号
６３も、マルチプレクサ７６と排他的論理和素子８１の
働きによって、上述のタイル内位置情報バス６６と同一
の値となる。

【０１６１】タイル内位置情報バス６６及びラッチ回路
切り替え信号６３は、固定値である外部から供給される
２次元アドレスと、“０”から“１”へ４サイクルずつ
変化するバンク切り替え信号６５とを排他的論理和をと
ることで生成される信号なので、結果的に“０”から
“１”、あるいは“１”から“０”へ４サイクルずつ変
化する値となる。

【０１６２】メモリ・チップ１はメモリ・アドレス変換
ユニット６４とバンク指示信号６５をアドレス信号とし
て受け取る。メモリ・チップ１は外部から、４サイクル
のバーストアクセスの指示を、２回連続して受ける。そ
れぞれのアクセス指示において、アクセス対象バンクを
選択するため手がかりは、メモリ・アドレス変換ユニッ
ト６４から、タイル・アドレス・バス２の最上位ビット
として供給される。

【０１６３】書き込みアクセスの場合は、メモリ・チッ
プ１は前記二つのコマンドを受けることで、まず４サイ
クルに渡って、メモリ・データ・バス１０の上に現れる
データを、Ａバンクの中の指定されたアドレスを起点と
する連続する４つのアドレスに順次書き込み、次にＢバ
ンクの中の指定されたアドレスを起点とする連続する４
つのアドレスに順次書き込む。

【０１６４】読み出しアクセスの場合は、メモリ・チッ
プ１は前記二つのコマンドを受けることで、まず４サイ
クルに渡って、メモリ・データ・バス１０の上に、Ａバ
ンクの中の指定されたアドレスを起点とする連続する４
つのアドレスに格納された値を順次出力し、次にＢバン
クの中の指定されたアドレスを起点とする連続する４つ
のアドレスの値を出力する。

【０１６５】次にメモリ・チップに蓄えられたデータを
読み出す際の、データ・バッファ６１の動作を説明す
る。まず、ラッチへの書き込みタイミング信号４１−１
が１サイクル、アサートされる。このとき、６３の値に
よって、４３−１か４３−２のいずれかに信号が入力さ
れることになる。ここでは６３がまず“０”値をとる場
合の説明を行う。シフトレジスタ４３１−が入力を受
け、出力信号４５（Ｑ０〜Ｑ３）を順に１サイクルずつ
アサートする。４５のアサートで指示されることによっ
て、ラッチ回路４４が、Ｄ入力を内部でラッチする。こ
のとき、内部データ・バス１０はメモリ・チップ１がバ
ーストアクセスによって連続するメモリアドレスのデー
タを８サイクル出力する。この１０の出力データの前半
４サイクルと４５の書き込み指示が同期して、１６個の
ラッチ回路に、メモリ・チップからの４サイクル分の出
力がそれぞれ別々に格納される。

【０１６６】最初に４１−１がアサートされてから４サ
イクル後に、読み出しアクセスの後半の手順のために、
再び１サイクルだけ、４１−１が外部よりアサートされ
る。このとき、前述したように６３は前半４サイクルと
異なる値となっているので、この例では“１”となり従
って、シフトレジスタ４３−２のみに入力信号が入る。
後は前述のような手順で、残りのラッチ回路に後半４サ
イクルでメモリ・チップから出力されるデータが取り込
まれる。

【０１６７】６３の値の変化が“０”−＞“１”か
“１”−＞“０”のいずれかによって、Ｅ０〜Ｅ１５と
Ｅ１６〜Ｅ３１のアクセスの順序が変化する。前者の場
合はＥ０〜Ｅ１５が先であり、後者の場合はＥ１６〜Ｅ
３１のアクセスが先となる。

【０１６８】上記のラッチ回路４４への書き込みが終了
したのちに、データ・バッファは外部から読みだし可能
な状態となり、外部データ・バス６２（Ｅ３１〜Ｅ０）
を通して４ピクセル＊８サイクルの計３２ピクセルのデ
ータを１ワードにまとめて外部からデータを読むことが
できる。

【０１６９】メモリ・チップに対して外部からデータを
書き込む際の動作については、上述の実施形態３の読み
出し動作及び実施形態２の書き込み動作の両者の説明か
ら容易に類推することができる。

【０１７０】以上の操作によって、メモリ・チップ１の
Ｃ３〜Ｃ０と内部データ・バスＤ３〜Ｄ０は、４サイク
ルの転送中は図１０、図１１に示すような対応関係で接
続され、またＤ３〜Ｄ０に４サイクルに渡って現れるデ
ータと、データ・バッファ６０の各ラッチ回路４４は図
５０に示す関係で対応づけられる。

【０１７１】以上により、図２９に示す特定のタイルＭ
（Ｘ，Ｙ）内の８＊３２＝２５６ピクセルの中で、図３
０に示す８つのブロック（縦８ピクセル＊横４ピクセ
ル）の内の任意のブロックを構成する１ワード・データ
（３２ピクセル）を、また図３１に示す任意の横方向に
連続する１ワード・データ（３２ピクセル）を、垂直方
向アドレスｘ、水平方向アドレスｙによって、両モード
ともそれぞれ外部からは１回のアクセス（内部では８サ
イクルのメモリ・アクセスが発生）で読み書きが可能と
なる。

【０１７２】

【発明の効果】以上説明したように、タイル内の任意の
縦１ワード、及び横１ワードを構成する複数のピクセル
データを複数のメモリ・チップに、重複することなく割
り当てることにより、従来は、縦／横のいずれかの方向
に連続するピクセル列をアクセスするのに、ソフトウェ
アを数ステップ実行していたが、縦／横の両方向ともに
１回のアクセスでそれを可能とすることができた。

【０１７３】上記効果自体は文献１に記載の発明でも達
成されていたが、本発明により、メモリ・アドレス変換
ユニットに従来技術で必要とされていたハードウェア規
模を削減することができ、またメモリと接続するための
必要端子数の削減や、基板上の配線引き回しの軽減を達
成することができる。

【０１７４】メモリ・アドレスの変換方式が、従来の引
き算器を使用した方法から、インバータを通る信号と通
らない信号を組み合わせる方法に変更したことから、メ
モリ・アドレス変換ユニットと対になるメモリ・データ
変換ユニット内の変換方式（接続方式）も従来技術とは
異なるのものとなっているが、ハードウェア規模は従来
と同等である。従って、本発明を構成するメモリ・アド
レス変換ユニット及びデータ・バス変換ブロック構成
の、トータルなハードウェア規模も削減されたことが言
える。

【０１７５】また、本発明により、コンピュータの表示
装置において用いられる、２次元アドレスによるアクセ
スを可能とすることができ、コンピュータ表示装置にお
いても、上記効果が得られることになった。

【０１７６】また、メモリ回路にデータ・バッファを導
入することで、シンクロナスＤＲＡＭ等の持つバースト
転送で発生する、数サイクルに渡り連続する入出力デー
タを扱うことが可能となり、ブロックモード及び横モー
ドの二つのアクセス形態に関して、より効率的なメモリ
アクセスを実現することができるようになる。

【０１７７】さらに、メモリ・アドレス変換ユニットに
排他的論理和素子を追加し、メモリ・チップへ発行する
メモリ・アドレスの一部論理と、２系統のデータ・バッ
ファの切り替えを連動させることで、シンクロナスＤＲ
ＡＭの内部バンクを交互にアクセスする高速なアクセス
形態を利用し、ブロックモード及び横モードの二つのア
クセス形態に関して、さらに効率的なメモリアクセスを
実現することができる。

【図面の簡単な説明】

【図１】本発明の実施形態１のブロック図。

【図２】実施形態１の縦モードにおけるメモリ空間内の
ピクセルと外部２次元アドレスの対応関係を示した図。

【図３】実施形態１の横モードにおけるメモリ空間内の
ピクセルと外部２次元アドレスの対応関係を示した図。

【図４】実施形態１のメモリ空間におけるタイルの概念
を表した図。

【図５】実施形態１の縦モードにおけるタイル内の４個
のワード・データのアドレスをそれぞれ表した図。

【図６】実施形態１の横モードにおけるタイル内の４個
のワード・データのアドレスをそれぞれ表した図。

【図７】実施形態１のタイル内の１６個のピクセル・デ
ータの配置を表した図。

【図８】実施形態１の縦及び横モードにおける１ワード
・データのピクセル構成を表した図。

【図９】実施形態１のメモリ・アドレス変換ユニットの
構成を表した図。

【図１０】実施形態１の縦モードにおけるデータ・バス
とメモリ・チップの対応を表した図。

【図１１】実施形態１の横モードにおけるデータ・バス
とメモリ・チップの対応を表した図。

【図１２】実施形態１のメモリ・データ変換ユニットの
構成を表した図。

【図１３】比較のための図であり、実施形態１の図７に
相当する従来技術の図。

【図１４】本発明の実施形態２のブロック図。

【図１５】実施形態２のブロックモードにおけるメモリ
空間内のピクセルと外部２次元アドレスの対応関係を示
した図。

【図１６】実施形態２の横モードにおけるメモリ空間内
のピクセルと外部２次元アドレスの対応関係を示した
図。

【図１７】実施形態２のメモリ空間におけるタイルの概
念を表した図。

【図１８】実施形態２のブロックモードにおけるタイル
内の４個のワード・データのアドレスをそれぞれ表した
図。

【図１９】実施形態２の横モードにおけるタイル内の４
個のワード・データのアドレスをそれぞれ表した図。

【図２０】実施形態２のタイル内の６４個のピクセル・
データの配置を表した図。

【図２１】実施形態２のブロック及び横モードにおける
１ワード・データのピクセル構成を表した図。

【図２２】図２０、図２１で用いた表記法を説明する
図。

【図２３】実施形態２の内部データバスと外部データバ
スの対応関係を説明する図。

【図２４】実施形態２のデータ・バッファを説明する
図。

【図２５】図２４のラッチ回路を構成する一例を示す
図。

【図２６】本発明の実施形態３のブロック図。

【図２７】実施形態３のブロックモードにおけるメモリ
空間内のピクセルと外部２次元アドレスの対応関係を示
した図。

【図２８】実施形態３の横モードにおけるメモリ空間内
のピクセルと外部２次元アドレスの対応関係を示した
図。

【図２９】実施形態３のメモリ空間におけるタイルの概
念を表した図。

【図３０】実施形態３のブロックモードにおけるタイル
内の８個のワード・データのアドレスをそれぞれ表した
図。

【図３１】実施形態３の横モードにおけるタイル内の８
個のワード・データのアドレスをそれぞれ表した図。

【図３２】実施形態３のタイル内の２５６個のピクセル
・データの配置を表した図。

【図３３】実施形態３のブロック及び横モードにおける
１ワード・データのピクセル構成を表した図。

【図３４】実施形態３において、メモリ・アドレス変換
ユニットの構成を表した図。

【図３５】実施形態３の内部データバスと外部データバ
スの対応関係を説明する図。

【図３６】実施形態３のデータ・バッファを説明する
図。

【符号の説明】

１メモリチップ２タイル・アドレス・バス３データ線４メモリ・アドレス変換ユニット５垂直方向アドレス・バス６メモリ空間横ワード数信号線７縦／横モード選択信号８データバス変換指示信号線１０外部データバス１１水平方向アドレス・バス１２、１３、１４、１５タイル内位置情報バス４０、６１データバッファ４１制御信号線４２、６２外部データバス６３ラッチ切り替え信号６５バンク切り替え信号

Claims

【特許請求の範囲】

【請求項１】（ａ）ｎ個のメモリ・チップにアドレス情
報を供給するための、全メモリ・チップに共通に接続す
る束と、各メモリ・チップに対して個別の組み合わせで
接続する束と、メモリ・データ変換ユニットにデータ変
換方法を指示するための指示信号出力線を持ち、外部よ
り与えられたアドレス情報を元にして各メモリ・チップ
個別に接続する束によって供給するアドレス情報を生成
するために、外部よりアクセス要求されたワード・デー
タが、横方向にピクセル連続か、縦方向にピクセル連続
かを表すモータ選択信号の状態に応じて、アドレス信号
の一部のビットに対して、そのままの論理の信号とイン
バータを通して論理を反転させた信号を、各々ｎ個のメ
モリ・チップに対して個別な組み合わせで供給するモー
ド若しくは全メモリ・チップに対して同一のメモリ・ア
ドレスを供給するモードのモードを選択するメモリ・ア
ドレス変換ユニットと、（ｂ）ｎ個のメモリ・チップと外部データ・バスを構成
するｎ組のデータ線との接続パターンを決定するメモリ
・データ変換ユニットを備えたことを特徴とする複数の
メモリで構成されるメモリ回路のメモリ制御装置。
【請求項２】（ａ）ｎ個のメモリ・チップにアドレス情
報を供給するための、全メモリ・チップに共通に接続す
る束と、各メモリ・チップに対して個別の組み合わせで
接続する束と、メモリ・データ変換ユニットにデータ変
換方法を指示するための指示信号出力線を持ち、外部よ
り与えられたアドレス情報を元にして、各メモリ・チッ
プに共通に接続する束に供給するアドレス信号を、垂直
方向アドレス情報の一部に対して水平方向の全ワード数
情報を乗算し、その結果に対して水平方向アドレス情報
の一部を加算することにより生成するメモリ・アドレス
変換ユニットと、（ｂ）ｎ個のメモリ・チップと外部データ・バスを構成
するｎ組のデータ線との接続パターンを決定するメモリ
・データ変換ユニットを備えたことを特徴とする複数の
メモリで構成されるメモリ回路のメモリ制御装置。
【請求項３】（ａ）メモリ・チップにアドレス情報を供
給するための、全メモリ・チップに共通に接続する束
と、各メモリ・チップに対して個別の組み合わせで接続
する束と、メモリ・データ変換ユニットにデータ変換方
法を指示するための指示信号出力線を持ち、外部より与
えられたアドレス情報を元にして、各メモリ・チップに
共通に接続する束に供給するアドレス信号を、水平方向
アドレス情報の一部に対して垂直方向の全ワード数情報
を乗算し、その結果に対して垂直方向アドレス情報の一
部を加算することにより生成するメモリ・アドレス変換
ユニットと、（ｂ）ｎ個のメモリ・チップと外部データ・バスを構成
するｎ組のデータ線との接続パターンを決定するメモリ
・データ変換ユニットを備えたことを特徴とする複数の
メモリで構成されるメモリ回路のメモリ制御装置。
【請求項４】（ａ）ｎ個のメモリ・チップにアドレス情
報を供給するための、全メモリ・チップに共通に接続す
る束と、各メモリ・チップに対して個別の組み合わせで
接続する束と、メモリ・データ変換ユニットにデータ変
換方法を指示するための指示信号出力線を持つメモリ・
アドレス変換ユニットと、（ｂ）ｎ個のメモリ・チップと外部データ・バスを構成
するｎ組のデータ線との接続パターンを決定するメモリ
・データ変換ユニットと、（ｃ）メモリ・チップに入出力されるｍサイクルのバー
ストデータを蓄えるためのデータ・バッファとを備えた
ことを特徴とする複数のメモリで構成されるメモリ回路
のメモリ制御装置。
【請求項５】（ａ）ｎ個のメモリ・チップにアドレス情
報を供給するための、全メモリ・チップに共通に接続す
る束と、各メモリ・チップに対して個別の組み合わせで
接続する束と、メモリ・データ変換ユニットにデータ変
換方法を指示するための指示信号出力線と、データ・バ
ッファに対する転送データの入出力を行うラッチ回路の
選択を行うための切り替え指示出力信号を持つメモリ・
アドレス変換ユニットと、（ｂ）ｎ個のメモリ・チップと外部データ・バスを構成
するｎ組のデータ線との接続パターンを決定するメモリ
・データ変換ユニットと、（ｃ）メモリ・チップに入出力するデータであり、メモ
リ・チップが内蔵するバンクの数だけ連続して発生する
ｍサイクルのバーストデータを、蓄えるためのデータ・
バッファとを備えたことを特徴とする複数のメモリで構
成されるメモリ回路のメモリ制御装置。