JPH07210545A - 並列処理プロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 省面積を実現するメモリ構成の並列処理プロ
セッサを提供する。 【構成】 並列処理プロセッサには、命令メモリ１０５
と、命令を解読して制御信号を生成するシーケンサ１０
６及びデコーダ１０７と、入力ベクトルデータを複数の
ブロックベクトルデータに分割するベクトル分配器４０
０と、各ブロックベクトルデータの演算をパイプライン
方式で実行するためのベクトル演算器６００と、各ブロ
ックベクトルデータの記憶・取出しとを行うベクトルメ
モリ２００と、演算処理された各ブロックベクトルを結
合するベクトル結合器５００とが配設されている。ベク
トルメモリ２００は、複数の記憶素子部３１０に対し、
１つのアドレスデコーダ３２０と、アドレスデコーダ３
２０で共通に指定された番地に対応する任意の複数記憶
素子部３１０のセルへの書き込み・読み出しを同時に行
わせるよう制御するメモリ制御部３２０とを備えてい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、並列処理プロセッサ
に関するもので、特に高速演算処理性能を要するデジタ
ル画像信号分野で利用するデジタル・シグナル・プロセ
ッサ（ＤＳＰ）に最適なメモリ構成に関するものであ
る。

【０００２】

【従来の技術】従来より、高速演算処理性能を要するデ
ジタル信号処理例えば動画像処理分野においては、ＤＳ
Ｐの処理性能を如何に向上させるか大きな課題である。
一般的なプログラム制御方式のプロセッサ例えばマイク
ロプロセッサ等の命令セットには、演算，メモリ又はレ
ジスタの読みだし，書き込み・分岐等の通常の命令が実
装されており、これらの命令を用いたプログラミングを
１命令ずつ逐次実行していくことで各種の処理を実現し
ているが、演算等の処理をし得る情報量の拡大やその処
理速度を高めることが特に重要である。

【０００３】かかる演算処理性能の向上を図る方式の１
つとして、例えば特開平５−６１９０１号公報に記載さ
れている方式が挙げられる。これは、パイプライン演算
器をプロセッサの演算資源として実装し、命令セットの
中にベクトル演算命令を実現することで、演算処理量と
演算処理速度を向上させようとする方法である。

【０００４】

【発明が解決しようとする課題】しかしながら、例えば
動画像処理の場合、より高解像度の動画像処理を行うこ
とが求められている。そのためには、より大量のデータ
をより迅速に処理する必要があり、上記従来の方式では
一定の限界があった。

【０００５】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、複数個のプロセッサを配置し１つの
命令に応じて複数のデータ処理の流れを生ぜしめるいわ
ゆるＳＩＭＤ構成を採ることで処理性能の向上を図りな
がら、ＳＩＭＤ構成におけるメモリの占有面積の増大を
有効に抑制し得る並列処理プロセッサを提供することに
ある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明の講じた手段は、少なくとも並列ベ
クトル命令を含む命令に従って、入力ベクトルデータを
パイプライン方式により並列処理するための並列処理プ
ロセッサの構成として、上記命令を記憶する命令メモリ
と、上記命令メモリに記憶される命令を解読して制御信
号を生成する制御信号生成部と、上記制御信号生成部で
生成される制御信号を受け、上記入力ベクトルデータを
分割してなる複数のブロックベクトルデータを生成する
ベクトル分配器と、上記ベクトル分配器で生成されるブ
ロックベクトルデータの最大分割数だけ配置され、上記
制御信号生成部から出力される制御信号に応じた各ブロ
ックベクトルデータの演算をパイプライン方式で実行す
るためのベクトル演算器と、上記各ブロックベクトルデ
ータの記憶とその記憶の取出しとを行うためのベクトル
メモリと、上記ベクトル演算器で演算処理された各ブロ
ックベクトルを結合してなる出力ベクトルデータを生成
するベクトル結合器とを設ける。

【０００７】さらに、上記ベクトルメモリを、少なくと
も１つのアドレスデコーダと、上記ベクトル演算器と同
数だけ配置され上記各ブロックベクトルデータをそれぞ
れ格納する記憶素子部と、上記アドレスデコーダで共通
に指定された番地に対応する任意の複数記憶素子部のセ
ルへの書き込み・読み出しを同時に行わせるよう制御す
るメモリ制御部とで構成する。

【０００８】請求項２の発明の講じた手段は、請求項１
記載の並列処理プロセッサにおいて、上記ベクトルメモ
リに、２種類のブロックベクトルを信号を格納するダブ
ルバッファ構成の２つのメモリ回路と、上記各メモリ回
路にアドレスを入力するためのをアクセスする１つのア
ドレスデコーダとを設けたものである。

【０００９】請求項３の発明の講じた手段は、請求項１
又は２記載の並列プロセッサにおいて、上記入力ベクト
ルデータを画像データで構成したものである。

【００１０】

【作用】請求項１の発明では、ベクトル分配器、ベクト
ル結合器、複数のベクトル演算器、複数個のベクトルメ
モリを備えているので、入力ベクトルデータが並列的に
処理され、大量の情報が高速に処理される。しかも、入
力ベクトルデータを分割した複数のブロックベクトルデ
ータに対して同一アドレスに割り当てることによりベク
トルメモリのアドレスデコーダが１個のみでよくなり、
ベクトルメモリの占有面積が削減される。また、ｎ個の
ベクトル演算器を備えたプロセッサにおいて、ｎ個より
小さいｍ個（ｎ＞ｍ）に分割されたブロックベクトルデ
ータしか処理しない場合、余分な記憶素子部を動作させ
る必要がないので、消費電力も低減することになる。

【００１１】請求項２の発明では、２つのメモリ回路を
有する複数バッファ構成のプロセッサにおいても、単一
のアドレスデコーダで制御されるので、さらにベクトル
メモリ全体の占有面積が低減する。

【００１２】請求項３の発明では、画像データ信号を処
理する場合には特に大量の情報を時々刻々に処理する必
要があるが、かかる場合にも面積の小さい高性能の並列
処理プロセッサで円滑に信号処理を行うことが可能にな
る。

【００１３】

【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。

【００１４】図１は、実施例に係る並列処理プロセッサ
の構成を示すブロック図である。このプロセッサは、２
系統の画像データ（＝入力ベクトルデータ）を受けてこ
れをブロックベクトルデータに分割するベクトル分配器
４００と、該ベクトル分配器４００により分割された各
ブロックベクトルデータを並列的に処理する並列処理部
１００と、該並列処理部１００内で処理されたブロック
ベクトルデータを結合して最終的に１系統の画像データ
（＝出力ベクトルデータ）となるように結合するベクト
ル結合器５００と、プロセッサ内の各回路ブロックの動
作をプログラムとして格納する命令メモリ１０５と、上
記命令メモリ１０５内に格納されている命令を順次に読
みだしていくシーケンサ１０６と、読みだされた命令を
解析して各回路ブロックに制御信号を出力するデコーダ
１０７とを備え、２系統の画像データをプログラム制御
により処理を行って１系統の画像データを生成するよう
に構成されている。

【００１５】上記並列処理部１００には、並列ベクトル
命令に基づくベクトル演算をパイプライン方式で実行す
る同一構成の４個のベクトル演算器６００と、ベクトル
データを記憶するための３つのベクトルメモリ２００ａ
〜２００ｃとが配置されている。すなわち、ベクトル分
配器４００と各ベクトル演算器６００の間に配置された
２つの入力側ベクトルメモリ２００ａ，２００ｂに上記
ベクトル分配器４００で分割された各ブロックベクトル
を記憶しておき、この記憶データを各ベクトル演算器６
００における演算に供する一方、各ベクトル演算器６０
０の出力側に配置された出力側ベクトルメモリ２００ｃ
により、各ベクトル演算器６００の演算結果を記憶して
おき、この記憶データをベクトル結合器５００における
出力ベクトルデータの生成と各ベクトル演算器６００に
おける演算とに供するように構成されている。なお、ベ
クトル分配器４００及びベクトル結合器５００は、起動
命令を実行するとシーケンサ１０６とデコーダ１０７と
は独立にベクトル転送が実行可能に構成されている。

【００１６】多くの画像処理例えば空間フィルタリン
グ，パターンマッチング，画像圧縮，伸張等では、Ｉ画
素×Ｊ画素（ブロック）単位で並列処理できるアプリケ
ーションが多く、またそのブロックに対する処理の内容
は全てのブロックに同様のベクトル演算の組み合わせで
あることが多い。上記ベクトル演算とは、１ブロック内
の１画素をベクトルＸの１要素Ｘi としたベクトル演算
である。例えば２ブロックの差分の絶対値Ｚをもとめる
演算は、下記（１）式で表される。

【００１７】 Ｚi ＝｜Ｘi ―Ｙi ｜ (i＝1,2....k) （１） 図２は、上記入力側ベクトルメモリ２００ａ（もう１つ
の入力側ベクトルメモリ２００ｂ及び出力側ベクトルメ
モリ２００ｃも同様の構成を有する）の構成を示すブロ
ック図である。ベクトルメモリ２００ａは、２種類のブ
ロックベクトルを格納するダブルバッファ構成の第１，
第２メモリ回路２１０Ａ，２１０Ｂと、各メモリ回路２
１０Ａ，２１０Ｂにアドレスを入力するためのアドレス
デコーダ２２０とで構成されている。上記各ベクトルメ
モリ２００ａ（２００ｂ，２００ｃ）の各メモリ回路２
１０Ａ，２１０Ｂには、メモリアクセス信号、書込み制
御信号、読出し制御信号が別々に入力される。

【００１８】図３は、上記メモリ回路２１０Ａ（２１０
Ｂ）の構成を示す電気回路図である。メモリ回路２１０
Ａは、多数のメモリセルを有するメモリ部３１０と、こ
のメモリ部３１０への書込み信号や読出し信号を生成す
るメモリ制御部３２０とで構成されている。さらに、上
記メモリ部３１０には、４分割されたブロックベクトル
データ（例えば各々８ビットからなる信号）をそれぞれ
格納する４つの記憶素子部３１０- １〜３１０- ４が収
納されている。ただし、メモリ制御部３２０は、メモリ
アクセス信号と書込み制御信号・読出し制御信号を受け
て書込み信号・読出し信号を生成し、ベクトルメモリ内
の各記憶素子部３１０- １〜３１０- ４への入出力を制
御する。

【００１９】図３に示す構成のごとく、４個のメモリ素
子部３１０- １〜３１０- ４に対して単一のアドレスデ
コーダを配置することで、ベクトルメモリ全体の面積を
削減することができる。また、図２に示す構成のごと
く、２つのメモリ回路２１０Ａ，２１０Ｂに対しても単
一のアドレスデコーダ２２０を配置することで、最終的
に８個の記憶素子部に対して共通のアドレスデコーダを
１つ設ければ済むことになり、ベクトルメモリの占有面
積がより低減されることになる。

【００２０】図４は、上記ベクトル分配器４００の構成
を示すブロック図である。このベクトル分配器４００に
は、外部メモリへのアドレス信号を生成する外部アドレ
ス発生器４０１と、上記各入力側ベクトルメモリ２００
ａ，２００ｂの書き込み動作を制御する書き込み制御信
号を生成する書き込み制御回路４０２と、内部アドレス
発生器４０３とが配設されている。外部アドレス発生器
４０１からのアドレス信号を受けて外部メモリから読み
だされたデータはベクトルメモリ２００ａに入力され
る。一方、書き込み制御回路４０２で生成される書き込
み制御信号は、上記データをどの記憶素子部３１０- １
〜３１０- ４に書き込むかを制御するものである。ま
た、その際に各入力側ベクトルメモリ２００ａ，２００
ｂに出力するアドレス信号は内部アドレス発生器４０３
で生成される。以上のように、ベクトル分配器４００
は、プロセッサ外部に格納されている入力ベクトルデー
タ例えば画像データを連続的に読出し、各ベクトルメモ
リ２００ａ，２００ｂで並列処理できる形式の同数の要
素を有したブロックベクトルデータに分割し、各回路に
分配する。

【００２１】図５は、上記ベクトル結合器５００の構成
を示すブロック図である。ベクトル結合器５００には、
内部アドレス発生器５０３と、出力側ベクトルメモリ２
００ｃの読み出し動作を制御する読み出し制御回路５０
２と、外部アドレス発生器５０１とが配設されている。
出力側ベクトルメモリ２００ｃに格納されているブロッ
クベクトルは、内部アドレス発生器５０３から出力され
るアドレス信号に応じて各ベクトルメモリ２００ｃから
同時に読出される。その際、読出し制御回路５０２によ
って上記ベクトルメモリ２００ｃのどの記憶素子部３１
０- １〜３１０- ４から読み出すかが制御される。そし
て、ベクトル結合器５００の内部で各ブロックベクトル
が結合されて画像データ（出力ベクトルデータ）が生成
され、この画像データは、外部アドレス発生器５０１で
生成されたアドレス信号と同時にプロセッサ外部へ順次
出力される。

【００２２】図６は、上記各ベクトル演算器６００の構
成を示すブロック図である。各ベクトル演算器６００
は、算術論理演算器、乗算器などの２つの演算器６０
１，６０２と、２つのパイプラインレジスタ６０４，６
０５とが複数の選択回路６０７，６０８，６０９，６１
０を介してパイプライン結合されたものである。各ベク
トル演算器６００の動作はすべて同一であり、上記デコ
ーダ１０７からの信号により制御され、ベクトルメモリ
に格納されているブロックベクトルに対して同じベクト
ル演算を同時並列に行う。

【００２３】図７は、本実施例に係る並列処理プロセッ
サが処理する対象データの構成を示す図である。以下、
図７を参照しながらベクトル分配器４００とベクトル結
合器５００との行う動作の概念を説明する。図７に示す
ように、プロセッサで処理される信号は、画像符号化の
規格ＭＰＥＧ，ＪＰＥＧに従い、４つのブロックＡ１〜
Ａ４からなる輝度信号のベクトルデータ７３０と、２つ
のブロックＢ１，Ｂ２からなる色差信号のベクトルデー
タ７４０とがある。そして、１枚のフレーム画像７１０
は、…，ｎ，ｎ，ｎ＋１，ｎ＋２，…と連続する多数の
Ｘ画素×Ｙ画素（例えば１６個×１６個）からなるメイ
ンブロック７２０（マクロブロック）で構成されてい
る。このメインブロック７２０は、輝度信号のベクトル
データ７３０及び輝度信号のベクトルデータ７４０を合
成して構成されるものである。

【００２４】プロセッサが、４個の記憶素子部３１０-
１〜３１０- ４を備えているとすると、ベクトル分配器
４００は、画像データを輝度信号７３０の各ブロックＡ
１〜Ａ４に分割して、入力側ベクトルメモリ２００ａ
（２００ｂ）内の各記憶素子部３１０- １〜３１０- ４
に（Ｘ画素×Ｙ画素）／４のブロックベクトルとして格
納する。

【００２５】また、ベクトル結合器５００は上記分割動
作の逆動作を行い、出力側ベクトルメモリ２００ｃ内の
各記憶素子部３１０- １〜３１０- ４に記憶されている
（Ｘ画素×Ｙ画素）／４のブロックベクトルを結合させ
て、元の画像データの形式のＸ画素×Ｙ画素の画像デー
タの出力ベクトルとして生成する。

【００２６】例えば、輝度信号のベクトルデータ７３０
を処理する場合は、全ての記憶素子部３１０- １〜３１
０- ４にデータに対して書込み／読出しを行なう。しか
し、色差信号のベクトルデータ７４０を処理する場合
は、４個の内の２個、例えば、記憶素子部３１０- １、
３１０- ２に対して書込み・読出しを行なうのみでよ
く、他の２個の記憶素子部３１０- ３、３１０- ４はア
クセスする必要がない。その各記憶素子部の書込み・読
出し制御は、図３に示すメモリ制御部３２０で生成され
る書込み信号・読出し信号によって行われる。この書込
み信号・読出し信号は各々分割する最大のブロックベク
トル数だけ必要であり、この実施例では、各々４本で構
成されている。

【００２７】なお、メモリ部３１０へのデータの書込み
・読出しを行なうかどうかは命令のビットマップにより
判断する。この判断動作は、例えば、ビットマップの４
ビットをメモリアクセス信号に割り当てることにより実
現可能である。

【００２８】以上のように、本実施例における並列処理
プロセッサの構成により、４個のメモリ素子部３１０-
１〜３１０- ４に対して、１個のアドレスデコーダ２２
０を配置するだけで済むので、ベクトルメモリ全体の占
有面積が削減される。加えて、処理するブロックベクト
ル数に応じてメモリアクセス信号を制御するようにして
いるので、ｎ分割（上記実施例における輝度信号の４分
割）より小さいｍ分割（ｎ＞ｍ）（上記実施例における
色差信号の２分割）でしか処理しない場合、余分な記憶
素子部（上記実施例では記憶素子部３１０- ３，３１０
- ４）が動作せず、消費電力の低減をも図ることができ
る。

【００２９】次に、本実施例におけるプロセッサの動作
について説明する。

【００３０】（手順１）最初に２系統の画像データを連
続的なブロックからなる入力ベクトルデータとし、各画
素を連続的にベクトル分配器４００によって２個の入力
側ベクトルメモリ２００ａ，２００ｂ内の第１メモリ回
路２１０Ａに入力する。この時の分配は、メモリ２１０
Ａ内の記憶素子部３１０― １〜３１０― ４に同じ画素
数を格納するように行う。

【００３１】（手順２）次に、入力側ベクトルメモリ２
００ａ，２００ｂの各第１メモリ回路２１０Ａに分配さ
れた各ブロックベクトルデータの差（各要素同士の差）
のベクトル演算を行い、その結果をベクトルメモリ２０
０ａ，２００ｂ内の第１メモリ回路２１０Ａへ格納する
並列ベクトル命令を実行する。

【００３２】また、第１メモリ回路２１０Ａ内のメモリ
を用いてベクトル演算を行なうのと並行して、手順１と
同様のことを第２メモリ回路２１０Ｂ内のメモリに対し
て行なう。

【００３３】（手順３）そして、上記第１メモリ回路２
１０Ａへの並列ベクトル命令と第２メモリ回路２１０Ｂ
へのベクトルデータの入力が終了すると、第１メモリ回
路２１０Ａには各差ベクトルが格納されているので、ベ
クトル結合器５００を用いて、入力データと同様の形式
になるように結合してから、これを出力する。

【００３４】また、ベクトル結合器５００を介して第１
メモリ回路２１０Ａから出力を行うのと並行して、手順
２の第１メモリ回路２１０Ａのベクトル演算と同様の制
御を第２メモリ回路２１０Ｂに対して行なう。

【００３５】（手順４）ベクトル結合器５００を介して
第１メモリ回路２１０Ａから出力を行う上記手順３の制
御と同様の出力制御を第２メモリ回路２１０Ｂに対して
行なう。

【００３６】上記一連の手順において、第１メモリ回路
２１０Ａと第２メモリ回路２１０Ｂとは、図２に示すよ
うに、同一アドレスを入力する構成となっているので、
同じアドレスに対して同時にアクセスが行われる。

【００３７】また、すでに述べたように、第１メモリ回
路２１０Ａと第２メモリ回路２１０Ｂとは、ある期間に
おいて、例えば一方のベクトルメモリがベクトル演算器
６００との間でブロックベクトルを転送可能（アクセス
権がベクトル演算器６００）であるときは、他方のベク
トルメモリはベクトル分配器４００またはベクトル結合
器５００との間での転送可能（アクセス権がベクトル分
配器４００またはベクトル結合器５００）であるように
排他制御される。つまり、その期間が終了すると、アク
セス権の交換を行う。このアクセス権の交換の制御は内
部の特定の命令または外部からの同期信号で行う。

【００３８】つまり、図１に示すプロセッサの動作は、
入力ベクトルの入力、ベクトル演算処理、出力ベクトル
の出力をパイプライン並列で行われる。その動作につい
て、図８のタイミングチャートを参照しながら説明す
る。図８に示すｎ−１，ｎ，ｎ＋１，ｎ＋２，…等の符
号は、図７に示すメインブロック７２０に相当する。図
８に示すように、各回路を通過するデータの処理の流れ
において、左側から順に、輝度信号，色差信号，輝度信
号，色差信号，…の各１ブロックを交互に処理するパイ
プが形成されている。

【００３９】図８の左から２列目のパイプを例にして考
えると、ｎ番目のデータを演算処理している期間には、
（ｎ＋１）番目のデータを入力しており、また、（ｎ−
１）番目のデータの演算結果を出力している。

【００４０】すなわち、図１のプロセッサは、入出力ベ
クトルの外部との転送と演算処理が並列に行われ、ベク
トルデータの高速処理が行なえ、実時間性の要求される
動画像処理にも対応できる。

【００４１】以上説明してきたように、本実施例のプロ
セッサは、例えば画像処理分野で画像分割方式で並列処
理可能なアプリケーションにおいて、外部との転送と演
算処理が並列に行われることにより性能向上を実現する
とともに、従来であれば、２個のメモリ部と２個のアド
レスデコーダで構成されていたダブルバッファ構成メモ
リが、この発明では、ダブルバッファ構成メモリのアド
レスを共通にすることによりアドレスデコーダが１個の
みでよくなり面積削減になる。

【００４２】なお、図７で示した分割・結合の方法は画
像データを矩形のブロックに分割しているが、アプリケ
ーションによって１ライン毎に分割するなどの様々な分
割・結合方式が採れる。

【００４３】またこの実施例では画像データの４個に分
割して並列処理をしたが任意の数に分割しても何ら問題
ない。

【００４４】さらに、この実施例ではダブルバッファ構
成のベクトルメモリについて説明したが、ベクトルメモ
リを任意の数のバッファ構成にしても本発明は有効であ
る。

【００４５】

【発明の効果】請求項１又は２の発明によれば、入力ベ
クトルデータを並列的に処理可能な並列処理プロセッサ
において、ベクトルメモリの占有面積の低減と消費電力
の低減とを図ることができる。

【００４６】請求項３の発明によれば、面積の小さい高
性能の並列処理プロセッサで画像データ信号の信号処理
を円滑に行うことができる。

【図面の簡単な説明】

【図１】実施例における並列処理プロセッサの構成を示
すブロック図である。

【図２】図１におけるベクトルメモリの構成を示すブロ
ック図である。

【図３】図２におけるメモリ回路の構成を示すブロック
図である。

【図４】図１におけるベクトル分配器の構成例を示すブ
ロック図である。

【図５】図１におけるベクトル結合器の構成を示すブロ
ック図である。

【図６】図１におけるベクトル演算器の構成を示すブロ
ック図である。

【図７】実施例における並列処理プロセッサの処理対象
データの構成を示すブロック図である。

【図８】実施例における並列処理プロセッサの動作を示
すタイミング図である。

【符号の説明】

１０５ 命令メモリ １０６ シーケンサ １０７ デコーダ ２００ ベクトルメモリ ２１０ メモリ回路 ３１０ メモリ部 ３２０ メモリ制御部 ４００ ベクトル分配器 ５００ ベクトル結合器 ６００ ベクトル演算器

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/80

Claims (3)

【特許請求の範囲】
1. 【請求項１】 少なくとも並列ベクトル命令を含む命令
   に従って、入力ベクトルデータをパイプライン方式によ
   り並列処理するための並列処理プロセッサであって、 上記命令を記憶する命令メモリと、 上記命令メモリに記憶される命令を解読して制御信号を
   生成する制御信号生成部と、 上記制御信号生成部で生成される制御信号を受け、上記
   入力ベクトルデータを分割してなる複数のブロックベク
   トルデータを生成するベクトル分配器と、 上記ベクトル分配器で生成されるブロックベクトルデー
   タの最大分割数だけ配置され、上記制御信号生成部から
   出力される制御信号に応じた各ブロックベクトルデータ
   の演算をパイプライン方式で実行するためのベクトル演
   算器と、 上記各ブロックベクトルデータの記憶とその記憶の取出
   しとを行うためのベクトルメモリと、 上記ベクトル演算器で演算処理された各ブロックベクト
   ルを結合してなる出力ベクトルデータを生成するベクト
   ル結合器とを備えるとともに、 上記ベクトルメモリは、 少なくとも１つのアドレスデコーダと、 上記ベクトル演算器と同数だけ配置され上記各ブロック
   ベクトルデータをそれぞれ格納する記憶素子部と、 上記アドレスデコーダで共通に指定された番地に対応す
   る任意の複数記憶素子部のセルへの書き込み・読み出し
   を同時に行わせるよう制御するメモリ制御部とで構成さ
   れていることを特徴とする並列処理プロセッサ。
2. 【請求項２】 請求項１記載の並列処理プロセッサにお
   いて、 上記ベクトルメモリは、 ２種類のブロックベクトルを信号を格納するダブルバッ
   ファ構成の２つのメモリ回路と、 上記各メモリ回路にアドレスを入力するための１つのア
   ドレスデコーダとを有することを特徴とする並列処理プ
   ロセッサ。
3. 【請求項３】 請求項１又は２記載の並列プロセッサに
   おいて、 上記入力ベクトルデータは画像データであることを特徴
   とする並列処理プロセッサ。