JPH07152730A - 離散コサイン変換装置 - Google Patents

離散コサイン変換装置

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JPH07152730A
JPH07152730A JP30037593A JP30037593A JPH07152730A JP H07152730 A JPH07152730 A JP H07152730A JP 30037593 A JP30037593 A JP 30037593A JP 30037593 A JP30037593 A JP 30037593A JP H07152730 A JPH07152730 A JP H07152730A
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Riisatsupu Kimu
リーサップ キム
Toru Nagamatsu
松 徹 永
Takayasu Sakurai
井 貴 康 櫻
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Abstract

(57)【要約】 【目的】 分散演算方式によって離散コサイン変換の演
算を行うＬＳＩのメモリの面積を減少する。 【構成】 Ｎ個の入力データの同一桁のＮ個のビット値
をアドレスとし、このアドレスに上記同一桁のＮ個のビ
ット値と変換行列成分との積和データが格納されている
記憶手段と、上記記憶手段から読み出されるデータを累
積加算する累積加算手段と、を有する離散コサイン変換
装置において、上記記憶手段は、同じ値の積和データを
アクセスする、少なくとも２つのアドレスからなる１つ
のアドレスグループについて１つの積和データの格納場
所が割り当てられる記憶部と、上記アドレスグループに
属するアドレスの供給に応じて上記アドレスグループに
割り当てられた格納場所をアクセスするデコーダと、を
備える。 【効果】 メモリに保持する演算結果を共用するので少
ない記憶容量で済み、メモリチップの面積を可及的に削
減することが可能となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は離散コサイン変換装置
（ＤＣＴ，Discrete Cosine Transform ）に関し、特
に、画像データの圧縮や伸長に使用される離散コサイン
変換装置に関する。
【０００２】
【従来の技術】従来、順方向離散コサイン変換／逆方向
離散コサイン変換（ＦＤＣＴ／ＩＤＣＴ，Foward Discr
ete Cosine Transform/Inverse Discrete Cosine Trans
form）の演算処理を行うＬＳＩには、大別して２種類の
演算方式が使用されている。第１の種類のものは、順方
向／逆方向離散コサイン変換の定義式に従って乗算器を
用いて演算を行うものである。すなわち、予め計算さて
いる順方向／逆方向離散コサイン変換の係数をＲＯＭ
（読出専用メモリ）に記録しておく。このＲＯＭから、
対応する係数を逐次読み出し、この係数データと入力さ
れる画像データと積和演算を乗算器で行う。例えば、８
×８画素の順方向／逆方向離散コサイン変換装置であれ
ば、８個の乗算器を用いて並列に演算を行い、或いは、
１個の乗算器を使用して直列な演算を行う。
【０００３】第２の種類のものは、分散演算（ＤＡ，Di
stributed Arithmetic）方式である。この方式は、第１
の種類の方式における、乗算器がＬＳＩ上で大きい面積
を占めるという不具合を回避するために、また、速い動
作速度を得るために考えられたものである。分散演算方
式では、入力画像データとコサイン係数との乗算を乗算
器で実際には行わず、予め積和計算を行った計算結果を
ＲＯＭに格納しておき、加算器を用いて累積加算を行う
ものである。この分散演算方式は、半導体メモリ技術が
非常に発達していることに着目し、乗算器よりもＲＯＭ
の方が、ＬＳＩ上においてより小さい面積で同じ機能を
果たし得るという前提に立つ。
【０００４】分散演算方式の場合、例えば、８×８画素
の順方向／逆方向離散コサイン変換であれば、８個のＲ
ＯＭを必要とする。８個のＲＯＭ各々に必要な記憶容量
は２５６語（Word）である。一般的には、順方向離散コ
サイン変換装置への入力は１語９ビット、逆方向離散コ
サイン変換装置への入力は１語１２ビットであるが、い
ずれの装置でも、装置内部では１語１６ビットに拡張さ
れている。
【０００５】分散演算を行う従来の離散コサイン変換装
置の例について説明する。なお、ｍ×ｎ画素のサンプル
データについて列方向に離散コサイン変換を行い、この
変換結果について、更に行方向に離散コサイン変換を繰
り返せば、いわゆる二次元の離散コサイン変換になるの
で、基本となる一次元の順方向離散コサイン変換装置に
ついて説明する。
【０００６】分散演算を行う順方向離散コサイン変換の
場合、一次元の順方向離散コサイン変換の変換式は、
【０００７】
【数１】 と表される。ここで、Ｘ(k) は変換値、ｘ(m) は画像デ
ータ（標本値系列）である。この中で、(2/N) 1/2 Ｃ
(k) cos ((2m+1)kπ／2N) の部分が係数行列ｄに相当す
る。これをｋ行ｍ列に、例えば、８入力データに対応し
て８行×８列に表現すると、上記変換式は次のマトリク
ス形式で表現される。
【０００８】
【数２】 この変換行列ｄの第１行の８個の夫々の値（ｄ11，
ｄ12，…，ｄ18）と、入力データｘ（＝ｘ0 ，ｘ1 ，ｘ
2 ，…ｘ7 ）の値とを、積和演算した値Ｘ0xをＲＯＭに
格納する。この場合、第１行における積和の一つの値Ｘ
0xは（ｄ11ｘ0 ＋ｄ12ｘ2 ＋ｄ13ｘ3 ＋…ｄ18ｘ7 ）と
して表される。入力データｘが８個（８画素）のとき、
この入力データが二進値で表現されていると、８個の入
力データｘ0，ｘ1 ，ｘ2 ，…ｘ7 の各々は、各々が
“０”または“１”の値を取り得、入力データｘは、２
8 ＝２５６通りの値を持つ。このため、変換行列ｄの一
行につき、ＲＯＭの第１の記憶領域であるバンク０に２
５６個の演算値Ｘ0 〜Ｘ255 を格納する。同様に、変換
行列ｄの第２行の８個の夫々の値ｄ21，ｄ22，…，ｄ28
と、入力データｘ0 ，ｘ1 ，ｘ2 ，…ｘ7 とを、積和演
算して得られた２５６個の値をＲＯＭの第２の記憶領域
であるバンク１に格納する。これを第８行まで繰り返し
て、積和演算した値をＲＯＭのバンク０からバンク７に
格納する。このＲＯＭの各バンクは共通のアドレス信号
によってアクセスされ、各バンクからアドレスに対応す
る格納データが出力される。上記ＲＯＭへの各積和デー
タの記憶に際しては、記憶場所が、その積和演算におけ
る入力データｘ0 ，ｘ1 ，ｘ2 ，…ｘ7 の値に対応する
場所に記憶するようにする。それにより、入力データｘ
をアドレスとしてＲＯＭに与えることにより、入力デー
タの数値ｘ（＝ｘ0 ，ｘ1 ，ｘ2 ，…ｘ7 ）に対応する
積和演算結果Ｘ（＝Ｘ0 ，Ｘ1 ，Ｘ2 ，…，Ｘ7 ）が複
数の記憶場所から出力されるようになる。なお、順方向
の離散コサイン変換と逆方向の離散コサイン変換とで
は、ＲＯＭに形成される変換テーブルの内容（数値）が
異なっている。
【０００９】図６は、上述したような分散演算によって
離散コサイン変換を行うＬＳＩの機能ブロックを概略的
に示している。画像をサンプリングして得られた連続な
画素列である入力データｘi は、例えば、１画素の値が
９ビットで表されるが、必要な演算精度を確保するため
に、途中で１６ビットのデータに変換されてシフトレジ
スタ１１に与えられる。シフトレジスタ１１は、図示し
ないシステムクロックに同期して入力データの画素列を
シフトしながら、直列なデータを並列に変換し、レジス
タ１２0 〜１２7 に供給する。レジスタ１２0 〜１２7
は、１画素分の入力データのシフト周期で、シフトレジ
スタ１１の出力ｘi ，ｘi+1 ，ｘi+2 ，…，ｘi+7 を取
り込む。ここで、レジスタ１２0 〜１２7 に保持される
入力データは、上述した変換行列の入力データｘ0 〜ｘ
7 に対応する。入力データｘ0 〜ｘ7 の８個の各値に基
づいてデコーダ１３は、入力データの値に対応する、２
8＝２５６本の読出信号線ｌ0 〜ｌ255 のうち一つをア
クセスする。
【００１０】デコーダ１３は、例えば、図７に示すよう
に、入力データｘ0 〜ｘ7 が供給されるサブデコーダ１
３ａ〜１３ｄ、各サブデコーダの出力を入力とする４入
力アンドゲートＧ0 〜Ｇ255 等によって構成することが
できる。アンドゲートＧ0 〜Ｇ255 の出力は読出信号線
ｌ0 〜ｌ255 に接続されている。
【００１１】サブデコーダ１３ａは、例えば、図８に示
すように、４つの論理ゲート回路によって構成され、２
つの２進値入力“ｘ0 ｘ1 ”の値の組み合わせ“０
０”、“０１”、“１０”、“１１”に対応する出力に
“Ｈ”信号を出力する。サブデコーダ１３ｂ〜１３ｄも
同様に構成される。
【００１２】このデコーダ１３による、入力データｘ0
〜ｘ7 に対応するいずれかの読出信号線のアクセスによ
って、記憶部１４のバンク０のアドレスｘ0 〜ｘ7 相当
部分に記憶されたｄ11ｘ0 ＋ｄ12ｘ1 ＋，…，ｄ18Ｘ7
の、変換行列の第１行分の積和データが読み出さる。バ
ンク１のアドレスｘ0 〜ｘ7 相当部分に記憶されたｄ21
ｘ0 ＋ｄ22ｘ1 ＋，…，ｄ28Ｘ7 の、変換行列の第２行
分の積和データが読み出さる。バンク２のアドレスｘ0
〜ｘ7 相当部分に記憶されたｄ31ｘ0 ＋ｄ32ｘ1 ＋，
…，ｄ38Ｘ7 の、変換行列の第３行分の積和データが読
み出さる。同様にして、バンク３〜バンク７から、変換
行列の第４行〜第８行に相当する積和データが読み出さ
れる。この記憶部１４の各バンクから読み出された変換
マトリクスの各行に対応する８個の積和データは、累積
加算処理部１５に与えられる。上述したように、入力デ
ータｘi は、１６ビットであるので、１つの入力データ
について１バンクから１６個の出力がなされる。そこ
で、累積加算処理部１５は、入力データｘi の処理中の
桁に対応する、桁シフトを行ってバンクの出力値の累積
加算を繰り返して、１６ビットデータに対応する変換デ
ータＸi を得る。この累積加算処理は、各バンクの出力
について行われる。累積加算処理によって、入力データ
ｘ0 ，ｘ1 ，ｘ2 ，…，ｘ7 に対応する、変換データＸ
0 ，Ｘ2 ，…，Ｘ7 が得られる。この変換データは、シ
フトレジスタ１６に供給される。シフトレジスタ１６
は、データの並列直列変換を行い、図示しないシステム
クロックに同期して、変換データＸ0 ，Ｘ2 ，…，Ｘ7
を出力データとして外部に直列に出力する。
【００１３】
【発明が解決しようとする課題】上述した分散演算方式
は、大きい面積を占める乗算器の代わりに乗算の結果を
予め計算してＲＯＭに入れておく方式なので、この方式
がＬＳＩ上で面積的に利点があるかどうかはＲＯＭの面
積の大きさに関係する。例えば、８×８画素の順方向／
逆方向離散コサイン変換装置の場合、必要なＲＯＭの容
量は２５６×８語になる。これは、ＬＳＩ上で非常に大
きい面積を占める。
【００１４】よって、本発明は、順方向／逆方向離散コ
サイン変換の演算を行うＬＳＩを分散演算方式によって
実現するとき、ＲＯＭの面積を可及的に減少することを
可能とする離散コサイン変換装置を提供することを目的
とする。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明の離散コサイン変換装置は、Ｎ個の入力デー
タの同一桁のＮ個のビット値をアドレスとし、このアド
レスに上記同一桁のＮ個のビット値と変換行列成分との
積和データが格納されている記憶手段と、上記記憶手段
から読み出されるデータを累積加算する累積加算手段
と、を有する離散コサイン変換装置において、上記記憶
手段は、同じ値の積和データをアクセスする、少なくと
も２つのアドレスからなる１つのアドレスグループにつ
いて１つの積和データの格納場所が割り当てられる記憶
部と、上記アドレスグループに属するアドレスの供給に
応じて上記アドレスグループに割り当てられた格納場所
をアクセスするデコーダと、を備えることを特徴とす
る。
【００１６】
【作用】分散演算を行う順方向／逆方向離散コサイン変
換装置の構成においては、乗算器を用いる代わりに、入
力データと変換行列の行列成分との演算結果を予め記憶
部（メモリ）に格納しておく。複雑で回路面積を要する
乗算器を用いない分、面積を小さくすることができる
が、反面、メモリに大量の演算値を保持するので、メモ
リが大きい面積を占める。
【００１７】そこで、メモリの記憶領域を小さくするた
めに、分散演算方式の順方向／逆方向離散コサイン変換
を行うＬＳＩの記憶領域内に形成される変換テーブルの
内容に冗長さに着目する。すなわち、積和演算結果を保
持する変換テーブル内には同じ値が複数に保持されてい
る。同じ値を保持するアドレスのグループが変換テーブ
ル内の同一の記憶場所をアクセスしてデータを共用する
ようにして、変換テーブルの容量、従ってこれを保持す
るメモリの記憶容量を減少し、離散コサイン変換装置が
形成されるチップの面積を可及的に削減することが可能
となる。
【００１８】
【実施例】以下、本発明の実施例について説明する。ま
ず、本発明の着目点について説明する。分散演算を行う
順方向離散コサイン変換の場合、一次元の順方向離散コ
サイン変換の変換式は、入力データを８画素すると、上
記したように、
【００１９】
【数３】 変換行列ｄ11，ｄ12，ｄ13，…ｄ88の、８×８個の数値
を１０進値で示せば、次のようになる。
【００２０】
【数４】 前述したように、この変換行列ｄの第１行８個の夫々の
値と、２進値の入力データｘ0 ，ｘ1 ，ｘ2 ，…ｘ7 の
“０”または“１”とを、積和演算した値がＲＯＭに格
納される。この場合、第１行における積和の一つの値は
ｄ11ｘ0 ＋ｄ12ｘ2 ＋ｄ13ｘ3 ＋…ｄ18ｘ7 として表さ
れる。入力データが８個（８画素）のとき、この入力デ
ータｘ0 ，ｘ1 ，ｘ2 ，…ｘ7 は、２8 ＝２５６通りの
値を持つ。このため、変換行列ｄの一行につき、ＲＯＭ
に２５６の演算値を格納する。同様に、変換行列ｄの第
２行の８個の夫々の値と、入力データｘ0 ，ｘ1 ，
ｘ2 ，…ｘ7 とを、積和演算した値をＲＯＭに格納す
る。これを第８行まで繰り返して、積和演算した値をＲ
ＯＭに格納している。このＲＯＭへの各積和データの記
憶場所は、その積和演算における入力データｘ0 ，
ｘ1 ，ｘ2 ，…ｘ7 をアドレスとする場所に記憶するよ
うにする。それにより、入力データをアドレスとしてＲ
ＯＭに与えることにより、入力データの数値に対応する
積和演算結果が記憶場所から出力されるようになる。
【００２１】ところで、上記変換行列ｄの係数値を観察
すると、次の規則性があることが判る。すなわち、 １）第２行，第４行，第６行，第８行について、その第
１列、第２列、第３列、第４列の各値は、夫々第８列、
第７列、第６列、第５列と絶対値が同じで符号が異なっ
ている。また、 ２）第１行，第３行，第５行，第７行について、その第
１列、第２列、第３列、第４列の各値は、夫々第８列、
第７列、第６列、第５列と値が同じである。
【００２２】このような規則性によって、従来例の如
き、８画素の入力データに対応する積和データを８つの
バンクに夫々２５６個ずつ記憶する記憶部１４の各バン
クには、同じ数値が複数含まれている。
【００２３】例えば、変換行列ｄの第２行と、入力デー
タｘ（＝ｘ0 ，ｘ1 ，ｘ2 ，…ｘ7）との積和計算は、 1.3870ｘ0 ＋1.1759ｘ1 ＋0.7857ｘ2 ＋0.2759ｘ3 −0.
2759ｘ4 −0.7857ｘ5−1.1759ｘ6 −1.3870ｘ7
となる。これを変形して、 ＝1.3870（ｘ0 −ｘ7 ）＋1.1759（ｘ1 −ｘ6 ）＋0.78
57（ｘ2 −ｘ5 ）＋0.2759（ｘ3 −ｘ4 ） と表され
る。
【００２４】この式より、入力データｘのうちの、
ｘ0 、ｘ7 が共に“０”であるときと、ｘ0 、ｘ7 が共
に“１”であるときは、第１の項が“０”になるので、
他の入力データｘ1 ，ｘ2 ，…，ｘ6 が等しければ、積
和計算の結果は同じ値になる。
【００２５】例えば、入力データｘが“０１１０１１０
０”であるときと、“１１１０１１０１”であるときと
は、積和の計算値は共に、０．９となる。
【００２６】同様に、入力データｘのうちのｘ1 、ｘ6
が共に“０”であるときと、ｘ1 、ｘ6 が共に“１”で
あるときは、他の入力データｘ0 ，ｘ2 ，…，ｘ5 ，ｘ
7 が等しければ、積和計算の結果は同じ値になる。入力
データｘのうちのｘ2 、ｘ5が共に“０”であるとき
と、ｘ2 、ｘ5 が共に“１”であるときは、他の入力デ
ータｘ0 ，ｘ1 ，…，ｘ4 ，ｘ5 ，ｘ7 が等しければ、
積和計算の結果は同じ値になる。入力データｘのうちの
ｘ3 、ｘ4 が共に“０”であるときと、ｘ3 、ｘ4 が共
に“１”であるときは、他の入力データｘ0 ，ｘ1 ，ｘ
2 ，ｘ5 ，ｘ6 ，ｘ7 が等しければ、積和計算の結果は
同じ値になる。
【００２７】従って、入力データ“０・ｘ1 ｘ2 ｘ3 ｘ
4 ｘ5 ｘ6 ・０”と入力データ“１・ｘ1 ｘ2 ｘ3 ｘ4
ｘ5 ｘ6 ・１”とが同じアドレスをアクセスするように
すれば、いずれか一方のデータを保持せずに済む。これ
により、第１ビット及び第８ビットによる４つの組み合
わせ、“００”，“０１”，“１０”，“１１”が、
“００”及び“１１”のうち１つと、“０１”と、“１
０”との３つの組み合わせになる。同じ値のデータを共
有すれば、８ビットの入力データｘ0 ｘ1 ｘ2 ｘ3 ｘ4
ｘ5 ｘ6 ｘ7 によって指定される２５６の記憶場所は、
２５６×（３／４）＝１９２の記憶場所で済むことにな
る。
【００２８】更に、入力データ“ｘ0 ・０・ｘ2 ｘ3 ｘ
4 ｘ5 ・０・ｘ7 ”と、“ｘ0 ・１・ｘ2 ｘ3 ｘ4 ｘ5
・１・ｘ7 ”とが同じアドレスをアクセスするようにす
れば、いずれか一方のデータを保持せずに済む。これに
より、第２ビット及び第７ビットによる４つの組み合わ
せ、“００”，“０１”，“１０”，“１１”が、“０
０”及び“１１”のうち１つと、“０１”と、“１０”
との３つの組み合わせになる。同じ値のデータを共有す
れば、８ビットの入力データｘ0 ｘ1 ｘ2 ｘ3ｘ4 ｘ5
ｘ6 ｘ7 によって指定される２５６の記憶場所は、２５
６×（３／４）×（３／４）＝１４４の記憶場所で済む
ことになる。
【００２９】同様に、同じ値のデータを共有することに
して、入力データ“ｘ0 ｘ1 ・０・ｘ3 ｘ4 ・０・ｘ6
ｘ7 ”と、“ｘ0 ｘ1 ・１・ｘ3 ｘ4 ・１・ｘ6 ｘ7 ”
とが同じアドレスをアクセスするようにし、更に、入力
データ“ｘ0 ｘ1 ｘ2 ・０・０・ｘ5 ｘ6 ｘ7 ”と、
“ｘ0 ｘ1 ｘ2 ・１・１・ｘ5 ｘ6 ｘ7 ”とが同じアド
レスをアクセスするようにすれば、上述した８ビットの
入力データｘ0 ｘ1 ｘ2ｘ3 ｘ4 ｘ5 ｘ6 ｘ7 によって
指定される２５６の記憶場所は、２５６×（３／４）×
（３／４）×（３／４）×（３／４）＝８１ の記憶場
所で済むことになる。従って、ＲＯＭの容量を減少でき
る。
【００３０】変換行列ｄの偶数行各々は、同じ規則性を
持つので、上述した第２行についての考察は、他の偶数
行についても適用できる。各偶数行当たり８１個の演算
値を各行に対応して４つのバンクに夫々記憶し、これ等
の記憶された演算値を１つのデコーダでアクセスするこ
とが可能である。
【００３１】次に、変換行列ｄの奇数行についての規則
性を説明する。変換行列ｄの第３行と、入力データｘ
（＝ｘ0 ，ｘ1 ，ｘ2 ，…ｘ7 ）との積和計算は、 1.3066ｘ0 ＋0.5412ｘ1 −0.5412ｘ2 −1.3066ｘ3 −1.
3066ｘ4 −0.5412ｘ5＋0.5412ｘ6 ＋1.3066ｘ7 と
なる。これを変形して、 ＝1.3066（ｘ0 ＋ｘ7 ）＋0.5412（ｘ1 ＋ｘ6 ）−0.54
12（ｘ2 ＋ｘ5 ）−1.3066（ｘ3 ＋ｘ4 ） と表され
る。
【００３２】この式より、入力データｘのうちの、ｘ0
が“０”かつｘ7 が“１”であるときと、ｘ0 が“１”
かつｘ7 が“０”であるときは、第１の項が共に“1.30
66”になるので、他の入力データｘ1 ，ｘ2 ，…，ｘ6
が等しければ、積和計算の結果は同じ値になる。
【００３３】例えば、入力データｘが“０１１０１１０
１”であるときと、“１１１０１１００”であるときと
は、積和の計算値は共に、−０．５４１２となる。
【００３４】同様に、入力データｘのうちのｘ1 、ｘ6
が夫々“０”、“１”であるときと、ｘ1 、ｘ6 が夫々
“１”、“０”であるときは、他の入力データｘ0 ，ｘ
2 ，…，ｘ5 ，ｘ7 が等しければ、積和計算の結果は同
じ値になる。入力データｘのうちのｘ2 、ｘ5 が夫々
“０”、“１”であるときと、ｘ2 、ｘ5 が夫々
“１”、“０”であるときは、他の入力データｘ0 ，ｘ
1 ，…，ｘ4 ，ｘ5 ，ｘ7 が等しければ、積和計算の結
果は同じ値になる。入力データｘのうちのｘ3 、ｘ4 が
夫々“０”、“１”であるときと、ｘ3 、ｘ4 が夫々
“１”、“０”であるときは、他の入力データｘ0 ，ｘ
1 ，ｘ2 ，ｘ5 ，ｘ6 ，ｘ7 が等しければ、積和計算の
結果は同じ値になる。
【００３５】従って、入力データ“０・ｘ1 ｘ2 ｘ3 ｘ
4 ｘ5 ｘ6 ・１”と入力データ“１・ｘ1 ｘ2 ｘ3 ｘ4
ｘ5 ｘ6 ・０”とが同じアドレスをアクセスするように
すれば、いずれか一方のデータを保持せずに済む。これ
により、第１ビット及び第８ビットによる４つの組み合
わせ、“００”，“０１”，“１０”，“１１”が、
“０１”及び“１０”のうち１つと、“００”と、“１
１”との３つの組み合わせになる。同じ値のデータを共
有すれば、８ビットの入力データｘ0 ｘ1 ｘ2 ｘ3 ｘ4
ｘ5 ｘ6 ｘ7 によって指定される２５６の記憶場所は、
２５６×（３／４）＝１９２の記憶場所で済むことにな
る。
【００３６】更に、入力データ“ｘ0 ・０・ｘ2 ｘ3 ｘ
4 ｘ5 ・１・ｘ7 ”と、“ｘ0 ・１・ｘ2 ｘ3 ｘ4 ｘ5
・０・ｘ7 ”とが同じアドレスをアクセスするようにす
れば、いずれか一方のデータを保持せずに済む。これに
より、第２ビット及び第７ビットによる４つの組み合わ
せ、“００”，“０１”，“１０”，“１１”が、“０
１”及び“１０”のうち１つと、“００”と、“１１”
との３つの組み合わせになる。同じ値のデータを共有す
れば、８ビットの入力データｘ0 ｘ1 ｘ2 ｘ3ｘ4 ｘ5
ｘ6 ｘ7 によって指定される２５６の記憶場所は、２５
６×（３／４）×（３／４）＝１４４の記憶場所で済む
ことになる。
【００３７】同様に、同じ値のデータを共有することに
して、入力データ“ｘ0 ｘ1 ・０・ｘ3 ｘ4 ・１・ｘ6
ｘ7 ”と、“ｘ0 ｘ1 ・１・ｘ3 ｘ4 ・０・ｘ6 ｘ7 ”
とが同じアドレスをアクセスするようにし、更に、入力
データ“ｘ0 ｘ1 ｘ2 ・０・１・ｘ5 ｘ6 ｘ7 ”と、
“ｘ0 ｘ1 ｘ2 ・１・０・ｘ5 ｘ6 ｘ7 ”とが同じアド
レスをアクセスするようにすれば、上述した８ビットの
入力データｘ0 ｘ1 ｘ2ｘ3 ｘ4 ｘ5 ｘ6 ｘ7 によって
指定される２５６の記憶場所は、２５６×（３／４）×
（３／４）×（３／４）×（３／４）＝８１ の記憶場
所で済むことになる。従って、ＲＯＭの容量を減少する
ことができる。
【００３８】変換行列ｄの奇数行各々は、同じ規則性を
持つので、上述した第３行についての考察は、他の奇数
行についても適用できる。各奇数行当たり８１個の演算
値を各行に対応して４つのバンクに夫々記憶し、これ等
の記憶された演算値を１つのデコーダでアクセスするこ
とが可能である。
【００３９】図１は、本発明の分散演算によって離散コ
サイン変換を行うＬＳＩの機能ブロックを概略的に示し
ている。同図に示す実施例において従来装置と対応する
部分には同一符号を付し、かかる部分の説明は省略す
る。この実施例では、従来の記憶部１４を複数の記憶部
によって構成する。例えば、変換行列ｄの偶数行の積和
計算と、奇数行の積和計算とに対応して、２つの記憶部
２３及び２４を用いる。記憶部２３は、例えばＲＯＭの
記憶領域相当部分であり、従来の記憶部１４の偶数バン
ク部分を分担し、偶数行の積和演算結果を保持する。記
憶部２４は、例えばＲＯＭの記憶領域相当部分であり、
従来の記憶部１４の奇数バンク部分を分担し、奇数行の
積和演算結果を保持する。記憶部２３及び記憶部２４
は、従来の記憶部１４に比して少ない記憶領域で構成さ
れている。記憶部２３は偶数バンクをデコードするデコ
ーダ２１によってアクセスされ、記憶部２４は奇数バン
クをデコードするデコーダ２２によってアクセスされ
る。デコーダ２１及び記憶部２３によって１つのＲＯＭ
（メモリ）が構成される。デコーダ２２及び記憶部２４
によって１つのＲＯＭ（メモリ）が構成される。
【００４０】図１において、まず、一連の入力データは
シフトレジスタ１１を経て、直並列変換されてレジスタ
１２0 〜１２7 に保持される。レジスタ１２0 〜１２7
の８個の入力データｘ0 〜ｘ7 の各値は、デコーダ２１
及び２２にアドレス信号として与えられる。
【００４１】デコーダ２１は、例えば、図２に示すよう
に、入力データｘ0 ｘ7 が供給されるサブデコーダ２１
ａ、入力データｘ1 ｘ6 が供給されるサブデコーダ２１
ｂ、入力データｘ2 ｘ5 が供給されるサブデコーダ２１
ｃ、入力データｘ3 ｘ4 が供給されるサブデコーダ２１
ｄ、各サブデコーダの出力を入力とする３入力アンドゲ
ートＧ0 〜Ｇ80等によって構成することができる。アン
ドゲートＧ0 〜Ｇ80の出力は読出信号線ｌ0 〜ｌ80に接
続されている。
【００４２】サブデコーダ２１ａは、例えば、図３に示
すように、一方を反転値入力とするアンドゲート、排他
的ノアゲート等の論理ゲート回路によって構成される。
そして、２つの２進値入力“ｘ0 ｘ7 ”の値の組み合わ
せ“００”、“０１”、“１０”、“１１”に対応する
出力端に“Ｈ”信号を出力するが、排他的ノアゲートに
よって入力データｘ0 ｘ7 が“００”または“１１”で
あるとき、同じ出力端子に“Ｈ”信号を出力する。サブ
デコーダ２１ａの出力端子は３つであり、従来のサブデ
コーダ１３ａの出力端子数４よりも１つ少ない。他のサ
ブデコーダ２１ｂ〜２１ｄも同様に構成される。
【００４３】このデコーダ２１の出力は、読出信号線ｌ
0 〜ｌ80を介して記憶部２３の各バンクに与えられる。
デコーダ２１は、与えられる入力データｘ0 〜ｘ7 の値
に対応する読出信号線ｌ0 〜ｌ80のいずれかをアクセス
し、記憶部２３の第１のバンク（バンク０），第２のバ
ンク（バンク２），第３のバンク（バンク４），第４の
バンク（バンク６）に記憶された、変換行列ｄの第２，
４，６，８行の係数値と入力データとの積和のデータを
読み出させる。本発明の着目点として既に説明したよう
に、変換行列ｄの各偶数行における積和計算値が同じも
のは、データを共用すべく、予め記憶部２３に一方の積
和計算値が保持されるようになされている。そして、デ
コーダ２１によって、積和計算値を同じくする一組の入
力データ（アドレス）に対して、同じ記憶場所がアクセ
スされるようになされる。記憶部２３の各バンクから読
み出された変換マトリクスの各偶数行に対応する４個の
積和データは、累積加算処理部１５に順番になるように
対応する入力端子に与えられる。
【００４４】デコーダ２２は、例えば、図２に示される
デコーダ２１と同様に、サブデコーダ、アンドゲート等
によって構成され、アンドゲートＧ0 〜Ｇ80の出力端子
が読出信号線ｌ0 ´〜ｌ80´に接続されている。ただ
し、デコーダ２２は、サブデコーダ２１ａ〜２１ｄに代
えてサブデコーダ２２ａ〜２２ｄ（図示せず）を備えて
いる。サブデコーダ２２ａは、例えば、図４に示すよう
に、反転値を入力とするアンドゲート（ノアゲート）、
インバータ、排他的オアゲート、アンドゲートによって
構成することができる。そして、２つの２進値入力“ｘ
0 ｘ7 ”の値の組み合わせ“００”、“０１”、“１
０”、“１１”に対応する出力端に“Ｈ”信号を出力す
るが、排他的オアゲートによって入力データｘ0 ｘ7 が
“０１”または“１０”であるとき、同じ第２の出力端
子に“Ｈ”信号を出力する。サブデコーダ２２ａの出力
端子は３つであり、従来のサブデコーダ１３ａの出力端
子数４よりも１つ少ない。サブデコーダ２２ｂ〜２２ｄ
も同様に構成される。
【００４５】このデコーダ２２の出力は、読出信号線ｌ
0 ´〜ｌ80´を介して記憶部２４の各バンクに与えられ
る。デコーダ２２は、与えられる入力データｘ0 〜ｘ7
の値に対応する読出信号線ｌ0 ´〜ｌ80´のいずれかを
アクセスし、記憶部２４の第１のバンク（バンク１），
第２のバンク（バンク３），第３のバンク（バンク
５），第４のバンク（バンク７）に記憶された、変換行
列ｄの第１，３，５，７行の係数値と入力データとの積
和のデータを読み出させる。変換行列ｄの各奇数行にお
ける積和計算値が同じものは、データを共用すべく、予
め記憶部２４に一方の積和計算値が保持されるようにな
されている。そして、デコーダ２２によって、積和計算
値を同じくする一組の入力データ（アドレス）に対し
て、同じ記憶場所がアクセスされるようになされる。記
憶部２４の各バンクから読み出された変換マトリクスの
各奇数行に対応する４個の積和データは、累積加算処理
部１５に順番に演算がなされるように対応する入力端子
に与えられる。
【００４６】記憶部２３及び２４の各バンクから読み出
された変換マトリクスの各行に対応する８個の積和デー
タは、累積加算処理部１５に与えられる。上述したよう
に、入力データｘi は、１６ビットであるので、１つの
入力データについて１バンクから１６個の出力がなされ
る。そこで、累積加算処理部１５は、入力データｘiの
処理中の桁に対応する、桁シフトを行ってバンクの出力
値の累積加算を繰り返して、１６ビットデータに対応す
る変換データＸi を得る。この累積加算処理は、各バン
クの出力について行われる。累積加算処理によって、入
力データｘ0 ，ｘ1 ，ｘ2 ，…，ｘ7 に対応する、変換
データＸ1 ，Ｘ2 ，…，Ｘ7 が得られる。この変換デー
タは、シフトレジスタ１６に供給される。シフトレジス
タ１６は、データの並列直列変換を行い、図示しないシ
ステムクロックに同期して、変換データＸ1 ，Ｘ2 ，
…，Ｘ7 を出力データとして外部に直列に出力する。
【００４７】この第１の実施例によれば、従来、ＲＯＭ
の１つのバンクが２５６個のデータを保持する必要があ
ったものが、ＲＯＭの１つのバンクが８１個のデータを
保持するだけで足りることになり、ＲＯＭの面積を減ら
すことができる。
【００４８】なお、積和演算の結果を保持するメモリと
して、一般的にはＲＯＭが使用されるであろうが、勿
論、ＤＲＡＭ、ＳＲＡＭ等のＲＡＭ、ＰＲＯＭ、ＥＰＯ
Ｍ、Ｅ2 −ＰＲＯＭ、いわゆるフラッシュメモリ等の各
種のメモリが使用可能である。本発明が、特定のＲＯＭ
に限定されるものではない。
【００４９】また、上述した実施例では、係数行列ｄに
おける規則性が、奇数行同士、偶数行同士で共通性があ
るので、４バンク構成の２つの記憶部２３及び２４を用
いている。これを係数行列ｄの各行に対応する８個のＲ
ＯＭを用いて構成することもできる。この場合には、各
行についての個別的な規則性に応じたデコーダを形成し
て積和データの共用化を図ることができる。
【００５０】次に、本発明の他の分散演算ついての適用
例について説明する。上述した実施例は、本発明を順方
向離散コサイン変換に適用した場合であった。これを逆
方向離散コサイン変換（ＩＤＣＴ）についても適用する
ことができる。逆方向離散コサイン変換の定義式におけ
る係数マトリクスは、
【００５１】
【数５】 で表される。
【００５２】この場合にも、順方向変換ほどではない
が、一定の規則性が見出される。すなわち、各行の第１
列と、第２列の絶対値が等しい。従って、例えば、第１
行について見れば、次の積和計算となる。 1.0000ｘ0 ＋1.3870ｘ1 ＋1.3066ｘ2 ＋1.1759ｘ3 ＋1.
0000ｘ4 ＋0.7857ｘ5＋0.5412ｘ6 ＋0.2759ｘ7 これ
を変形すると、 ＝1.0000（ｘ0 ＋ｘ4 ）＋1.3870ｘ1 ＋1.3066ｘ2 ＋1.
1759ｘ3 ＋0.7857ｘ5＋0.5412ｘ6 ＋0.2759ｘ7 と表
すことができる。
【００５３】これより、ｘ0 ＝０かつｘ4 ＝１のとき
と、ｘ0 ＝１かつｘ4 ＝０のときとは、積和の計算結果
が同じになる。これは、第４行、５行、８行についても
成り立つ。 入力データ“０・ｘ1 ｘ2 ｘ3 ・１・ｘ4
ｘ5 ｘ6 ｘ7 ”と入力データ“１・ｘ1 ｘ2 ｘ3 ・０・
ｘ4 ｘ5 ｘ6 ｘ7 ”とが同じアドレスをアクセスするよ
うにすれば、いずれか一方のデータを保持せずに済む。
これにより、第１ビットｘ0 及び第４ビットｘ4 による
４つの組み合わせ、“００”，“０１”，“１０”，
“１１”が、“０１”及び“１０”のうち１つと、“０
０”と、“１１”との３つの組み合わせになる。
【００５４】このように動作する、第１行、４行、５
行、８行に対応するＲＯＭのデコーダとして、図４に示
すサブデコーダ２２ａを用いて、図５に示すように、従
来のデコーダ（図７）のサブデコーダの１つを置換えて
実現できる。同図において、図７に示す従来構成のデコ
ーダと対応する部分には同一符号を付し、その説明は省
略する。前述したように、同じ値のデータを共有すれ
ば、８ビットの入力データｘ0 ｘ1 ｘ2 ｘ3 ｘ4 ｘ5 ｘ
6 ｘ7 によって指定される２５６の記憶場所は、２５６
×（３／４）＝１９２の記憶場所で済むことになる。
【００５５】また、第２行について見れば、積和計算
は、 1.0000ｘ0 ＋1.1759ｘ1 ＋0.5412ｘ2 −0.2759ｘ3 −1.
0000ｘ4 −1.3870ｘ5−1.3066ｘ6 −0.7857ｘ7 これ
を変形すると、 ＝1.0000（ｘ0 −ｘ4 ）＋1.1759ｘ1 ＋0.5412ｘ2 −0.
2759ｘ3 −1.3870ｘ5−1.3066ｘ6 −0.7857ｘ7 これより、ｘ0 ＝０かつｘ4 ＝０のときと、ｘ0 ＝１か
つｘ4 ＝１のときとは、積和の計算結果が同じになる。
これは、第３行、６行、７行についても成り立つ。 入
力データ“０・ｘ1 ｘ2 ｘ3 ・０・ｘ4 ｘ5 ｘ6 ｘ7 ”
と入力データ“１・ｘ1 ｘ2 ｘ3 ・１・ｘ4 ｘ5 ｘ6 ｘ
7 ”とが同じアドレスをアクセスするようにすれば、い
ずれか一方のデータを保持せずに済む。これにより、第
１ビットｘ0 及び第４ビットｘ4 による４つの組み合わ
せ、“００”，“０１”，“１０”，“１１”が、“０
０”及び“１１”のうち１つと、“０１”と、“１０”
との３つの組み合わせになる。
【００５６】これは、第２行、３行、６行、７行に対応
するＲＯＭのデコーダとして、図５に示すデコーダのサ
ブデコーダ２２ａを図３に示されるサブデコーダ２１ａ
に置換えて実現できる。これ等の行に対応するＲＯＭ
は、データを共有することにより、８ビットの入力デー
タｘ0 ｘ1 ｘ2 ｘ3 ｘ4 ｘ5 ｘ6 ｘ7 によって指定され
る２５６の記憶場所から、２５６×（３／４）＝１９２
の記憶場所で済むことになる。
【００５７】マトリクス演算を行う離散コサイン変換で
は大量の積和計算を行うので、効率的な演算手法が求め
られる。その一手法として、例えば、特願平５−２６７
３７６号に詳細に説明されているような、バタフライ(b
utterfly) 加算器を用いる高速アルゴリズムがある。こ
の高速アルゴリズムによる順方向の離散コサイン変換は
次式で表される。このような演算を行う離散コサイン変
換にも本発明を適用することができる。
【００５８】
【数６】 ここで、変換行列の各係数は、Ａ＝cos π/4，Ｂ＝cos
π/8，Ｃ＝sin π/8，Ｄ＝cos π/16 ，Ｅ＝cos3π/16
，Ｆ＝sin3π/16 、Ｇ＝sin π/16 である。
【００５９】上記偶数の変換行列の場合、第１列と第４
列の係数は絶対値が等しい関係にある。また、第２列と
第３列も絶対値が等しい。従って、前述したように、デ
コーダ回路に排他的オア、排他的ノアを用いて、積和が
同じ値となる入力値（ｘi ＋ｘi+1 の加算値）に対して
同じ記憶場所がアクセスされるようにして記憶データの
重複を減少し、ＲＯＭの面積を減少することができる。
【００６０】また、バタフライ加算器を使用する逆方向
離散コサイン変換に本発明を適用することもできる。こ
の場合の変換マトリクスは次式のようになる。
【００６１】
【数７】 ここで、変換行列の各係数は、Ａ＝cos π/4，Ｂ＝cos
π/8，Ｃ＝sin π/8，Ｄ＝cos π/16 ，Ｅ＝cos3π/16
，Ｆ＝sin3π/16 、Ｇ＝sin π/16 である。
【００６２】上式において、偶数の入力データＸ0 Ｘ2
Ｘ4 Ｘ6 についての２つのマトリクスは、共に第１列と
第３列の係数値の絶対値が等しい。従って、前述したよ
うに、デコーダ回路に排他的オア、排他的ノアを用い
て、積和が同じ値となる入力値に対して同じ記憶場所が
アクセスされるようにして記憶データの重複を減少し、
ＲＯＭの面積を減少することができる。
【００６３】なお、離散コサイン変換の変換式の係数行
列の各行に対応して行数分のＲＯＭ（メモリ）を使用す
ることができる。こうした場合には、各行毎に、各行毎
の規則性に適合したアドレスデコーダを用いることがで
きる。また、規則性が共通する行を纏めて、これ等の積
和データをバンク形式のＲＯＭに記憶し、より一層の回
路面積の低減を図ることも可能である。
【００６４】
【発明の効果】以上説明したように、本願発明によれ
ば、分散演算方式を用いる離散コサイン変換装置（ＬＳ
Ｉ）のメモリの面積を可及的に減少することが可能とな
る。
【図面の簡単な説明】
【図１】本発明の離散コサイン変換装置の実施例を示す
ブロック図。
【図２】デコーダの構成例を示すブロック回路図。
【図３】サブデコーダの構成例を示す回路図。
【図４】他のサブデコーダの構成例を示す回路図。
【図５】他の実施例のデコーダの構成例を示すブロック
回路図。
【図６】従来の離散コサイン変換装置の例を示すブロッ
ク図。
【図７】従来の離散コサイン変換装置のデコーダの構成
例を示すブロック回路図。
【図８】従来のデコーダのサブデコーダの構成例を示す
回路図。
【符号の説明】
１１ シフトレジスタ １２ レジスタ １３，２１，２２ デコーダ １４，２３，２４ 記憶部（ＲＯＭ） １５ 累積加算処理部 １６ シフトレジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正内容】
【００５８】
【数６】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正内容】
【００６１】
【数７】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/30 Ｈ０４Ｎ 7/133 Ｚ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】Ｎ個の入力データの同一桁のＮ個のビット
    値をアドレスとし、このアドレスに前記同一桁のＮ個の
    ビット値と変換行列成分との積和データが格納されてい
    る記憶手段と、 前記記憶手段から読み出されるデータを累積加算する累
    積加算手段と、を有し、 前記記憶手段は、 同じ値の積和データをアクセスする、少なくとも２つの
    アドレスからなる１つのアドレスグループについて１つ
    の積和データの格納場所が割り当てられる記憶部と、 前記アドレスグループに属するアドレスの供給に応じて
    前記アドレスグループに割り当てられた格納場所をアク
    セスするデコーダと、 を備えることを特徴とする離散コサイン変換装置。
JP30037593A 1993-11-30 1993-11-30 離散コサイン変換装置 Pending JPH07152730A (ja)

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