JPH06274524A - 直交変換回路および逆変換回路 - Google Patents

Abstract

(57)【要約】 【構成】１ビットｉＤＣＴ回路２５−１〜４を並列に配
置し、それらの演算結果２６−１〜４を加算する加算器
６３より構成される。１ビットｉＤＣＴ回路は行列の各
要素の絶対値を２進数表示したときに含まれる“１”の
ビット数が一つ以下の行列と入力ベクトルの積算を行う
回路であり、シフト回路，加減算回路からなる。 【効果】直交変換の行列演算を１ビット毎に計算するこ
とにより従来と同じ動作速度で、しかも、回路規模も増
加させることなしに変換あるいは逆変換処理を実行する
ことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は直交変換を用いた符号化
あるいは復号化処理に係り、特に、画像信号の符号化，
復号化のような大量データの高速な処理を可能とする回
路に関する。

【０００２】

【従来の技術】直交変換は予め定められた個数の信号
を、同じ個数のそれぞれ直交するベクトルの成分に分解
する手法である。直交変換の代表的なものに離散コサイ
ン変換（以下ＤＣＴ）がある。ＤＣＴに関しての詳細
は、例えばケー アール ラオ(K.R.Rao)他著、安田浩
／藤原洋共訳「画像符号化技術−ＤＣＴとその国際標準
−(原著名：Discrete Cosine Transform Algorithms, A
dvantages,Applications)」（オーム社、１９９２．７）
全編にわたって記されている。以下、ＤＣＴの説明を、
本発明に関する部分のみ簡単に行う。数１および数３は
８次のＤＣＴの例である。ＤＣＴでは数１に示すように
ＣＯＳで表現されるベクトル成分に分解される。ＤＣＴ
の逆変換（ｉＤＣＴ）は数２によって表される。

【０００３】

【数１】

【０００４】

【数２】

【０００５】

【数３】

【０００６】数１のＤＣＴおよび数２のｉＤＣＴは入力
ベクトルとＣＯＳで表現される８×８の行列との積によ
っても表現できる。数４ないし数８は数１のＤＣＴ、数
２のｉＤＣＴを行列表現で表したものである。数８は数
２のＣＯＳ部分、Ｃ（ｕ）および１／２の係数部分をす
べてまとめたものである。数７の行列は正規直交行列で
あるため逆行列は元の行列の転置の形になり、ＤＣＴお
よびｉＤＣＴの計算は同じ手順で計算する事ができる。

【０００７】

【数４】

【０００８】

【数５】

【０００９】

【数６】

【００１０】

【数７】

【００１１】

【数８】

【００１２】ＤＣＴは主に画像信号の符号化に用いられ
る。画像信号に用いられるＤＣＴは数１，数２に示した
８次のものが多く、実際には、数８に示されるように、
水平方向・垂直方向に対し変換を施す２次元のものが主
に用いられる。即ち水平８画素，垂直８画素の６４画素
のブロックに対を６４個のそれぞれ直交する周波数成分
に分解する。逆変換（ｉＤＣＴ）は周波数成分を元の画
像に変換する手法である。

【００１３】数９では６４画素の変換に４０９６回の積
和演算が必要であるが、一般には数１０のように１次元
の行列演算の形に変形することにより、積和演算の数を
1024回に減らすとともに数４から数８の１次元のＤＣ
Ｔ，ｉＤＣＴに帰着させることが出来る。２次元のＤＣ
Ｔ，ｉＤＣＴの高速化，簡略化は１次元のＤＣＴ，iDCT
の高速化，簡略化を行うことにより実現が可能である。

【００１４】

【数９】

【００１５】

【数１０】

【００１６】これらのことから、以下、説明を簡単にす
るため、主に１次元のｉＤＣＴを中心に説明を行う。

【００１７】図１，図２に一般的なｉＤＣＴ回路６の構
成を示す。図１，図２は数５をもとに回路化した例であ
る。直交変換においては入力されるデータ数と変換後の
データ数は同じである。そのため、ｉＤＣＴ回路の入出
力条件としては、入力データレートと出力データレート
は同じで、しかも間断なくデータを入力できることが望
まれている。そのため、図１，図２の回路では数８の各
行の演算を並列に行っている。

【００１８】図１では入力された信号１に対し、八つの
積和演算器２−１〜８で数２の積和演算を実行し、復号
画像３−１〜８（それぞれｆ（０）〜ｆ（７）に対応）
を得る。計算結果はブロックの計算終了後、速やかにそ
れぞれ記憶回路７−１〜８に記憶され、積和演算器２−
１〜８は次のブロックのデータの処理を実行する。記憶
回路７−１〜８の信号８−１〜８は選択器４で順に選択
され出力画像信号５を得る。

【００１９】積和演算回路２は図２に示される構成をし
ている。入力信号１は制御回路１３の出力する係数信号
１４と積算器１０で積算される。積算器１０の出力結果
は記憶回路１２の内容１８と加算器１１において加算さ
れ、再び記憶回路１２に記憶される。ただし、各ブロッ
クの第一のデータは加算器１１において加算処理され
ず、直接記憶回路１２に入力して初期化を行う。これら
の積算・加算処理を入力データに同期して８回行うこと
により数１の計算を行うことができる。係数信号１４は
数８の行列の各行に対応する。すなわち、積和演算回路
２−１では数８の１行目の係数が第一列目より順次用い
られ、積和演算回路２−２においては２行目の係数が、
以下同様に２−ｎの回路ではｎ行目の係数が用いられ
る。

【００２０】図３は上記で説明した積和演算回路２の動
作タイミングチャートの形で示す。

【００２１】ＤＣＴの変換は数８を転置した行列を用い
ることにより上記で説明した逆変換と同じ回路により実
行することができる。

【００２２】また、２次元のｉＤＣＴ（８×８）は図４
に示すように１次元ｉＤＣＴ回路６を縦続に接続するこ
とにより実現できる。２次元の入力信号は水平成分を優
先してスキャンし、６４個の１次元信号５４として第一
の逆変換回路２−１に入力される。逆変換回路２−１は
６４個の入力信号を８個ずつ処理して行き、結果を６４
信号分のメモリ５０に格納する。次にメモリ５０に格納
された６４個の信号を２次元に並べ直し、さらに転置し
た後に再び１次元にスキャンして、第二の逆変換回路に
入力する。このメモリ５０のデータ操作はメモリの読み
書きのアドレスを変えることによって容易に実行するこ
とができる。

【００２３】即ち、入力は順にアドレス０，１，２，…
８，９，…，６３と書き込み、出力は０，８，１６，３
２，…，１，９，…，６３の順に読み出せばよい。第二
の逆変換の結果復号された信号５５が得られる。入力を
間断なく行うために、スイッチ５２，５０およびメモリ
５１を付加し、２回の逆変換操作をパイプライン処理を
行う。逆変換回路２−１の結果はスイッチ５２を介して
メモリ５０に書き込まれている時に、逆変換回路２−２
ではメモリ５１にある１操作前の結果をスイッチ５１を
介して読み出す。一巡の操作が終了した時点でスイッチ
５２，５３の接続先を変更することによりパイプライン
処理を行うことができる。

【００２４】これらのｉＤＣＴあるいはＤＣＴ回路２の
中の積和演算回路の数は、積和演算を入力データの８倍
で動作させることにより、一つに減らすことも可能であ
る。

【００２５】

【発明が解決しようとする課題】ＤＣＴおよびｉＤＣＴ
の計算は、八つの積和演算回路を用いることによりデー
タを間断なく処理する事ができるが、積算器の回路規模
は非常に大きいため、ＤＣＴ回路あるいはｉＤＣＴ回路
全体の回路規模が増大してしまう。一方、一つの積和演
算回路のみで実行しようとすると従来の８倍の動作速度
を必要とし、その実現が難しい。

【００２６】

【課題を解決するための手段】上記の課題を解決するに
は、積算に用いるデータを１ビットデータに分割し、積
算部分をシフト演算に置き換え、積和演算後に各ビット
のデータを加算することによって実現できる。

【００２７】

【作用】上記の手段により従来と同じ動作速度で、しか
も、回路規模も増加させることなしに変換あるいは逆変
換処理を実行することができる。

【００２８】

【実施例】図５の実施例を用いて本発明の説明を行う。
図５の実施例は図１と同じ動作を行うものである。図５
中２５の部分が本発明の部分である。その詳細を図６お
よび図７に示す。

【００２９】図５の演算のアルゴリズムを数１１〜１８
を用いて説明する。本発明では実数である行列の係数と
入力信号の積算の方法が主な特徴となる。例えば、−
１．３０６…の係数との積算を考えるとき、その絶対値
の２進数表示は１．０１００１１ …となる。これを、 １.００００００ ＋０.０１００００ ＋０.００００１０ ＋０.０００００１ の成分に分割した後に積算を実行する。各数値は最大一
つの“１”のビットを有しているため、積算はシフト演
算に置き換えることができる。入力信号をＦとしたと
き、 Ｆ ＊ −１.０１００１１ を計算する代わりに、 −Ｆ ＊ １.００００００− Ｆ ＊ ０.０１００００ − Ｆ ＊ ０.００００１０− Ｆ ＊ ０.０００００１ を計算する。

【００３０】数１１〜数１３は数８の８×８の行列を７
ビット精度の２進数表現した例である。

【００３１】

【数１１】

【００３２】

【数１２】

【００３３】

【数１３】

【００３４】本発明では数１１〜数１３の行列を、行列
の各要素の中に有効なビット、即ち“１”であるビット
が一つ以下になるように行列を分解している。数１４〜
数１８は数１２を分解した様子を示している。数１２の
行列の各要素の絶対値を左のビット（Most Significant
Bit：ＭＳＢ）より調べ、最初の“１”の部分のみを取
り出した行列が数１５である。次に、数１２より数１５
を引き同様にＭＳＢよりビットを調べ“１”の部分を取
り出したものが数１６の行列である。数１６の行列は数
１２の行列の各要素のＭＳＢより数えて２番目の“１”
であるビットを示している。これらの操作を繰り返して
ゆき、数１７，数１８を得る。数１８以降は行列の要素
が全て０になるため行列の分解を中止する。この結果、
数１２の行列は数１４のように四つの行列に分解され
る。

【００３５】

【数１４】

【００３６】

【数１５】

【００３７】

【数１６】

【００３８】

【数１７】

【００３９】

【数１８】

【００４０】図５ではこれら数１５〜数１８の各行列に
対して一つの１ビットのｉＤＣＴ回路２５−１〜４が割
り当てられる。入力信号１は各ビット毎に分解された行
列毎に演算されそれぞれの結果２６−１〜４は加算器６
３で加算され、最終結果を得る。

【００４１】図６は図５の１ビットのｉＤＣＴの計算回
路である。信号の流れは図１のiDCT回路と同様である
が、積和演算の代わりにシフト加算回路２０−１〜８が
用いられている点、選択回路４の後段に定数倍回路２１
の回路が挿入されている点が特徴である。

【００４２】図７は図６におけるシフト加算回路２０の
詳細図である。入力された信号１はシフト回路３０にお
いて指定されたビット数ｎだけ右シフト、即ち２のｎ乗
で除算される。シフト結果１５は加減算回路３１におい
て過去の蓄積結果１８に対し加算、あるいは減算され、
記憶回路１２に保持される。これらの処理を８回繰り返
すことにより１ビットｉＤＣＴ回路２５の処理を行う。

【００４３】シフト回路３０におけるシフト数３３や、
加減算器３１の加減算選択信号３４は制御回路３２によ
り発生される。これらの内容およびタイミングの例を図
８に示す。図８は数１５との演算を行う回路の例であ
る。シフト数３３や加減算選択３４は八つのシフト加算
回路においてもそれぞれ異なる。

【００４４】例えば、シフト加算回路２−１では図８に
示すように、１番目の入力信号に対しては０、２番目に
対しては０、以下順に、０，０，０，１，１，２が出力
される。シフト数３３が０の時は入力信号を０ビット右
シフト、即ち、数１５における１.００００００を掛
け、１の場合は１ビット右シフト、即ち０.１００００
０を掛けた値を出力する。一方、加減算選択信号３４は
図８の右のように加算(＋)か減算（−）かあるいは出力
をゼロにするか（０）を選択する。

【００４５】これら、シフト加算した結果は記憶回路７
−１〜８に保持された後、選択回路４により順次選択さ
れる。選択された信号２３は、その選択した順に応じた
出力係数が掛けられ出力される。各記憶回路７−１〜８
に対応する出力係数をａ０〜ａ７としたときの演算行列
を数１９に示す。

【００４６】

【数１９】

【００４７】各出力係数ａ０〜ａ７は全て同じ値でもよ
い。例えば、数１１の場合はａ０＝ａ１＝ａ２＝ａ３＝
ａ４＝ａ５＝ａ６＝ａ７＝０.３５３６…(１／２／sqrt
(2))の場合誤差が最も小さくなる。また、予め数１５〜
数１８の行列の代わりに数８を２進数表示し、ビット毎
に分解した行列を用いることにより、ａ０＝ａ１＝…ａ
７＝１として定数倍回路２１を削除する事も可能であ
り、本発明に含まれる。また、２次元ｉＤＣＴの場合は
先の係数0.3536を２回掛けることになるため、これらを
纏めて１回の積算にすることも本発明に包含される。即
ち、１段目のiDCT回路の定数倍回路２１を削除し、２段
目のｉＤＣＴ回路において２回分の定数倍を行う。先の
例の場合には、０.３５３６…の２乗は０.１２５となる
ため定数倍回路は、３ビット右シフト回路に置き換える
ことができる。

【００４８】上記の行列の分解においては最大一つの
“１”であるビットを持つ要素に分解し、計算した後
に、加算あるいは減算を行ったが、加算と減算を組み合
わせることによって計算回数を削減することが可能であ
る。例えば、行列の係数が、２進数表示で０.１１１１
１１ の時には、上記で説明した方法では６回のシフト
と加算が必要であった。これを１.００００００−０.０
００００１と考えることにより２回のシフトと加減算で
実行できる。このような最適化を行った場合も本発明に
包含される。

【００４９】図７において係数が０である部分は計算を
行わなくてもよい。例えば、一つの行の係数がすべて０
であるような場合には図５においてその行に対するシフ
ト加算回路２０を省略できる。また、一つの行の中で０
でない係数が一つの場合には図７の加減算回路を省略す
ることができる。このような最適化を行った場合も本発
明に包含される。また、各１ビットｉＤＣＴ回路におい
て最適化を行った結果、図５の２５−１〜４のそれぞれ
の回路構成が異なってしまった場合も本発明に包含され
る。

【００５０】図９は本発明の第二の実施例である。図９
は図５の実施例の１ビットｉＤＣＴ回路２５−２〜４の
部分を纏めてｉＤＣＴ回路６に置き換えた点が特徴であ
る。また、計算順も１ビットｉＤＣＴ２５回路とｉＤＣ
Ｔ回路６が同時に計算するのではなく１ビットｉＤＣＴ
回路２５が先に計算を行い、計算終了した後の任意のタ
イミングにｉＤＣＴ回路６が計算を開始することができ
る。１ビットｉＤＣＴ回路２５が先に近似計算を行い、
その結果を信号線６７，スイッチ６５を介して出力し、
後にｉＤＣＴ回路６において誤差信号を計算して先の近
似値に加算し、正確な値をメモリ６４，スイッチ６５を
介して出力する。

【００５１】１ビットｉＤＣＴの計算に用いる行列は図
１０に従い発生する。これは数２０の行列を用いて計算
を行っていることになる。ｉＤＣＴ回路６では数８の行
列の各要素から数２０の行列の各対応する要素の値を引
いた値を要素とする行列を用いて演算を行う。これらの
処理は特にソフトウェアなどを用いて順次にｉＤＣＴの
計算を行う場合に有効である。まず、先に１ビットｉＤ
ＣＴにより高速に近似計算を行い、次に正確な計算を行
う。これにより、例えば、画像の復号化の処理では、処
理開始直後にやや劣化のある画像が表示され、次第に劣
化のない画像に置き換わって行くといった階層的な表示
が可能である。

【００５２】

【数２０】

【００５３】なお、図９において１ビットｉＤＣＴ回路
２５は一つであるが、これを複数個用いて計算をし、そ
の誤差をｉＤＣＴ回路６で計算することも本発明に包含
される。例えば、図５の四つの１ビットｉＤＣＴ回路を
順次計算し、加算した後に誤差成分をｉＤＣＴ回路６で
計算し、それまでの計算結果に加えることにより、図５
よりもさらに計算精度の高いｉＤＣＴを行うことが可能
となる。

【００５４】図１０あるいは数２０で示される行列は先
の図８あるいは数１９で示される行列を簡略化させたも
のである。３ビット以上シフトする部分を０に置き換え
ることによって計算量を削減している。

【００５５】図１１は図７の回路の変形例であり、図９
の１ビットｉＤＣＴ部分に適用することにより効果的に
なる。図１１は図７の回路からシフト回路３０を削除し
たものである。これにより、例えば演算に使用する行列
は数２１のようになり、計算誤差は数１９，数２０に比
べやや大きくなるが、ソフトウェア処理では高速化が、
ハードウェア処理では回路の簡略化を図ることができ
る。

【００５６】

【数２１】

【００５７】図５，図９等の本発明の回路はｉＤＣＴの
計算回路として説明を行ったが、先にも触れたように行
列部分を変えることによりＤＣＴにも容易に適用可能で
ある。即ち、例えば数２２に示す行列を計算することに
よりＤＣＴを計算することができる。先に示した実施例
および、変形例は全てＤＣＴの計算にも適用が可能であ
る。

【００５８】

【数２２】

【００５９】図１２は図５の第三の実施例である。一つ
の１ビットｉＤＣＴ回路２５をその行列の係数を変える
ことにより、図５の１ビットｉＤＣＴ回路２５−１〜４
の計算を順次行って行く。それらの結果６６をメモリ６
４に蓄積加算することによって図５と同じ結果を得るこ
とができる。

【００６０】図１３は第四の実施例であり、図９の変形
例である。図９においては１ビットｉＤＣＴ２５の計算
結果をｉＤＣＴ６の結果に加算していたが、図１３の実
施例ではｉＤＣＴ回路において正確なｉＤＣＴを行い、
結果の加算を行わない。これにより図９より少ない計算
量で、図９と同じ効果を得ることができる。

【００６１】以上説明したｉＤＣＴおよびＤＣＴの演算
は各実施例そのものでなく、組み合わせた形でも実現で
きる。例えば、図５の実施例の１ビットｉＤＣＴ回路２
５−１に数２１の行列を組み合わせることも可能であ
る。

【００６２】図５において１ビットｉＤＣＴ回路には高
速演算が適用可能である。１ビットｉＤＣＴ回路に高速
演算を用いた場合も本発明に包含される。例えば、図１
４は数２１の係数を用いる時の１ビットｉＤＣＴ回路の
高速演算である。入力信号Ｆ（０）〜Ｆ（７）は矢印で
示されたデータどうし加算あるいは減算され丸印で示さ
れる中間結果、例えばＦ０２ｐ等、になる。これら中間
結果もさらに加算あるいは減算され最終的にｆ（０）〜
ｆ（７）を得る。

【００６３】図１５は図１４の高速演算を行うソフトウ
ェアの例である。Ｃ言語で書かれたプログラムの一部を
示している。全ての変数は整数型で、名前は図１４の中
間結果の名前に対応している。

【００６４】図１４の高速演算により、１次元のｉＤＣ
Ｔは加減算２４回と、定数倍の積算８回になる。また、
２次元のｉＤＣＴを行っても加減算４８回と、３ビット
のシフトを６４回行うだけで実行できる。

【００６５】図１６，図１７は本発明を用いた１次元／
２次元のＤＣＴ回路およびｉＤＣＴ回路のブロック図で
ある。２次元ＤＣＴ，ｉＤＣＴは数１０あるいは図４に
示しているものと同じであり、２次元ＤＣＴの結果７２
と中間結果である１次元のＤＣＴの結果７１をスイッチ
７０で切り替えている。また、図１７のｉＤＣＴではス
イッチ７３にて２次元ｉＤＣＴの入力７５と１次元ｉＤ
ＣＴの入力７４を振り分け、１次元ｉＤＣＴの入力は２
段目のｉＤＣＴ回路６−２に入力している。なお、図１
６のＤＣＴ回路６−３，４とｉＤＣＴ回路６−１，２は
先に述べたように同じ回路で係数のみを変えることによ
って実現できる。図１６，図１７において問題になるの
はＤＣＴ回路６−３，４，ｉＤＣＴ６−１，２の出力係
数ａ０〜ａ７の値である。１次元のＤＣＴ，ｉＤＣＴ回
路ではａ０＝ａ１＝…ａ７＝０.３５３６…(＝１／２／
sqrt（２）：sqrtは平方根を表す）である。しかし、行
列の係数に実数を用いると直流成分のＦ（０）が実数値
となり、計算精度によって誤差が生じやすくなり、復号
化した画質にも誤差が見えやすくなる。そこで、１次元
のＤＣＴの結果に予め２＊sqrt（２)（＝２.８２８４
…）あるいはsqrt（２）（＝１.４１４２…）あるいは
１／sqrt（２）（＝０.７０７１…）あるいは１／２／s
qrt（２）(＝０.３５３５…）を乗じておき、逆にｉＤ
ＣＴの時にこれらの値を除することによって、直流成分
の計算が整数演算で実現でき、画質に最も影響を及ぼす
直流成分の誤差をなくすることができる。以上をまとめ
ると下のようになる。下の表は１次元ＤＣＴの結果を予
め先の３通りの倍率にするときの各ＤＣＴ回路６−３，
６−４およびｉＤＣＴ回路６−１，６−２における出力
係数ａ０〜ａ７の値(全て同じ値の場合)を示したもので
ある。なお、表中ｓｑ２はsqrt（２）、即ち、１.４１
４２ …を表す。Ａの項が数１，数２の定義通り、Ｂ，
Ｃ，Ｄ，Ｅがそれぞれ２＊sqrt（２）倍，sqrt（２）
倍，１／sqrt（２）倍，１／２／sqrt（２）倍に相当す
る。

【００６６】

【表１】 ＤＣＴ ｉＤＣＴ ６−３ ６−４ ６−１ ６−２ １次元ＤＣＴの出力倍率 Ａ 1/2/sq2 1/2/sq2 1/2/sq2 1/2/sq2 １ Ｂ １ １／８ １ １／８ ２＊ｓｑ２ Ｃ １／２ １／４ １／２ １／４ ｓｑ２ Ｄ １／４ １／２ １／４ １／２ １／ｓｑ２ Ｅ １／８ １ １／８ １ １／２／ｓｑ２ 上記のＢ，Ｃ，Ｄ，Ｅが本発明に包含されることは明白
である。またＢ，Ｃ，Ｄ，Ｅは積和演算回路を用いた１
次元／２次元ＤＣＴ，ｉＤＣＴ回路にも適用可能であ
る。

【００６７】図１６において１次元ＤＣＴ出力７１と２
次元ＤＣＴ出力はスイッチ７０により切り替えられてい
るが、これらを同時に出力することも本発明に包含され
る。図１７において入力切替スイッチ７３は入力直後に
入っているが、スイッチ５２の直前に配置し、１段目の
ｉＤＣＴ回路６−１の結果と入力された信号とを切り替
えてもよい。また、スイッチ７３は２段目のｉＤＣＴ回
路６−２の直前に配置しても同様の効果が得られる。さ
らに、図１６と同様な構成をとり、１段目のｉＤＣＴの
結果を１次元のｉＤＣＴの結果として出力してもよい。
以上の変形例はすべて本発明に包含される。

【００６８】図１６あるいは図１７において信号を入力
してから１次元ＤＣＴあるいはiDCTの結果が出るまでの
時間と、２次元のＤＣＴ，ｉＤＣＴが出るまでの時間は
異なる。１次元のＤＣＴあるいはｉＤＣＴの結果を遅延
回路において遅延させて、２次元のＤＣＴあるいはｉＤ
ＣＴの結果と同じタイミングに出力することができる。
あるいは、１次元のＤＣＴあるいはｉＤＣＴの入力を遅
延回路において遅延させることによっても同様の効果が
得られる。これらの遅延回路は入力信号の入力順あるい
は出力信号の出力順を変えるバッファと兼ねることも可
能である。上記で述べた遅延回路を含む１次元／２次元
ＤＣＴあるいはｉＤＣＴ回路も本発明に包含される。

【００６９】

【発明の効果】直交変換の行列演算を１ビット毎に計算
することにより従来と同じ動作速度で、しかも、回路規
模も増加させることなしに変換あるいは逆変換処理を実
行することができる。さらに、各ビットの計算をＭＳＢ
より順次行うことにより、ソフトウェア処理などの場合
に概算値を先に高速で計算し、正確な値を順次計算する
ことも可能になる。

【図面の簡単な説明】

【図１】従来の１次元ｉＤＣＴ回路のブロック図。

【図２】図１中の積和演算回路のブロック図。

【図３】図２のｉＤＣＴ回路の動作タイミングチャー
ト。

【図４】２次元ｉＤＣＴの構成例のブロック図。

【図５】本発明による１次元ｉＤＣＴ回路のブロック
図。

【図６】図５の１ビットｉＤＣＴ部分のブロック図。

【図７】図６のシフト加算回路のブロック図。

【図８】図６における制御信号の説明図。

【図９】本発明の第二の実施例のブロック図。

【図１０】図６における制御信号の第二の実施例の説明
図。

【図１１】図７のシフト加算回路のブロック図。

【図１２】本発明の第三の実施例のブロック図。

【図１３】本発明の第四の実施例のブロック図。

【図１４】図１１の高速演算の信号フローチャート。

【図１５】図１３をソフトウェアで実現した例の説明
図。

【図１６】１次元のＤＣＴと２次元のＤＣＴを一つの回
路で実現するブロック図。

【図１７】１次元のｉＤＣＴと２次元のｉＤＣＴを一つ
の回路で実現するブロック図。

【符号の説明】

１…入力データ、２…積和演算回路、４…データ選択回
路、５…出力データ、６…１次元ｉＤＣＴ回路、１０…
積算器、１１…加算器、２５…１次元１ビットｉＤＣＴ
回路、３０…シフト回路、３１…加減算回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】Ｎ次のベクトルを入力し、入力ベクトルと
   直交行列の積算を行いＮ次の出力行列を得る直交変換回
   路において、直交行列に予め定めた係数値を掛け正規化
   する手段，正規化された行列の各要素の絶対値を２進数
   表示したときに含まれる“１”のビット数が一つ以下で
   ある行列の和あるいは差の形に分割する手段，分割され
   た行列と入力ベクトルの積を計算する手段，各分割され
   た行列との積算結果のベクトルを分割した手順に従って
   合成する手段，合成したベクトルに予め定められた出力
   係数を掛ける手段を具備することを特徴とする直交変換
   回路。
2. 【請求項２】Ｎ次の直交変換されたベクトルを入力し、
   入力ベクトルと直交行列の積算を行いＮ次の出力行列を
   得る直交変換の逆変換回路において、直交行列に予め定
   めた係数値を掛け正規化する手段，正規化された行列の
   各要素の絶対値を２進数表示したときに含まれる“１”
   のビット数が一つ以下である行列の和あるいは差の形に
   分割する手段，分割された行列と入力ベクトルの積を計
   算する手段，各分割された行列との積算結果のベクトル
   を分割した手順に従って合成する手段，合成したベクト
   ルに予め定められた出力係数を掛ける手段を具備するこ
   とを特徴とする逆変換回路。
3. 【請求項３】請求項１において、回路を縦続に接続し、
   Ｎ×Ｎ次の直交変換を行う直交変換回路。
4. 【請求項４】請求項２において、回路を縦続に接続し、
   Ｎ×Ｎ次の逆変換を行う逆変換回路。
5. 【請求項５】請求項１のベクトル合成において、分割し
   た数よりも少ないベクトルを用いて合成を行う手段を具
   備する直交変換回路。
6. 【請求項６】請求項２のベクトル合成において、分割し
   た数よりも少ないベクトルを用いて合成を行う手段を具
   備する逆変換回路。