JPH0540776A - 二次元ｄｃｔマトリクス演算回路 - Google Patents
二次元ｄｃｔマトリクス演算回路Info
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- JPH0540776A JPH0540776A JP3193838A JP19383891A JPH0540776A JP H0540776 A JPH0540776 A JP H0540776A JP 3193838 A JP3193838 A JP 3193838A JP 19383891 A JP19383891 A JP 19383891A JP H0540776 A JPH0540776 A JP H0540776A
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Abstract
(57)【要約】
【目的】ＤＣＴマトリクス演算を行う回路に関し、二次
元ＤＣＴマトリクス演算時の回路規模を縮小できるＤＣ
Ｔマトリクス演算回路の実現を目的とする。 【構成】一次元のＤＣＴマトリクス演算回路１に対し
て、転置ＲＡＭ２で入力マトリクスの行の要素と列の要
素とを入れ替えたマトリクスからなる出力を発生し、セ
レクタ３で入力信号と転置ＲＡＭ２の出力とを切り替え
てＤＣＴマトリクス演算回路１に入力するようにして、
入力信号に対して一次元のＤＣＴマトリクス演算を行っ
て求められたＤＣＴマトリクスを、行の要素と列の要素
とを入れ替えて得られたＤＣＴマトリクスに対して、再
び一次元のＤＣＴマトリクス演算を行なうことによっ
て、二次元のＤＣＴマトリクスを求めることで構成す
る。
元ＤＣＴマトリクス演算時の回路規模を縮小できるＤＣ
Ｔマトリクス演算回路の実現を目的とする。 【構成】一次元のＤＣＴマトリクス演算回路１に対し
て、転置ＲＡＭ２で入力マトリクスの行の要素と列の要
素とを入れ替えたマトリクスからなる出力を発生し、セ
レクタ３で入力信号と転置ＲＡＭ２の出力とを切り替え
てＤＣＴマトリクス演算回路１に入力するようにして、
入力信号に対して一次元のＤＣＴマトリクス演算を行っ
て求められたＤＣＴマトリクスを、行の要素と列の要素
とを入れ替えて得られたＤＣＴマトリクスに対して、再
び一次元のＤＣＴマトリクス演算を行なうことによっ
て、二次元のＤＣＴマトリクスを求めることで構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、離散的コサイン変換
（ＤＣＴ）マトリクス演算を行う回路に関し、特に二次
元ＤＣＴマトリクス演算を行う際の回路規模を縮小する
ことができる二次元ＤＣＴマトリクス演算回路に関する
ものである。
（ＤＣＴ）マトリクス演算を行う回路に関し、特に二次
元ＤＣＴマトリクス演算を行う際の回路規模を縮小する
ことができる二次元ＤＣＴマトリクス演算回路に関する
ものである。
【０００２】ＤＣＴマトリクス演算回路は、例えば画像
処理の分野において、時間軸上の事象をＤＣＴ演算によ
って周波数軸上に変換して帯域圧縮を行う等の目的に用
いられるものであり、画像処理において国際標準化され
ているものであって、このような処理において必要不可
欠なものとなっている。
処理の分野において、時間軸上の事象をＤＣＴ演算によ
って周波数軸上に変換して帯域圧縮を行う等の目的に用
いられるものであり、画像処理において国際標準化され
ているものであって、このような処理において必要不可
欠なものとなっている。
【０００３】このようなＤＣＴマトリクス演算を二次元
について行なうための二次元ＤＣＴマトリクス演算回路
は、一般にＬＳＩ化して実現されるが、そのため、ゲー
ト規模をできるだけ小さく抑えることができるようにす
ることが要望される。
について行なうための二次元ＤＣＴマトリクス演算回路
は、一般にＬＳＩ化して実現されるが、そのため、ゲー
ト規模をできるだけ小さく抑えることができるようにす
ることが要望される。
【０００４】
【従来の技術】図４は、従来の二次元ＤＣＴマトリクス
演算回路を示したものであって、１１，１２は一次元の
ＤＣＴマトリクス演算回路、１３は転置ＲＡＭである。
演算回路を示したものであって、１１，１２は一次元の
ＤＣＴマトリクス演算回路、１３は転置ＲＡＭである。
【０００５】図４において、第１のＤＣＴマトリクス演
算回路１１は入力信号に対して一次元のＤＣＴマトリク
ス演算を行う。転置ＲＡＭ１３は、ＤＣＴマトリクス演
算回路１１によって求められた一次元のＤＣＴマトリク
スを入力されたとき、行の要素と列の要素とを入れ替え
た一次元のＤＣＴマトリクスを出力する。第２のＤＣＴ
マトリクス演算回路１２は、転置ＲＡＭ１３によって求
められた転置ＤＣＴマトリクスに対して再びＤＣＴマト
リクス演算を行う。これによって、〔Ｙ〕＝〔〔Ｄ〕・
〔Ｘ〕〕T 〕T で示される二次元のＤＣＴマトリクスを
求めることができる。
算回路１１は入力信号に対して一次元のＤＣＴマトリク
ス演算を行う。転置ＲＡＭ１３は、ＤＣＴマトリクス演
算回路１１によって求められた一次元のＤＣＴマトリク
スを入力されたとき、行の要素と列の要素とを入れ替え
た一次元のＤＣＴマトリクスを出力する。第２のＤＣＴ
マトリクス演算回路１２は、転置ＲＡＭ１３によって求
められた転置ＤＣＴマトリクスに対して再びＤＣＴマト
リクス演算を行う。これによって、〔Ｙ〕＝〔〔Ｄ〕・
〔Ｘ〕〕T 〕T で示される二次元のＤＣＴマトリクスを
求めることができる。
【０００６】
【発明が解決しようとする課題】図４に示された従来の
二次元ＤＣＴマトリクス演算回路は、一次元のＤＣＴマ
トリクス演算回路を２個必要とするため、回路規模が大
きくなり、従って、全体のゲート数が増大するという問
題があった。
二次元ＤＣＴマトリクス演算回路は、一次元のＤＣＴマ
トリクス演算回路を２個必要とするため、回路規模が大
きくなり、従って、全体のゲート数が増大するという問
題があった。
【０００７】本発明は、このような従来技術の課題を解
決しようとするものであって、二次元ＤＣＴマトリクス
演算回路において、回路規模の縮小を図ることができる
ようにすることを目的としている。
決しようとするものであって、二次元ＤＣＴマトリクス
演算回路において、回路規模の縮小を図ることができる
ようにすることを目的としている。
【０００８】
【課題を解決するための手段】本発明は、一次元のＤＣ
Ｔマトリクス演算回路と、入力マトリクスに対してその
行の要素と列の要素とを入れ替えたマトリクスからなる
出力を発生する転置ＲＡＭと、入力信号とこの転置ＲＡ
Ｍの出力とを切り替えてＤＣＴマトリクス演算回路に入
力するセレクタとを有し、入力信号に対して一次元のＤ
ＣＴマトリクス演算回路によってＤＣＴマトリクス演算
を行って求められたＤＣＴマトリクスを、転置ＲＡＭ２
によって行の要素と列の要素とを入れ替えて得られたＤ
ＣＴマトリクスに対して、ＤＣＴマトリクス演算回路１
によって再び一次元のＤＣＴマトリクス演算を行って、
二次元のＤＣＴマトリクスを求めることを特徴とするも
のである。
Ｔマトリクス演算回路と、入力マトリクスに対してその
行の要素と列の要素とを入れ替えたマトリクスからなる
出力を発生する転置ＲＡＭと、入力信号とこの転置ＲＡ
Ｍの出力とを切り替えてＤＣＴマトリクス演算回路に入
力するセレクタとを有し、入力信号に対して一次元のＤ
ＣＴマトリクス演算回路によってＤＣＴマトリクス演算
を行って求められたＤＣＴマトリクスを、転置ＲＡＭ２
によって行の要素と列の要素とを入れ替えて得られたＤ
ＣＴマトリクスに対して、ＤＣＴマトリクス演算回路１
によって再び一次元のＤＣＴマトリクス演算を行って、
二次元のＤＣＴマトリクスを求めることを特徴とするも
のである。
【０００９】また本発明は、この場合に、一次元のＤＣ
Ｔマトリクス演算回路が、ＤＣＴ変換係数を格納した係
数ＲＯＭ部と、入力データと係数ＲＯＭ部から読み出し
たＤＣＴ変換係数との乗算を行う乗算部と、乗算結果と
入力データについての前回の演算結果とを加算する加算
部と、加算結果を保持して次の演算時出力する複数のレ
ジスタと、この複数のレジスタの出力を選択するセレク
タと、複数のレジスタに対する入力の選択とセレクタに
おける出力の選択とを行うコントロール部とを備え、一
つの入力データに対して係数ＲＯＭ部から読み出した複
数のＤＣＴ変換係数を用いて乗算および加算の演算を順
次行い、演算結果によって複数のレジスタを順次更新す
る処理をＤＣＴマトリクスの行方向の要素数回行ってＤ
ＣＴマトリクスの行方向の要素を求め、この演算をＤＣ
Ｔマトリクスの列方向の要素数回行うことによって、Ｄ
ＣＴマトリクスの行方向および列方向のすべての要素を
求めることを特徴とするものである。
Ｔマトリクス演算回路が、ＤＣＴ変換係数を格納した係
数ＲＯＭ部と、入力データと係数ＲＯＭ部から読み出し
たＤＣＴ変換係数との乗算を行う乗算部と、乗算結果と
入力データについての前回の演算結果とを加算する加算
部と、加算結果を保持して次の演算時出力する複数のレ
ジスタと、この複数のレジスタの出力を選択するセレク
タと、複数のレジスタに対する入力の選択とセレクタに
おける出力の選択とを行うコントロール部とを備え、一
つの入力データに対して係数ＲＯＭ部から読み出した複
数のＤＣＴ変換係数を用いて乗算および加算の演算を順
次行い、演算結果によって複数のレジスタを順次更新す
る処理をＤＣＴマトリクスの行方向の要素数回行ってＤ
ＣＴマトリクスの行方向の要素を求め、この演算をＤＣ
Ｔマトリクスの列方向の要素数回行うことによって、Ｄ
ＣＴマトリクスの行方向および列方向のすべての要素を
求めることを特徴とするものである。
【００１０】さらにまた本発明は、この場合に、一次元
のＤＣＴマトリクス演算回路が、乗算部と、加算部と、
レジスタと、セレクタとからなる演算回路を複数組有
し、一つの入力データに対して係数ＲＯＭ部からこの複
数組の演算回路に対応して読み出した複数のＤＣＴ変換
係数を用いてそれぞれ演算を行なうことによって、ＤＣ
Ｔマトリクスの行および列方向のすべての要素を求める
ことを特徴とするものである。
のＤＣＴマトリクス演算回路が、乗算部と、加算部と、
レジスタと、セレクタとからなる演算回路を複数組有
し、一つの入力データに対して係数ＲＯＭ部からこの複
数組の演算回路に対応して読み出した複数のＤＣＴ変換
係数を用いてそれぞれ演算を行なうことによって、ＤＣ
Ｔマトリクスの行および列方向のすべての要素を求める
ことを特徴とするものである。
【００１１】
【作用】図１は、本発明の原理的構成を示したものであ
って、１はＤＣＴマトリクス演算回路、２はＤＣＴマト
リクスの行と列とを入れ替える転置ＲＡＭ、３は入力と
転置ＲＡＭ２の出力とを切り替えるセレクタである。Ｄ
ＣＴマトリクス演算回路１は、ＤＣＴ変換係数を格納す
る係数ＲＯＭ部４と、積和演算を行なう積和演算回路１
０とからなっている。
って、１はＤＣＴマトリクス演算回路、２はＤＣＴマト
リクスの行と列とを入れ替える転置ＲＡＭ、３は入力と
転置ＲＡＭ２の出力とを切り替えるセレクタである。Ｄ
ＣＴマトリクス演算回路１は、ＤＣＴ変換係数を格納す
る係数ＲＯＭ部４と、積和演算を行なう積和演算回路１
０とからなっている。
【００１２】積和演算回路１０は、セレクタ３を経て入
力された入力データと、係数ＲＯＭ部４から読み出され
た複数のＤＣＴ変換係数とを乗算して、これに前回の演
算結果を加算して保持する積和演算を、ＤＣＴマトリク
スの行方向の要素数回行なってＤＣＴマトリクスの行方
向の要素を求め、さらにこの演算をＤＣＴマトリクスの
列方向の要素数回行なうことによって、ＤＣＴマトリク
スの行方向および列方向のすべての要素を求める。
力された入力データと、係数ＲＯＭ部４から読み出され
た複数のＤＣＴ変換係数とを乗算して、これに前回の演
算結果を加算して保持する積和演算を、ＤＣＴマトリク
スの行方向の要素数回行なってＤＣＴマトリクスの行方
向の要素を求め、さらにこの演算をＤＣＴマトリクスの
列方向の要素数回行なうことによって、ＤＣＴマトリク
スの行方向および列方向のすべての要素を求める。
【００１３】このようにして求められた一次元のＤＣＴ
マトリクスを転置ＲＡＭ２に入力することによって、入
力マトリクスに対してその行の要素と列の要素とを入れ
替えたマトリクスからなる出力を発生する。この出力を
セレクタ３を経て再び積和演算回路１０に入力すること
によって、積和演算を、ＤＣＴマトリクスの行方向の要
素数回行なってＤＣＴマトリクスの行方向の要素を求
め、さらにこのような積和演算を、ＤＣＴマトリクスの
列方向の要素数回行なうことによって、ＤＣＴマトリク
スの行方向および列方向のすべての要素を求める。
マトリクスを転置ＲＡＭ２に入力することによって、入
力マトリクスに対してその行の要素と列の要素とを入れ
替えたマトリクスからなる出力を発生する。この出力を
セレクタ３を経て再び積和演算回路１０に入力すること
によって、積和演算を、ＤＣＴマトリクスの行方向の要
素数回行なってＤＣＴマトリクスの行方向の要素を求
め、さらにこのような積和演算を、ＤＣＴマトリクスの
列方向の要素数回行なうことによって、ＤＣＴマトリク
スの行方向および列方向のすべての要素を求める。
【００１４】このようにして、二次元のＤＣＴマトリク
スを求めることができるが、この際、ＤＣＴマトリクス
演算回路を、１演算周期に時分割的に２回使用して二次
元ＤＣＴマトリクス演算を行なうので、回路規模を縮小
し、ゲート数を少なくすることができる。
スを求めることができるが、この際、ＤＣＴマトリクス
演算回路を、１演算周期に時分割的に２回使用して二次
元ＤＣＴマトリクス演算を行なうので、回路規模を縮小
し、ゲート数を少なくすることができる。
【００１５】また、この際使用するＤＣＴマトリクス演
算回路として、ＤＣＴ変換係数を格納した係数ＲＯＭ部
４と、乗算部５によって入力データと係数ＲＯＭ部４か
ら読み出したＤＣＴ変換係数との乗算を行い、加算部６
によって乗算結果と入力データについての前回の演算結
果との加算を行ない、複数のレジスタ７にこの加算結果
を保持して次の演算時出力し、セレクタ８によって複数
のレジスタ７の出力を選択するとともに、コントロール
部９によって複数のレジスタ７に対する入力の選択とセ
レクタ８における出力の選択とを行う積和演算回路１０
とを備えたものを用い、一つの入力データに対して係数
ＲＯＭ部４から読み出した複数のＤＣＴ変換係数を使用
して乗算および加算の演算を順次行い、演算結果によっ
て複数のレジスタ７を順次更新する処理を、ＤＣＴマト
リクスの行方向の要素数回行ってＤＣＴマトリクスの行
方向の要素を求め、この演算をＤＣＴマトリクスの列方
向の要素数回行うことによってＤＣＴマトリクスの行方
向および列方向のすべての要素を求めるようにしてもよ
い。
算回路として、ＤＣＴ変換係数を格納した係数ＲＯＭ部
４と、乗算部５によって入力データと係数ＲＯＭ部４か
ら読み出したＤＣＴ変換係数との乗算を行い、加算部６
によって乗算結果と入力データについての前回の演算結
果との加算を行ない、複数のレジスタ７にこの加算結果
を保持して次の演算時出力し、セレクタ８によって複数
のレジスタ７の出力を選択するとともに、コントロール
部９によって複数のレジスタ７に対する入力の選択とセ
レクタ８における出力の選択とを行う積和演算回路１０
とを備えたものを用い、一つの入力データに対して係数
ＲＯＭ部４から読み出した複数のＤＣＴ変換係数を使用
して乗算および加算の演算を順次行い、演算結果によっ
て複数のレジスタ７を順次更新する処理を、ＤＣＴマト
リクスの行方向の要素数回行ってＤＣＴマトリクスの行
方向の要素を求め、この演算をＤＣＴマトリクスの列方
向の要素数回行うことによってＤＣＴマトリクスの行方
向および列方向のすべての要素を求めるようにしてもよ
い。
【００１６】このようなＤＣＴマトリクス演算回路を用
いることによって、ＤＣＴマトリクス演算に必要な乗算
器と加算器の数を減少させることができるので、二次元
ＤＣＴマトリクス演算回路のゲート規模をさらに縮小す
ることができる。
いることによって、ＤＣＴマトリクス演算に必要な乗算
器と加算器の数を減少させることができるので、二次元
ＤＣＴマトリクス演算回路のゲート規模をさらに縮小す
ることができる。
【００１７】さらに、ＤＣＴマトリクス演算回路とし
て、乗算部５と、加算部６と、レジスタ７と、セレクタ
８とからなる演算回路を複数組有し、一つの入力データ
に対して係数ＲＯＭ部４からこの複数組の演算回路に対
応して読み出した複数のＤＣＴ変換係数を用いてそれぞ
れ演算を行なうことによって、ＤＣＴマトリクスの行お
よび列方向のすべての要素を求めるようにしたものを用
いてもよい。
て、乗算部５と、加算部６と、レジスタ７と、セレクタ
８とからなる演算回路を複数組有し、一つの入力データ
に対して係数ＲＯＭ部４からこの複数組の演算回路に対
応して読み出した複数のＤＣＴ変換係数を用いてそれぞ
れ演算を行なうことによって、ＤＣＴマトリクスの行お
よび列方向のすべての要素を求めるようにしたものを用
いてもよい。
【００１８】このようなＤＣＴマトリクス演算回路を用
いた場合は、乗算器の演算速度の制限に基づくＤＣＴマ
トリクス演算回路の演算の遅れを少なくすることができ
る。
いた場合は、乗算器の演算速度の制限に基づくＤＣＴマ
トリクス演算回路の演算の遅れを少なくすることができ
る。
【００１９】
【実施例】図２は、本発明の一実施例の構成を示したも
のであって、２×２のマトリクス演算を行なう場合を例
示している。図中において、２１は乗算器、２２は加算
器、２３1,２３2 は積和演算結果を一時保持するレジス
タ、２４はレジスタ２３1,２３2 の出力を選択するセレ
クタ、２５はＤＣＴ変換係数を格納する係数ＲＯＭであ
って、これらは一次元のＤＣＴマトリクス演算回路２０
を構成している。また２６は入力信号を選択するセレク
タ、２７は一次元のＤＣＴマトリクス演算結果を一時保
持するレジスタ、２８は一次元ＤＣＴマトリクスの行と
列とを入れ替えて出力する転置ＲＡＭ、２９は二次元Ｄ
ＣＴマトリクス演算結果を一時保持するレジスタ、３０
は各部の時分割動作を制御するコントロール部である。
のであって、２×２のマトリクス演算を行なう場合を例
示している。図中において、２１は乗算器、２２は加算
器、２３1,２３2 は積和演算結果を一時保持するレジス
タ、２４はレジスタ２３1,２３2 の出力を選択するセレ
クタ、２５はＤＣＴ変換係数を格納する係数ＲＯＭであ
って、これらは一次元のＤＣＴマトリクス演算回路２０
を構成している。また２６は入力信号を選択するセレク
タ、２７は一次元のＤＣＴマトリクス演算結果を一時保
持するレジスタ、２８は一次元ＤＣＴマトリクスの行と
列とを入れ替えて出力する転置ＲＡＭ、２９は二次元Ｄ
ＣＴマトリクス演算結果を一時保持するレジスタ、３０
は各部の時分割動作を制御するコントロール部である。
【００２０】図２において、セレクタ２６は最初入力信
号の側に切り替えられていて、入力データｘ11に対し
て、乗算器２１で、係数ＲＯＭ２５から読み出されたＤ
ＣＴ変換係数ｄ11, ｄ21を乗算して、乗算結果ｘ11ｄ
11, ｘ11ｄ21を得る。コントロール部３０は、各レジス
タのイネーブル信号を制御して、乗算結果ｘ11ｄ11, ｘ
11ｄ21をレジスタ２３1,２３2 に保持させる。次の入力
データｘ21に対して、係数ＲＯＭ２５から読み出された
ＤＣＴ変換係数ｄ12, ｄ22を乗算して乗算結果ｘ21ｄ
12, ｘ21ｄ22を得るが、この際コントロール部３０は、
セレクタ２４を制御してレジスタ２３1,２３2 から前回
の乗算結果ｘ11ｄ11, ｘ11ｄ21を読み出すので、加算器
２２によって加算を行なって、再びレジスタ２３1,２３
2 に保持する累積加算が行なわれる。同様の演算を２回
繰り返して行うことによって、マトリクスの要素ｙ11,
ｙ21が作成される。このような演算をさらに列方向に２
回繰り返して行うことによって、一次元のＤＣＴマトリ
クス演算が行なわれる。
号の側に切り替えられていて、入力データｘ11に対し
て、乗算器２１で、係数ＲＯＭ２５から読み出されたＤ
ＣＴ変換係数ｄ11, ｄ21を乗算して、乗算結果ｘ11ｄ
11, ｘ11ｄ21を得る。コントロール部３０は、各レジス
タのイネーブル信号を制御して、乗算結果ｘ11ｄ11, ｘ
11ｄ21をレジスタ２３1,２３2 に保持させる。次の入力
データｘ21に対して、係数ＲＯＭ２５から読み出された
ＤＣＴ変換係数ｄ12, ｄ22を乗算して乗算結果ｘ21ｄ
12, ｘ21ｄ22を得るが、この際コントロール部３０は、
セレクタ２４を制御してレジスタ２３1,２３2 から前回
の乗算結果ｘ11ｄ11, ｘ11ｄ21を読み出すので、加算器
２２によって加算を行なって、再びレジスタ２３1,２３
2 に保持する累積加算が行なわれる。同様の演算を２回
繰り返して行うことによって、マトリクスの要素ｙ11,
ｙ21が作成される。このような演算をさらに列方向に２
回繰り返して行うことによって、一次元のＤＣＴマトリ
クス演算が行なわれる。
【００２１】このようにして得られた一次元のＤＣＴマ
トリクスは、レジスタ２７に保持される。転置ＲＡＭ２
８は、レジスタ２７から出力された一次元のＤＣＴマト
リクスの行と列とを入れ替える演算を行なう。次にコン
トロール部３０は、セレクタ２６を切り替えることによ
って、転置ＲＡＭ２８の出力を乗算器２１に入力する。
これに対して、前回と同様の一次元のＤＣＴマトリクス
演算が行なわれることによって、二次元のＤＣＴマトリ
クス演算が行なわれて、その結果がレジスタ２９に保持
される。これによって、図４の場合と同様な二次元のＤ
ＣＴマトリクス演算結果が得られる。
トリクスは、レジスタ２７に保持される。転置ＲＡＭ２
８は、レジスタ２７から出力された一次元のＤＣＴマト
リクスの行と列とを入れ替える演算を行なう。次にコン
トロール部３０は、セレクタ２６を切り替えることによ
って、転置ＲＡＭ２８の出力を乗算器２１に入力する。
これに対して、前回と同様の一次元のＤＣＴマトリクス
演算が行なわれることによって、二次元のＤＣＴマトリ
クス演算が行なわれて、その結果がレジスタ２９に保持
される。これによって、図４の場合と同様な二次元のＤ
ＣＴマトリクス演算結果が得られる。
【００２２】このように、本発明の二次元ＤＣＴマトリ
クス演算回路では、積和演算を行なう回路と、係数ＲＯ
Ｍとからなる一次元ＤＣＴマトリクス演算回路を、１演
算周期に時分割的に２回使用して二次元のＤＣＴマトリ
クス演算を行なうので、回路規模を縮小し、ゲート数を
少なくすることができる。
クス演算回路では、積和演算を行なう回路と、係数ＲＯ
Ｍとからなる一次元ＤＣＴマトリクス演算回路を、１演
算周期に時分割的に２回使用して二次元のＤＣＴマトリ
クス演算を行なうので、回路規模を縮小し、ゲート数を
少なくすることができる。
【００２３】図３は、本発明に用いる一次元ＤＣＴマト
リクス演算回路を例示するものであって、８×８のＤＣ
Ｔマトリクス演算〔Ｙ〕＝〔Ｄ〕×〔Ｘ〕を実現する場
合を示している。図中において、図２におけると同じも
のを同じ番号で示し、３１1,３１2 は乗算器、３２1,３
２2は加算器、３３1 〜３３8 は積和演算結果を一時保
持するレジスタ、３４1,３４2 はそれぞれレジスタ３３
1 〜３３4,３３5 〜３３8 の出力を選択するセレクタで
ある。
リクス演算回路を例示するものであって、８×８のＤＣ
Ｔマトリクス演算〔Ｙ〕＝〔Ｄ〕×〔Ｘ〕を実現する場
合を示している。図中において、図２におけると同じも
のを同じ番号で示し、３１1,３１2 は乗算器、３２1,３
２2は加算器、３３1 〜３３8 は積和演算結果を一時保
持するレジスタ、３４1,３４2 はそれぞれレジスタ３３
1 〜３３4,３３5 〜３３8 の出力を選択するセレクタで
ある。
【００２４】ＤＣＴマトリクス演算〔Ｙ〕＝〔Ｄ〕×
〔Ｘ〕を実現する際に、入力データｘ 11に対して、その
４倍の速度で係数ＲＯＭ２５から８個のＤＣＴ変換係数
を読み出し、乗算器３１1 で係数ｄ11, ｄ21, ｄ31, ｄ
41と乗算し、乗算器３１2 で係数ｄ51, ｄ61, ｄ71, ｄ
81と乗算して、それぞれ４個の乗算結果ｘ11ｄ11, ｘ11
ｄ21, ｘ11ｄ31, ｘ11ｄ41およびｘ11ｄ51, ｘ11ｄ61,
ｘ11ｄ71, ｘ11ｄ81を得る。コントロール部３０は、各
レジスタのイネーブル信号を制御して、乗算結果ｘ11ｄ
11, ｘ11ｄ21, ｘ11ｄ31, ｘ11ｄ41およびｘ11ｄ51, ｘ
11ｄ61, ｘ11ｄ71 , ｘ11ｄ81をそれぞれレジスタ３３1
〜３３4 および３３5 〜３３8 に保持させる。
〔Ｘ〕を実現する際に、入力データｘ 11に対して、その
４倍の速度で係数ＲＯＭ２５から８個のＤＣＴ変換係数
を読み出し、乗算器３１1 で係数ｄ11, ｄ21, ｄ31, ｄ
41と乗算し、乗算器３１2 で係数ｄ51, ｄ61, ｄ71, ｄ
81と乗算して、それぞれ４個の乗算結果ｘ11ｄ11, ｘ11
ｄ21, ｘ11ｄ31, ｘ11ｄ41およびｘ11ｄ51, ｘ11ｄ61,
ｘ11ｄ71, ｘ11ｄ81を得る。コントロール部３０は、各
レジスタのイネーブル信号を制御して、乗算結果ｘ11ｄ
11, ｘ11ｄ21, ｘ11ｄ31, ｘ11ｄ41およびｘ11ｄ51, ｘ
11ｄ61, ｘ11ｄ71 , ｘ11ｄ81をそれぞれレジスタ３３1
〜３３4 および３３5 〜３３8 に保持させる。
【００２５】そして次の入力データｘ21に対して、係数
ＲＯＭ２５から読み出された８個のＤＣＴ変換係数ｄ
12, ｄ22, ｄ32, ｄ42およびｄ52, ｄ62, ｄ72, ｄ82を
それぞれ乗算して得た乗算結果ｘ21ｄ12, ｘ21ｄ22, ｘ
21ｄ32, ｘ21ｄ42およびｘ21ｄ 52, ｘ21ｄ62, ｘ21ｄ
72, ｘ21ｄ82に対して、コントロール部３０からセレク
タ３４1 ，３４2 を制御することによって、レジスタ３
３1 〜３３4 および３３5 〜３３8 から読み出した前回
の乗算結果ｘ11ｄ11, ｘ11ｄ21, ｘ11ｄ31, ｘ11ｄ 41お
よびｘ11ｄ51, ｘ11ｄ61, ｘ11ｄ71, ｘ11ｄ81を、加算
器３２1,３２2 によってそれぞれ加算して、再びレジス
タ３３1 〜３３4,３３5 〜３３8に保持する累積加算を
行う。
ＲＯＭ２５から読み出された８個のＤＣＴ変換係数ｄ
12, ｄ22, ｄ32, ｄ42およびｄ52, ｄ62, ｄ72, ｄ82を
それぞれ乗算して得た乗算結果ｘ21ｄ12, ｘ21ｄ22, ｘ
21ｄ32, ｘ21ｄ42およびｘ21ｄ 52, ｘ21ｄ62, ｘ21ｄ
72, ｘ21ｄ82に対して、コントロール部３０からセレク
タ３４1 ，３４2 を制御することによって、レジスタ３
３1 〜３３4 および３３5 〜３３8 から読み出した前回
の乗算結果ｘ11ｄ11, ｘ11ｄ21, ｘ11ｄ31, ｘ11ｄ 41お
よびｘ11ｄ51, ｘ11ｄ61, ｘ11ｄ71, ｘ11ｄ81を、加算
器３２1,３２2 によってそれぞれ加算して、再びレジス
タ３３1 〜３３4,３３5 〜３３8に保持する累積加算を
行う。
【００２６】同様の演算を行方向に８回繰り返して行う
ことによって、マトリクスの要素ｙ 11〜ｙ81が作成され
る。このような演算をさらに列方向に８回繰り返して行
うことによって、マトリクスの行および列のすべての要
素が求められ、これによって一次元の８×８のＤＣＴマ
トリクス演算〔Ｙ〕＝〔Ｄ〕×〔Ｘ〕が完了する。
ことによって、マトリクスの要素ｙ 11〜ｙ81が作成され
る。このような演算をさらに列方向に８回繰り返して行
うことによって、マトリクスの行および列のすべての要
素が求められ、これによって一次元の８×８のＤＣＴマ
トリクス演算〔Ｙ〕＝〔Ｄ〕×〔Ｘ〕が完了する。
【００２７】
【発明の効果】以上説明したように本発明によれば、Ｄ
ＣＴマトリクス演算回路において、演算に必要な乗算器
と加算器の数を減少させることができる。従って回路規
模を縮小し、ゲート数を減少させることができるので、
ＤＣＴマトリクス演算回路をＬＳＩ化して構成する場合
に、特に有利である。
ＣＴマトリクス演算回路において、演算に必要な乗算器
と加算器の数を減少させることができる。従って回路規
模を縮小し、ゲート数を減少させることができるので、
ＤＣＴマトリクス演算回路をＬＳＩ化して構成する場合
に、特に有利である。
【図１】本発明の原理的構成を示す図である。
【図２】本発明の一実施例の構成を示す図である。
【図３】本発明に用いる一次元ＤＣＴマトリクス演算回
路を例示する図である。
路を例示する図である。
【図４】従来の二次元ＤＣＴマトリクス演算回路を示す
図である。
図である。
１ ＤＣＴマトリクス演算回路 ３ セレクタ ４ 係数ＲＯＭ部 ５ 乗算部 ６ 加算部 ７ レジスタ ８ セレクタ ９ コントロール部
Claims (3)
- 【請求項１】 一次元のＤＣＴマトリクス演算回路
（１）と、入力マトリクスに対してその行の要素と列の
要素とを入れ替えたマトリクスからなる出力を発生する
転置ＲＡＭ（２）と、入力信号と該転置ＲＡＭ（２）の
出力とを切り替えて前記ＤＣＴマトリクス演算回路
（１）に入力するセレクタ（３）とを有し、入力信号に
対して前記ＤＣＴマトリクス演算回路（１）によってＤ
ＣＴマトリクス演算を行って求められた一次元のＤＣＴ
マトリクスを、前記転置ＲＡＭ（２）によって行の要素
と列の要素とを入れ替えて得られたＤＣＴマトリクスに
対して、前記ＤＣＴマトリクス演算回路（１）によって
再びＤＣＴマトリクス演算を行って二次元のＤＣＴマト
リクスを求めることを特徴とする二次元ＤＣＴマトリク
ス演算回路。 - 【請求項２】 前記ＤＣＴマトリクス演算回路（１）
が、ＤＣＴ変換係数を格納した係数ＲＯＭ部（４）と、
入力データと該係数ＲＯＭ部（４）から読み出したＤＣ
Ｔ変換係数との乗算を行う乗算部（５）と、該乗算結果
と該入力データについての前回の演算結果とを加算する
加算部（６）と、該加算結果を保持して次の演算時出力
する複数のレジスタ（７）と、該複数のレジスタの出力
を選択するセレクタ（８）と、該複数のレジスタ（７）
に対する入力の選択とセレクタ（８）における出力の選
択とを行うコントロール部（９）とを備え、一つの入力
データに対して前記係数ＲＯＭ部（４）から読み出した
複数のＤＣＴ変換係数を用いて前記乗算および加算の演
算を順次行い演算結果によって前記複数のレジスタ
（７）を順次更新する処理をＤＣＴマトリクスの行方向
の要素数回行ってＤＣＴマトリクスの行方向の要素を求
め、該演算をＤＣＴマトリクスの列方向の要素数回行う
ことによってＤＣＴマトリクスの行方向および列方向の
すべての要素を求めることを特徴とする請求項１に記載
のＤＣＴマトリクス演算回路。 - 【請求項３】 前記乗算部（５）と、加算部（６）と、
レジスタ（７）と、セレクタ（８）とからなる演算回路
を複数組有し、一つの入力データに対して前記係数ＲＯ
Ｍ部（４）から該複数組の演算回路に対応して読み出し
た複数のＤＣＴ変換係数を用いてそれぞれ演算を行なう
ことによって前記ＤＣＴマトリクスの行および列方向の
すべての要素を求めることを特徴とする請求項２に記載
のＤＣＴマトリクス演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193838A JPH0540776A (ja) | 1991-08-02 | 1991-08-02 | 二次元ｄｃｔマトリクス演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193838A JPH0540776A (ja) | 1991-08-02 | 1991-08-02 | 二次元ｄｃｔマトリクス演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0540776A true JPH0540776A (ja) | 1993-02-19 |
Family
ID=16314582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3193838A Withdrawn JPH0540776A (ja) | 1991-08-02 | 1991-08-02 | 二次元ｄｃｔマトリクス演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0540776A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999008204A1 (en) * | 1997-08-05 | 1999-02-18 | Hitachi, Ltd. | Device and method for processing data |
| WO2003009167A1 (fr) * | 2001-07-11 | 2003-01-30 | Techno Mathematical Co., Ltd. | Procede de decomposition de matrice dct et dispositif dct |
| JP2003505786A (ja) * | 1999-07-26 | 2003-02-12 | インテル・コーポレーション | ２次元マトリクス処理のためのレジスタ |
| JP2008281502A (ja) * | 2007-05-14 | 2008-11-20 | Nikon Corp | 表面検査装置 |
-
1991
- 1991-08-02 JP JP3193838A patent/JPH0540776A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999008204A1 (en) * | 1997-08-05 | 1999-02-18 | Hitachi, Ltd. | Device and method for processing data |
| JP2003505786A (ja) * | 1999-07-26 | 2003-02-12 | インテル・コーポレーション | ２次元マトリクス処理のためのレジスタ |
| JP4979169B2 (ja) * | 1999-07-26 | 2012-07-18 | インテル・コーポレーション | ２次元マトリクス処理のためのレジスタ |
| WO2003009167A1 (fr) * | 2001-07-11 | 2003-01-30 | Techno Mathematical Co., Ltd. | Procede de decomposition de matrice dct et dispositif dct |
| JP2008281502A (ja) * | 2007-05-14 | 2008-11-20 | Nikon Corp | 表面検査装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |