JPH1049517A - ２次元逆離散コサイン変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 ２次元逆離散コサイン変換装置そのもの全体
として小型化を行い、高速アルゴリズムを用いたときに
加算器、乗算器の数を増加させずに、パイプライン構成
を簡素化し、装置の小型化を図る。 【解決手段】 １次元逆離散コサイン演算手段１２は、
１次元逆離散コサイン変換手段を２個用いて構成すると
きと同じ個数の演算器を使うことで構成の自由度を大き
くし、さらに、タイミング制御手段１５によりタイミン
グを制御することで外部からの入力データの演算と保持
手段１４から入力されるデータの演算を同時に行うパイ
プライン構成にし、１次元逆離散コサイン演算手段１２
の出力を選択手段１３により２次元逆離散コサイン演算
手段１６と保持手段１４に選択的に与える構成にするこ
とで装置のパイプライン構成が複雑にならず、小型化が
可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビデオＣＤなどに
おいて、コサイン変換により圧縮されたデータをデコー
ド処理する通信系および蓄積メディア系（ディスク、テ
ープ等）の復号装置、すなわち、画像信号の帯域圧縮処
理に使用する２次元逆離散コサイン変換装置に関するも
のである。

【０００２】

【従来の技術】従来、２次元逆離散コサイン変換装置に
ついては、Ｋ．Ｒ．Ｒａｏ／Ｐ．Ｙｉｐ共著による文献
『画像符号化技術 −ＤＣＴとその国際標準−』（オー
ム社出版局）に記載されたものが知られている。

【０００３】以下に、従来の２次元逆離散コサイン変換
装置を図５および図６を参考にして説明する。

【０００４】まず、Ｃｎを Ｃｎ＝cos(ｎπ／１６） （ｎは整数） として、ｘ₀ 〜ｘ₇ の８入力からｙ₀ 〜ｙ₇ の８出力を
得る１次元逆離散コサイン変換は式（１）のように表わ
せる。

【０００５】

【数１】

【０００６】また、この式中の８行８列の係数行列を
Ｍ、それを転置した行列をＭ^T として、ｘ₀₀〜ｘ₇₇の８
行８列入力からｙ₀₀〜ｙ₇₇の８行８列出力を得る２次元
逆離散コサイン変換は式（２）のように表わせる。

【０００７】

【数２】

【０００８】式（２）をそのまま演算すると、加算、乗
算とも１０２４回の演算を必要とする。

【０００９】そこで、演算量を削減するために、係数行
列を展開し、複数個のマトリクスに分解し、加算、乗算
回数を削減した高速アルゴリズムが考案されている。例
えば、代表的なものとして、図５に示すＬｅｅのアルゴ
リズムがある。図中の＋は加算、−１は符号反転、Ｃ
₄ 、１／２Ｃ₂ 等の係数は乗算を意味するものである。
この図より、１次元逆離散コサイン変換を行うには加算
が２９回、乗算が１３回必要である。

【００１０】前述の１次元逆離散コサイン変換の一般式
あるいは高速アルゴリズムを用いて２次元逆離散コサイ
ン変換装置を構成するには、一般的な方法として、図６
に示すように、前段と後段の２個の１次元逆離散コサイ
ン変換手段６２ａ，６２ｂと、これら両変換手段の間で
データを転置するための保持手段６３と、それら各手段
の動作タイミングを制御するタイミング制御手段６１で
構成される行-列変換方法がある。これは、８行８列の
２次元入力１１の行方向の８入力を前段の１次元逆離散
コサイン変換手段６２ａにより８出力を得る動作を８列
分行う。行方向の１次元逆離散コサイン変換を行った演
算結果を逐次、保持手段６３に渡す。保持手段６３に８
行８列の２次元データが揃うと、保持手段６３から８行
８列の２次元データを出力し、列方向の８データを後段
の１次元逆離散コサイン変換手段６２ｂにより８出力を
得る動作を８行分行い、８行８列の２次元出力１７を得
る。

【００１１】Ｌｅｅのアルゴリズムを用いて２次元逆離
散コサイン変換を行うには、加算が４６４回、乗算が２
０８回必要となる（２９×８×２＝４６４、１３×８×
２＝２０８）。また、入力あるいは出力のデータが、ク
ロックに同期して１データずつ入力あるいは出力される
構成のとき、８データを１つの単位として演算を行うた
め８クロック毎にデータが揃うことになる。各演算器を
パイプライン構成で構成し、クロック同期で１回の演算
を行うと、１個の演算器で８回演算ができる。その結
果、１次元逆離散コサイン変換手段では加算器が４個、
乗算器が２個必要となり、２次元逆離散コサイン変換装
置の全体としては加算器が８個、乗算器が４個必要にな
る。

【００１２】

【発明が解決しようとする課題】この２次元逆離散コサ
イン変換装置においては、ハードウェアで実現するとき
に、装置の小型化が要求されている。上記の１次元逆離
散コサイン変換手段を２個用いる構成となっている従来
の２次元逆離散コサイン変換装置では、２次元逆離散コ
サイン変換装置そのものを小型化するのではなく、構成
要素である２つある１次元逆離散コサイン変換手段を個
別的に小型化している。このことは、２次元逆離散コサ
イン変換装置の全体的な小型化に対して最適であるとは
いえない。また、１次元逆離散コサイン変換手段の小型
化のために高速アルゴリズムを用いると、加算器、乗算
器の削減が可能となるが、１つの演算器を使い回すため
に演算結果のフィードバックが多くなり、パイプライン
構成が複雑となり、セレクタ、マルチプレクサ等のデー
タを選択するための回路規模が増大する。

【００１３】本発明は上記した従来の２次元逆離散コサ
イン変換装置がもつ問題点を解決するもので、２次元逆
離散コサイン変換装置そのものとして小型化を行い、高
速アルゴリズムを用いたときに加算器、乗算器の数を増
加させずに、パイプライン構成を簡素化し、装置の全体
的な小型化を図ることを目的とする。

【００１４】

【課題を解決するための手段】この課題を解決するため
に本発明は、従来の行-列変換方法と、２次元演算を１
次元演算に簡約するためにテンソル積を用いる方法を組
み合わせた構成にする。そこで、行-列変換方法で構成
する部分を、タイミング制御手段により１個の１次元逆
離散コサイン演算手段を制御することで外部からの入力
と行方向演算後の保持手段からのデータに対して同時に
演算を行うことができるようにし、かつ、演算器を使い
回すときに、演算結果のフィードバックを減らすように
構成したものである。

【００１５】これにより、加算器、乗算器の数を増加さ
せずにパイプライン構成を簡素化して、回路規模の小さ
な２次元逆離散コサイン変換装置が得られる。

【００１６】

【発明の実施の形態】本発明に係る請求項１の２次元逆
離散コサイン変換装置は、８行８列の２次元入力データ
から８行８列の２次元出力データを生成する２次元逆離
散コサイン変換装置であって、８入力データから８出力
データを生成する１次元逆離散コサイン演算手段と、前
記８出力データを保持する保持手段と、前記８行８列の
２次元入力データを前記１次元逆離散コサイン演算手段
で行方向と列方向のそれぞれについて演算を行った出力
を演算し、前記８行８列の２次元出力データを生成する
２次元逆離散コサイン演算手段と、前記８出力データを
前記保持手段あるいは前記２次元逆離散コサイン演算手
段に選択的に与える選択手段と、前記各手段の演算をパ
イプライン処理で行い、かつ、外部からの入力と前記保
持手段からの入力を同時に前記１次元逆離散コサイン演
算手段で演算を行うためにタイミングを制御するタイミ
ング制御手段を備えたことを特徴としている。１次元逆
離散コサイン演算手段は、１次元逆離散コサイン変換手
段を２個用いて構成するときと同じ個数の演算器を使う
ことで構成の自由度を大きくし、さらに、タイミング制
御手段によりタイミングを制御することで外部からの入
力データの演算と保持手段から入力されるデータの演算
を同時に行うパイプライン構成にし、１次元逆離散コサ
イン演算手段の出力を選択手段により２次元逆離散コサ
イン演算手段と保持手段に選択的に与える構成にするこ
とで、装置のパイプライン構成が複雑にならず、２次元
逆離散コサイン変換装置の全体としての小型化が可能と
なるという作用を有する。

【００１７】本発明に係る請求項２の２次元逆離散コサ
イン変換装置は、上記請求項１において、保持手段は、
１次元逆離散コサイン演算手段によって出力される行方
向のデータを書き込みつつ列方向のデータを出力し、か
つ、出力する前のデータの上書きを禁止するタイミング
制御手段を備えていることを特徴としている。８行８列
のデータをメモリに保持し、行と列を入れ換えて出力す
る方法は、一般的に、メモリを２個使用し、データの入
力と出力のバンクを６４データ毎に切り換え、かつ、入
力は常に行方向にアドレッシングしてデータを保持し、
出力は常に列方向にアドレッシングしてデータを出力す
ることで、２次元データの行と列を転置する。請求項２
においては、保持手段は行方向のデータを書き込みつつ
列方向のデータを出力し、かつ、出力される前のデータ
の上書きを禁止するようにタイミングを制御すること
で、バンク構成をとったときに、２個必要であったメモ
リを１個に削減することが可能である。

【００１８】以下、本発明に係る２次元逆離散コサイン
変換装置の具体的な実施の形態について、図面に基づい
て詳細に説明する。

【００１９】図１は実施の形態に係る２次元逆離散コサ
イン変換装置の構成を示すブロック図である。図１にお
いて、１２は８入力データから８出力データを生成する
１次元逆離散コサイン演算手段、１３は１次元逆離散コ
サイン演算手段１２からの８出力データを保持手段１４
あるいは２次元逆離散コサイン演算手段１６に選択的に
与える選択手段、１４は選択手段１３からの８出力デー
タを保持する保持手段、１５は１次元逆離散コサイン演
算手段１２、選択手段１３、保持手段１４および２次元
逆離散コサイン演算手段１６をタイミング制御するため
のタイミング制御手段、１６は選択手段１３からの８出
力データを順次に入力して８行８列の２次元出力データ
を生成する２次元逆離散コサイン演算手段である。

【００２０】図２は２次元逆離散コサイン変換装置を構
成するときに用いる１次元逆離散コサイン変換を行う高
速アルゴリズムの信号のフロー図の一例を示す。図２の
Ｍ₄〜Ｍ₉ の演算は１次元逆離散コサイン演算手段１２
において行われ、残りのＭ₁〜Ｍ₃ の演算はそれぞれテ
ンソル積をとることで１次元演算に簡約して２次元逆離
散コサイン演算手段１６において行われる。

【００２１】具体的な構成であるが、２次元逆離散コサ
イン変換装置において８行８列２次元入力１１あるいは
８行８列２次元出力１７の６４データは、クロックに同
期して１データずつ入力あるいは出力される構成とす
る。このとき、１次元逆離散コサイン演算手段１２は、
クロック同期で１データずつ入力されるので、従来の技
術の場合と同様にパイプライン構成をとると、１個の演
算器で８回演算することが可能である。

【００２２】Ｍ₉ の演算は、データの並び換えを行うの
で、ＲＡＭ、ラッチ等の保持回路を必要とする。

【００２３】Ｍ₈ の演算は、行方向と列方向のそれぞれ
の方向について５回加算を行うだけであるで、合計１０
回の加算を行うことになり、Ｍ₈ の演算には加算器が２
個必要となる。

【００２４】Ｍ₇ の演算は、行列それぞれの方向につい
て３回ずつ合計６回乗算するので、乗算器が１個必要と
なる。

【００２５】Ｍ₆ の演算は、行列それぞれの方向につい
て加算、減算ともそれぞれ４回ずつ合計８回ずつ演算を
行うため、加算器、減算器がそれぞれ１個ずつ必要とな
る。Ｍ₅ の演算は、行列それぞれの方向について４回ず
つ合計８回の乗算を行うので、乗算器が１個必要とな
る。

【００２６】Ｍ₄ の演算は、Ｍ₆ の演算と同様、加算
器、減算器ともそれぞれ１個ずつ必要となる。

【００２７】また、それぞれの演算器の前あるいは後ろ
にセレクタ、ラッチ等の回路を必要とする。

【００２８】次に、２次元逆離散コサイン演算手段１６
は、Ｍ₃ の部分のテンソル積をとると、８行８列の２次
元入力に対しすべて１／２するだけであるので、入力さ
れるデータをすべてビットシフトを行うだけでよい。

【００２９】ここで、テンソル積について簡単に述べ
る。ｉ行ｊ列の行列Ａがあり、その要素をそれぞれａ_ij
とする。この行列Ａのテンソル積をとると、（ｉ＊ｉ）
行（ｊ＊ｊ）列の行列Ｂとなる。この行列Ｂのそれぞれ
の要素は、行列Ａの各要素ａ_ijに行列Ａを乗算したもの
で、ａ_ij＊Ａの各要素に相当する。これを式（３）に示
す。

【００３０】

【数３】

【００３１】Ｍ₃ の部分を２次元演算するには、式
（２）に示す演算と同様の演算を行う必要があるが、対
角行列で係数がＣ₄ であるＭ₃ のテンソル積をとると、
係数が１／２の６４行６４列の対角行列となり、このと
き８行８列の入力は６４行１列の入力に置き換えられて
式（４）のようになり、２次元演算を行うことができ
る。つまり、全入力に対して、１／２するだけであるの
で、入力されるデータを全て１ビット右にシフトするだ
けでよい。

【００３２】

【数４】

【００３３】Ｍ₂ の部分のテンソル積をとると、Ｍ₃ の
演算後の８行８列の出力データにそれぞれ係数を掛ける
だけであるで、係数を与えるＲＯＭあるいはロジック回
路と乗算器１個で構成できる。

【００３４】Ｍ₁ の部分のテンソル積をとると、６４個
の入力に対して１２８回の加減算を行うことになるた
め、２個の加算器と一時的にデータを保持しておくメモ
リで構成できる。

【００３５】選択手段１３は、１次元逆離散コサイン演
算手段１２の出力データを２次元逆離散コサイン演算手
段１６あるいは保持手段１４に選択的に与えるためのマ
ルチプレクサで構成される。保持手段１４は、選択手段
１３からのデータを一時的に保持するためのＲＡＭ、８
行８列のデータの行と列を入れ換えて出力するための制
御回路で構成される（図３参照）。タイミング制御手段
１５は、全体を制御する信号を作る制御回路、カウンタ
から構成される。

【００３６】１次元逆離散コサイン演算手段１２におい
て外部から入力されるデータと保持手段１４から入力さ
れるデータを同時に演算する方法について説明する。こ
れには、１次元逆離散コサイン演算手段１２の構成を模
式的に表わしたものを示す図３を用いる。

【００３７】まず、１次元逆離散コサイン演算手段１２
はパイプライン構成であり、８クロックを１サイクルと
しているため、タイミング制御手段１５は０から７まで
巡回するカウンタを内蔵し、そのカウンタの値によって
各演算器の制御を行う。クロック同期で外部からと保持
手段１４のＲＡＭ３９からデータが入力され、Ｍ₉ のメ
モリ３１にデータを格納し、順番を変えてＭ₈ の演算器
３２に出力する。Ｍ₈の演算器３２は、前述の通り２個
の加算器から構成され、１個の加算器はタイミング制御
手段１５のカウンタの値が奇数（１，３，５，７）のと
きに外部からの入力を演算し、偶数（０，２，４，６）
のときにＲＡＭ３９からの入力を演算する、というよう
に１クロックおきに外部からのデータとＲＡＭ３９から
のデータを交互に演算し、もう１個の加算器は、逆のタ
イミングで外部からの入力と、ＲＡＭ３９からの入力を
それぞれ演算し、Ｍ₇ の演算器３３で乗算するデータ
と、乗算しないデータに分けて出力する。Ｍ₇ の演算器
３３は入力されたデータをコサイン係数２Ｃ₄ と乗算し
て出力する。Ｍ₆ の演算器３４はＭ₈ の演算器３２の出
力とＭ₇ の演算器３３の出力を加算、減算し、Ｍ₅ の演
算器３５で乗算するデータと、乗算しないデータに分け
て出力する。Ｍ₅ の演算器３５は入力されたデータをタ
イミング制御手段１５のカウンタの値によってコサイン
係数を変えて乗算して出力する。Ｍ₄ の演算器３６はＭ
₆ の演算器３４の出力とＭ₅ の演算器３５の出力を加
算、減算し、演算結果を出力する。ここで、Ｍ₇ からＭ
₄ までの各演算器の演算は、前段の演算結果を演算する
だけであるので、外部からの入力を演算するのかＲＡＭ
３９からの入力を演算するのかを区別する必要はない。
Ｍ₄の演算器３６からは、外部からの入力に対する演算
結果とＲＡＭ３９からの入力に対する演算結果が交互に
出力される。

【００３８】次に、選択手段１３であるマルチプレクサ
３７は、Ｍ₄ の演算器３６からの出力をタイミング制御
手段１５のカウンタの値によって２次元逆離散コサイン
演算手段１６あるいは保持手段１４のＲＡＭ３９に１デ
ータずつ転送する。保持手段１４の制御回路３８はタイ
ミング制御手段１５のカウンタの値より、クロック毎に
ＲＡＭ３９のアドレスを変化させて１次元逆離散コサイ
ン演算手段１２の８行８列の出力データを順に保持し、
行と列を入れ換えて出力する。

【００３９】図４に示すタイミング図のように、ＲＡＭ
３９のアドレスを（０，０）から（７，７）までの２次
元で定義して、制御回路３８はＲＡＭ３９へのデータ入
力用アドレスを（０，０）から（０，７）の列方向にク
ロック毎に変化させ、（０，７）の次は（１，０）のア
ドレスに移し、列方向にアドレスを変化させる。入力用
アドレスが（７，０）になったら、ＲＡＭ３９からの出
力用アドレスを（０，０）から（７，０）の行方向にク
ロック毎に変化させる。入力用アドレスが（７，７）に
なったら次は（０，０）に戻り、今度は（７，０）の行
方向にアドレスを変化させる。出力用アドレスも同様に
列方向にアドレスを変化させる。このように２次元デー
タの行と列を入れ換えて出力する。

【００４０】選択手段１３から２次元逆離散コサイン演
算手段１６に転送されたデータは、Ｍ₃ 〜Ｍ₁ の演算を
行ってクロック同期で１データずつ出力する。

【００４１】以上のように、１次元逆離散コサイン演算
手段１２としては、従来の技術の場合の１次元逆離散コ
サイン変換手段を２個用いて構成するときと同じ個数の
演算器を使うことで構成の自由度を大きくし、さらに、
タイミング制御手段１５によりタイミングを制御するこ
とで外部からの入力データの演算と保持手段１４から入
力されるデータの演算を同時に行うパイプライン構成に
し、１次元逆離散コサイン演算手段１２の出力を選択手
段１３により２次元逆離散コサイン演算手段１６と保持
手段１４に選択的に与える構成にすることで、装置のパ
イプライン構成が複雑にならず、２次元逆離散コサイン
変換装置の全体としての小型化が可能となる。

【００４２】また、保持手段１４において８行８列のデ
ータをメモリに保持し、行と列を入れ換えて出力する方
法は、一般的に、メモリを２個使用し、データの入力と
出力のバンクを６４データ毎に切り換え、かつ、入力は
常に行方向にアドレッシングしてデータを保持し、出力
は常に列方向にアドレッシングしてデータを出力するこ
とで、２次元データの行と列を転置するが、本実施の形
態においては、保持手段１４は、行方向のデータを書き
込みつつ列方向のデータを出力し、かつ、出力される前
のデータの上書きを禁止するようにタイミングを制御す
ることで、バンク構成をとったときに、２個必要であっ
たメモリを１個に削減することが可能である。

【００４３】なお、以上の説明では、１次元逆離散コサ
イン演算手段１２を１クロックおきに外部からのデータ
とＲＡＭからのデータを交互に演算するように構成した
例で説明したが、２クロックおきあるいは４クロックお
きに演算する構成についても同様に実施可能である。

【００４４】さらに、保持手段１４の制御回路３８は入
力用アドレスが（７，０）のときに出力用アドレスが
（０，０）になるように構成したが、ＲＡＭ３９のデー
タを上書きしない範囲であれば出力用アドレスが（０，
０）になるタイミングを変えて構成することも可能であ
る。

【００４５】

【発明の効果】以上のように本発明に係る２次元逆離散
コサイン変換装置によれば、２次元逆離散コサイン変換
装置そのものとして小型化を行い、高速アルゴリズムを
用いたときに加算器、乗算器の数を増加させずに、パイ
プライン構成を簡素化し、装置の全体的な小型化を図る
ことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る２次元逆離散コサイ
ン変換装置の構成を示すブロック図である。

【図２】本発明の実施の形態における１次元逆離散コサ
イン変換を行う高速アルゴリズムの信号の流れを示すフ
ロー図である。

【図３】本発明の実施の形態に係る２次元逆離散コサイ
ン変換装置における１次元逆離散コサイン演算手段の詳
細を示すブロック図である。

【図４】本発明の実施の形態に係る２次元逆離散コサイ
ン変換装置における保持手段のアドレスの変化を示すタ
イミング図である。

【図５】従来の技術に係る１次元逆離散コサイン変換を
行う高速アルゴリズムの信号の流れを示すフロー図であ
る。

【図６】従来の技術に係る２次元逆離散コサイン変換装
置の構成を示すブロック図である。

【符号の説明】

１１……８行８列２次元入力 １２……１次元逆離散コサイン演算手段 １３……選択手段 １４……保持手段 １５……タイミング制御手段 １６……２次元逆離散コサイン演算手段 １７……８行８列２次元出力 ３１……Ｍ₉ のメモリ ３２……Ｍ₈ の演算器 ３３……Ｍ₇ の演算器 ３４……Ｍ₆ の演算器 ３５……Ｍ₅ の演算器 ３６……Ｍ₄ の演算器 ３７……選択手段を構成するマルチプレクサ ３８……保持手段における制御回路 ３９……保持手段におけるＲＡＭ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ８行８列の２次元入力データから８行８
   列の２次元出力データを生成する２次元逆離散コサイン
   変換装置であって、 ８入力データから８出力データを生成する１次元逆離散
   コサイン演算手段と、前記８出力データを保持する保持
   手段と、 前記８行８列の２次元入力データを前記１次元逆離散コ
   サイン演算手段で行方向と列方向のそれぞれについて演
   算を行った出力を演算し、前記８行８列の２次元出力デ
   ータを生成する２次元逆離散コサイン演算手段と、 前記８出力データを前記保持手段あるいは前記２次元逆
   離散コサイン演算手段に選択的に与える選択手段と、 前記各手段の演算をパイプライン処理で行い、かつ、外
   部からの入力と前記保持手段からの入力を同時に前記１
   次元逆離散コサイン演算手段で演算を行うためにタイミ
   ングを制御するタイミング制御手段とを備えたことを特
   徴とする２次元逆離散コサイン変換装置。
2. 【請求項２】 保持手段は、１次元逆離散コサイン演算
   手段によって出力される行方向のデータを書き込みつつ
   列方向のデータを出力し、かつ、出力する前のデータの
   上書きを禁止するタイミング制御手段を備えていること
   を特徴とする請求項１に記載の２次元逆離散コサイン変
   換装置。