JP2790911B2

JP2790911B2 - 直交変換演算装置

Info

Publication number: JP2790911B2
Application number: JP2253573A
Authority: JP
Inventors: 正文田中; 和穂坂本; 達也藤井; 良福井
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1989-12-01
Filing date: 1990-09-20
Publication date: 1998-08-27
Anticipated expiration: 2013-08-27
Also published as: JPH04531A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はデジタル・スチル・ビデオカメラ、ファクシ
ミリ、カラーコピー、テレビ電話などに用いられ、カラ
ー画像の圧縮や伸長を行なうための離散コサイン変換
（以下DCT又はDCT変換という）や離散サイン変換（以下
DST又はDST変換という）などの直交変換を行なう演算装
置に関するものである。

（従来の技術）情報圧縮のための変換符号化方法の１つとして、DCT
やDSTなどの直交変換演算が知られている。

DCT処理を経てデータ圧縮を行なう例を第14図に示
す。

CCD読取り素子150で読み取られた画像情報がA/D変換
器152でデジタル信号に変換されて１画面分がフレーム
メモリ154に一時記憶される。フレームメモリ154のデー
タはDCT処理回路156によりDCT変換され、量子化回路158
で量子化され、ハフマン符号化回路160でハフマン変換
され、メモリ装置162に記憶される。メモリ装置162に記
憶されているデータが画像が再生されるときは、ハフマ
ン復号化回路164により復号化され、逆量子化回路166を
経た後、IDCT回路168により画像データに戻され、D/A変
換器170でアナログ信号に変換されて出力される。

画像を（Ｎ×Ｎ）画素で構成するブロックに分割し、
その各ブロックを二次元DCT変換する場合について説明
すると、二次元DCT演算は式で表現すると次の（１）式
になる。

ｆ（i,j）は画素のデータである。

二次元DCT演算はｊについて一次元DCT演算を行なった
後、ｉについても一次元DCT演算を行なえばよい。Ｎ＝
８の場合について一次元DCT演算式をベクトル演算式に
変換すると、次の（２）式になる。

ここで、 α＝cos（2/8）π β＝cos（1/8）π δ＝sin（1/8）π λ＝cos（1/16）π μ＝sin（3/16）π γ＝cos（3/16）π ν＝sin（1/16）π である。

DCT演算を経て画像圧縮処理を行なうと、圧縮された
画像を元のデータに戻す伸長操作においてはDCT演算の
逆操作であるIDCT演算（Inverse DCT演算）が行なわれ
る。IDCT演算を式で表現すると次の式になる。

二次元IDCT演算はＶについて一次元IDCT演算を行なっ
た後、Ｕについても一次元IDCT演算を行なえばよく、一
次元IDCT演算はベクトル計算式で表現すると次の（４）
式のように表わされる。

（２）式や（４）式のベクトル計算式を演算しようとす
ると、変換係数とデータｘやＺとの乗算を行なう必要が
ある。

（１）式を実行する二次元DCT演算器は、第15図に示さ
れるように、（Ｎ×Ｎ）画素で構成される元の画像130
に対して変換係数ｗ（i,j）の変換行列132を掛けるたた
み込み演算を行ない、それに係数4C（Ｕ）Ｃ（Ｖ）/N²
をかけることにより、変換画素Ｆ（U,V）を得る。

この演算を乗算器と加算器で実行すると、第16図に示
されるようにN²個の乗算器36−１〜36−N²と、N²ビット
の加算器138及び係数4C（Ｕ）Ｃ（Ｖ）/N²を掛ける乗算
器140とが必要となる。

乗算を行なうのに、乗算器の代わりにROMテーブルを
使用するROMルックアップテーブル法がある。例えば
（２）式のベクトル計算を行なおうとすれば、第17図に
示されるように、各変換係数と入力データの積に対応す
るデータを保持したROM102を用意しておき、変換係数デ
ータと入力データをアドレスとしてROM102を読み出せば
よい。104はアドレスジェネレータである。変換係数デ
ータと入力データがそれぞれ複数ビットでアドレスジェ
ネレータ104に入力される。

（発明が解決しようとする課題）画像圧縮のための一次元のDCT演算及びその伸長のた
めの一次元のIDCT演算は、例えば画像を（８×８）画素
で構成するブロックに分割したとすれば、64回の乗算と
56回の加算を実行する必要がある。そのため、DCT処理
時間及びIDCT処理時間が長くなり、また回路規模が大き
くなるため、集積回路化するのが困難となる。

直交変換としてDCT演算に代えてDST演算を行なう場合
も、同様にして処理時間が長く、回路規模が大きくなる
問題が生じる。

ROMルックアップテーブル法においては、入力データ
をｎビット、変換係数の種類をｍ個とした場合、ROM102
のアドレス空間はｍ×2ⁿとなる。これを、（８×８）の
DCT変換を行なう場合に当て嵌めてみると、変換係数が
８種類で固定されているものとし、入力データは８ビッ
トの画素が８個であるので、ｎ＝64となり、アドレス空
間は８×2⁶⁴となる。このような大規模の容量を実現す
ることは困難である。

本発明はDCT演算器やDST演算器の構成を簡単にして集
積回路化することを可能にすることを目的とするもので
ある。

本発明はDCTなどの直交変換演算をROMルックアップテ
ーブル法で実現するに際し、ROMの容量を小さくするこ
とを目的とするものである。

（課題を解決するための手段）実施例を示す第１図により本発明を説明する。

本発明は、第１の一次元DCT演算器のなどの一次元直
交変換演算器４と、その出力を一時記憶するメモリ装置
２と、メモリ装置２の出力を入力とする第２の一次元DC
T演算器などの一次元直交変換演算器６と、メモリ装置
２のアドレス指定を行なうとともにメモリ装置２の書込
みと読出しの動作の切換えに合わせて行アドレスと列ア
ドレスを入れ換えるアドレス発生器８とを備えている。
10はアドレスデコーダ、12は読出し・書込み制御部であ
る。

高速動作をさせるためには、実施例の第５図に示され
るように、メモリ装置２は一対2a,2b設けられ、第１の
一次元直交変換演算器４と第２の一次元直交変換演算器
６をそれぞれ切換えスイッチ回路20,22を介して両メモ
リ装置2a,2bに接続し、第１の一次元直交変換演算器４
が一方のメモリ装置2a（又は2b）に接続されるときは第
２の一次元直交変換演算器６が他方のメモリ装置2b（又
は2a）に接続されるように切換えスイッチ回路20,22を
切り換えるようにする。

本発明ではまた、第１図でアドレス発生器８はメモリ
装置２のアドレス指定を行なうとともに第１の一次元直
交変換演算器４及び第２の一次元直交変換演算器６の演
算の実行に合わせて行アドレスと列アドレスを入れ換え
る動作を行ない、読出し・書込み制御部12はメモリ装置
２の１個のデータを読み出し後に同一アドレスに第１の
一次元直交変換演算器４の新たな演算結果を書き込む動
作を行なうようにすることもできる。

本発明ではまた、離散コサイン変換又は離散サイン変
換を行なう直交変換処理の際に係数の一部が０になるよ
うに入力データ間の加算及び減算を行なう前処理回路を
設け、直交変換処理回路は前記前処理回路で加算又は減
算されたデータについて０でない係数との乗算及びその
乗算結果の加算を行なうようにすることもできる。

本発明ではさらに、ROMテーブルを用いるROMルックア
ップテーブル法による直交変換を行ない、入力データの
１ビットずつと複数ビットの変換係数データとをアドレ
スとし、ROMテーブルから読み出されたデータをそのア
ドレスの入力データにおけるビット位置に応じて上位又
は下位方向にシフトさせて入力画像データの全ビットに
ついて加算するようにすることもできる。

また、本発明では、ROMルックアップテーブル法にお
いて、直交変換回路の前段に、直交変換処理の際に変換
係数の一部が０になるように入力データ間の加算及び減
算を行なう前処理回路を備えてもよい。

（作用）本発明では二次元直交変換演算を１組の一次元直交変
換演算器によって実現する。画像を（Ｎ×Ｎ）画素で構
成するブロックに分割し、その各ブロックを二次元DCT
変換する場合について説明する。

二次元DCT演算は式で表現するとすでに述べた（１）
式になる。

（１）式を変形すると、となる。ここで、（５）式はＦ（i,V）の一次元DCT演算
を表わしており、（６）式は（f,j）の一次元DCT演算を
表わしている。したがって、Ｎタップ（Ｎ×Ｎ）の二次
元DCT演算は、行（又は列）について一次元DCT演算
（６）式を実行し、続けて列（又は行）について一次元
DCT演算（５）式を実行することにより二次元DCT演算の
結果を得ることができる。

第１図で第１の一次元DCT演算器４がメモリ装置２の
行方向又は列方向にデータを書き込んだものを第２の一
次元DCT演算器６が列方向又は行方向に読み出してDCT演
算を行なう。

以上は圧縮についての説明であるが、逆動作である伸
長は変換式が変わるだけで同様の方式で処理することが
できる。

伸長の二次元IDCT（Inverse DCT）演算は式で表現す
るとすでに述べた（３）になる。

（３）式を変形すると、となる。ここで、（７）式はｆ（V,i）の一次元IDCT演
算を表わしており、（８）式はＦ（U,V）の一次元IDCT
演算を表わしている。したがって、Ｎタップ（Ｎ×Ｎ）
の二次元IDCT演算は、行（又は列）について一次元IDCT
演算（８）式を実行し、続けて列（又は行）について一
次元IDCT演算（７）式を実行することにより二次元IDCT
演算の結果を得ることができる。

直交変換演算としてDST変換を用いる場合も同様であ
る。

本発明による（８×８）のDCT演算を行なう場合、変
換係数の種類が８個であり、８画素の入力データについ
て各画素の１ビットずつを演算するので、ｎ＝８とな
り、必要なアドレス空間は８×2⁸となる。この程度の規
模であれば半導体集積回路化することが可能になる。

さらに、変換係数マトリックスの対称性を利用して前
処理を施し、変換係数の一部が０になるようにすれば、
４画素の入力データについて各画素の１ビットずつを演
算すればよいようになるのでｎ＝４となり、必要なアド
レス空間は８×2⁴に減少し、さらに実現が容易になる。

前処理回路は次の演算を行なうものである。

画像を（８×８）画素で構成するブロックに分割し、
その各ブロックを一次元DCT変換する場合について説明
する。前処理回路では入力データx₀,x₁,……x₇を（x₀＋
x₇），（x₂＋x₅），（x₁＋x₆），（x₃＋x₄），（x₀−
x₇），（x₂−x₅），（x₁−x₆），（x₃−x₄）に変換す
る。前処理回路で変換されたデータを変数とするように
（２）式のDCT変換式を表現すると、次の（９）式とな
る。

ここでａ＝cos（1/4）π ｂ＝cos（1/8）π ｄ＝sin（1/8）π ｅ＝cos（1/16）π ｆ＝cos（3/16）π ｇ＝sin（1/16）π ｈ＝sin（3/16）π である。

（９）式によれば、変換係数の半数が０となる。係数
が０の部分については乗算を行なう必要がない。

伸長過程ではIDCT演算の計算式は次の（10）式にな
る。

（10）式によるIDCT演算の後に、（x₀＋x₇），（x₂＋
x₅），（x₁＋x₆），（x₃＋x₄），（x₀−x₇），（x₂−
x₅），（x₁−x₆），（x₃−x₄）をx₀,x₁,…x₇に戻す後処
理を施す。

（実施例）第１図は一実施例を表わす。

２はトランスポート用メモリ装置であり、Ｎ×Ｎワー
ドのRAMである。Ｎを８とすれば64ワードの容量を備え
たものである。4,6は一次元DCT演算器であり、それぞれ
Ｎ個ずつ備えられている。DCT演算を行なう単位のブロ
ックを（８×８）画素とすれば、Ｎは８である。一次元
DCT演算器４の演算結果をメモリ装置２に書き込む際の
アドレス指定し、メモリ装置２に書き込まれたデータを
一次元DCT演算器６へ読み出すためのアドレス指定をす
るために、アドレス発生器８が設けられている。メモリ
装置２が64ワードとすれば、アドレスとして６ビットの
アドレスがアドレス発生器８から発生する。10はそのア
ドレスを入力し、メモリ装置２のアドレス指定を行なう
アドレスデコーダである。12はメモリ装置２における書
込みと読出しを制御するための読出し・書込み制御部で
ある。

アドレス発生器８の一例を第２図に示す。

６ビットのアドレスを発生するために２個の３ビット
カウンタ14,16が設けられており、それぞれの３ビット
ずつの出力を組み合わせて６ビットのアドレスが構成さ
れる。カウンタ14からは（A0,A1,A2）の３ビットのアド
レスが出力され、カウンタ16からは（A3,A4,A5）の３ビ
ットのアドレスが出力されるものとする。この３ビット
ずつのアドレスを組み合わせて６ビットのアドレスを構
成する。18は３ビットずつのアドレスの組み合わせを切
り換えるスイッチ回路であり、このスイッチ回路18を一
方に切り換えるとアドレスは（A0,A1,A2,A3,A4,A5）と
なり、他方に切り換えると（A3,A4,A5,A0,A1,A2）とな
る。これらの切り換えられたアドレスの関係は、メモリ
装置２における行アドレスと列アドレスを入れ換えたも
のに相当している。スイッチ回路18は、読出し・書込み
動作と連動して切り換えられる。書込み時にはアドレス
が行方向に進むように切り換えられ、読出し時には列方
向に進むように切り換えられる。又はその逆に、書込み
時にはアドレスが列方向に進むように切り換えられ、読
出し時には行方向に進むように切り換えられる。

次に、本実施例の動作を第３図と第４図により説明す
る。

第３図はメモリ装置２におけるアドレスを表わしてい
る。書込み時にはアドレスが行方向に進むように、すな
わち、（0,0），（1,0），（2,0），（3,0），……（Ｎ
−1,N−１）の順序に進むようにアドレスが与えられる
ものとする。これにより一次元DCT演算器４の演算結果
がメモリ装置２の行方向のアドレスに従って書き込まれ
ていく。これは第４図では破線の矢印で示されるように
書き込まれていくことである。

次に、動作モードが読出しに変わり、アドレス発生器
のスイッチ回路18が切り換えられて行アドレスと列アド
レスが切り換えられる。これにより、メモリ装置２での
アドレス指定は第４図で実線で示されるように、列方向
に（0,0），（0,1），（0,2），（0,3），……（Ｎ−1,
N−１）の順序に変わり、メモリ装置２のデータが一次
元DCT演算器６へ読み出されていく。（Ｎ−1,N−１）ア
ドレスまでの読出しが終わると、再び書込みモードに変
わり、アドレスが再び行方向に進むように切り換えられ
る。このように、DCT演算が繰り返されていく。

メモリ装置２での書込みを列方向に行ない、行方向に
読み出すようにしてもよい。

他の実施例では、読出し・書込み制御部12で、例えば
第５図に示されるように、指定されたアドレスにおいて
クロックCKの１サイクルのローレベルでそのアドレスの
データを一次元DCT演算器６へ読み出し、そのサイクル
のハイレベルの期間に一次元DCT演算器４の演算結果を
同じアドレスに書き込むように制御する。

次に、本実施例の動作を第３図と第６図により説明す
る。

初めに、例えばアドレスが行方向に進むように、すな
わち第３図で（0,0），（1,0），（2,0），（3,0），…
…（Ｎ−1,N−１）の順序に進むようにアドレスが与え
られる。これにより一次元DCT演算器４の演算結果がメ
モリ装置２の行方向のアドレスに従って書き込まれてい
く。これは第６図では破線の矢印で示されるように書き
込まれていくことである。

次に、アドレス発生器のスイッチ回路18が切り換えら
れて行アドレスと列アドレスが切り換えられる。これに
より、メモリ装置２でのアドレス指定は第３図で（0,
0），（0,1），（0,2），（0,3），……（Ｎ−1,N−
１）の順序に変わる。まず、（0,0）のアドレスのデー
タが一次元DCT演算器６へ読み出され、その後、続いて
一次元DCT演算器４の演算結果が同じ（0,0）アドレスに
データとして書き込まれる。次にメモリアドレスが（0,
1）に変わり、一次元DCT演算器６がそのアドレスのデー
タを読み出し、続いて一次元DCT演算器４の演算結果が
その（0,1）アドレスにデータとして書き込まれる。第
６図で実線で示された列方向の矢印は１回目の読出し動
作の方向を表わし、１点鎖線の列方向の矢印は２回目の
書込み動作の方向を表わしている。この動作を繰り返し
てメモリアドレス（Ｎ−1,N−１）まで実行されると再
びメモリアドレスの行アドレスと列アドレスが切り換え
られ、今度は行方向に沿って一次元DCT演算器６による
データの読出しと続いて同じアドレスへの一次元DCT演
算器４からの演算結果の書込みが（Ｎ−1,N−１）アド
レスまで実行される。

第７図はさらに他の実施例を表わす。

本実施例では、RAMにてなる一対のトランスポート用
メモリ装置2a,2bを設ける。20は一次元DCT演算器４をメ
モリ装置2a,2bに切り換えて接続するスイッチ回路、22
は一次元DCT演算器６をメモリ装置2a,2bに切り換えて接
続するスイッチ回路である。図示は省略されているが、
メモリ装置2a,2bには第１図と同様にアドレス発生器、
アドレスデコーダ、読出し・書込み制御部が接続されて
いる。

第７図の実施例の動作について説明する。

スイッチ回路20,22が図の状態にあるとき、メモリ装
置2aでは一次元DCT演算器４の演算結果が行方向に書き
込まれていき、一次元DCT演算器６はメモリ装置2bに書
き込まれているデータを列方向に読み出していく。メモ
リ装置2aの書込み、メモリ装置2bの読出しが終わると、
スイッチ回路20,22が切り換えられる。今度は一次元DCT
演算器４の演算結果がメモリ装置2bに行方向に書き込ま
れていき、一次元DCT演算器６はメモリ装置2aに書き込
まれているデータを列方向に読み出していく。このよう
に、一方のメモリ装置で書込みを行ないながら、同時に
他方のメモリ装置では読出しを行なう。これをスイッチ
回路20,22を切り換えながら繰り返していく。

第７図では第１図に比べて２倍の速度で二次元DCT演
算を行なうことができる。

第１の一次元DCT演算と第２の一次元DCT演算を逐次演
算する装置を第８図と第９図により説明する。

第８図は原理を説明したものである。

まず、（Ａ）に示されるように、ｉサイクル目に元の
画像の画素ｆ（i,j）に対して行方向変換係数wi（ｊ）
（＝cos（（2j＋１）Ｖπ/2N））を掛けて行方向に足し
あわせ、それに係合2C（Ｖ）/Nを掛ける行方向一次元DC
T演算を施して行方向変換画素Ｆ（i,V）を演算し、（ｉ
＋１）サイクル目には同様にしてＦ（ｉ＋1,V）を演算
する。

Ｎサイクルの行方向一次元DCT演算が終了した時点
で、列方向一次元DCT演算に入り、（Ｂ）に示されるよ
うに、被変換画素Ｆ（i,V）に対して画素（U,V）の列方
向変換係数wv（ｉ）（＝cos（（2i＋１）Ｕπ/2N））を
掛けて列方向に足しあわせ、それに係数2C（Ｕ）/Nをか
けて変換画素Ｆ（U,V）を算出する。

第９図はこの実施例を実行する装置を表わしている。

元の画像の１行の画素ｆ（i,0）,f（i,1）……ｆ（i,
N−１）に対してそれぞれ画素（U,V）の行方向変換係数
wi（ｊ）を掛けるために、Ｎ個の乗算器54−１〜54−Ｎ
が設けられている。56はそれらの乗算器54−１〜54−Ｎ
の演算結果を加算する加算器であり、58はその加算され
た結果に係数2C（Ｖ）/Nを掛ける乗算器である。これに
より、行方向の一次元のDCT演算が行なわれる。

次に、列方向の一次元DCT演算を行なうために、Ｎ個
の乗算器62−１〜62−Ｎが設けられている。乗算器58と
乗算器62−１〜62−Ｎの間にはそれぞれセレクタスイッ
チ60−１〜60−Ｎが設けられており、行の位置ｉによっ
て対応するセレクタスイッチが選択的にオンにされ、各
乗算器62−１〜62−Ｎで変換係数wv（０）〜wv（Ｎ−
１）が掛けられる。64は乗算器62−１〜62−Ｎによる乗
算結果を加算する加算器であり、66はその加算結果に係
数2C（Ｕ）/Nをかける乗算器であり、その乗算結果によ
り変換画素Ｆ（U,V）が算出される。

第10図は前処理回路を備えた実施例を表わしたもので
あり、例として画像を（８×８）画素のブロックに分割
してDCT演算を行なう場合を表わしている。

32−０〜32−７はそれぞれ入力データx₀〜x₇をクロッ
クCLOCK1のタイミングで歩進し保持するシフトレジスタ
及びラッチ回路である。34−１〜34−４はシフトレジス
タ及びラッチ回路32−０〜32−７に保持された所定の２
個のデータを取り込み、セレクト信号に応じて加算又は
減算をおこなう加算減算回路である。36−１〜36−４、
38−１〜38〜４は加算減算回路34−１〜34−４で計算さ
れたデータをクロックCLOCK2のタイミングで歩進し保持
するシフトレジスタ及びラッチ回路である。

40はDCT処理回路であり、（９）式で表現された乗算
及び加算を行なうために、係数a,b,d,e,f,g,hを保持
し、32回の乗算を行なうための乗算器と31回の加算を行
なうための加算器を備えている。

IDCT演算を行なう演算装置についても同様の回路構成
となる。

DST演算及びIDST演算を行なう演算装置についても同
様の構成となる。

第11図はROMルックアップテーブル法による実施例のD
CT変換装置における一次元DCT演算で、１個の演算に相
当するROMルックアップテーブル回路を表わしている。

76はアドレスジェネレータであり、複数ビットの変換
係数データと１ビットずつの入力データとがアドレスと
して入力される。変換係数の種類が例えば８個とすれ
ば、変換係数データは３ビットデータである。入力デー
タは最大ビット（LSB）又は最小ビット（MSB）から順に
１ビットずつ入力される。78はデータを保持しているRO
Mである。入力データが“1"の場合は変換係数データをR
OM78のアドレスとし、入力データが“0"の場合はROM78
のアドレスとして０を使用する。80は加算器82は加算器
80からのデータを一時保持するレジスタ、84はレジスタ
82のデータを入力データが最大ビットから入力されると
きにはレジスタ84に保持されたデータのビット位置を上
位方向にシフトさせ、入力データが最小ビットから入力
されるときにはレジスタ82に保持されたデータのビット
位置を下位方向にシフトさせる１ビットシフタである。
加算器80には１ビットシフタ84で上位方向又は下位方向
に１ビットシフトされたデータとROM78からのデータが
加算される。

入力データが最大ビットから１ビットずつ入力される
ものとして説明すると、まず最大ビットｎの１ビットの
入力データと変換係数データとをROM78のアドレスとし
てROM78をアクセスし、データDnを得る。データDnは加
算器80を経てレジスタ82に保持される。レジスタ82に保
持されたものを出力Ｄとする。次に、入力データの（ｎ
−１）ビット目の１ビットのデータと変換係数データが
ROM78のアドレスとしてROM78がアクセスされ、ROM78か
らはデータDn_-1が出力される。加算器80ではこのデータ
Dn_-1と、レジスタ82のデータＤを２倍するために１ビッ
トシフタ84によって上位方向に１ビットシフトされたデ
ータとが加算され、その加算されたものがレジスタ82に
保持されて出力Ｄが更新される。

この操作が入力データが最小ビットになるまで繰り返
されることにより、最終的な出力Ｄが得られる。

この場合、ROM78の容量は変換係数の種類の数ｍ（こ
の例では８）となる。

第12図に（２）式で表わされる一次元DCT演算を行な
う場合のDCT処理回路の一例を表わす。

86は８ビットで表現された画素を８個含む１ライン分
のデータが送られるシフトレジスタ、88は８ビットずつ
の各画素x₀〜x₇を保持するラッチである。90はROMルッ
クアップテーブル法によるDCT処理回路であり、各DCT処
理回路90には第１図に示された回路が８個ずつと、それ
らの８個の回数の出力を加算する加算器が含まれてい
る。各DCT処理回路90には入力データx₀〜x₇が最大ビッ
トから（又は最小ビットから）１ビットずつ順に入力さ
れ、図には示されていないが変換係数データも入力され
て第11図で示された演算が行なわれる。各DCT処理回路9
0の出力は８ビットの出力データZ₀〜Z₇である。92はシ
フトレジスタであり、Z₀〜Z₇を順に配列して出力する。

第12図ではZ₀〜Z₇の出力データを得るために必要なRO
M容量は８×2⁸である。

第13図はROMテーブルの容量をさらに小さくするため
に、DCT変換係数の対称性を利用した（９）式で表現さ
れる演算を行なうための実施例を表わしたものである。

シフトレジスタ88とDCT処理回路90a,90bの間に前処理
回路94が設けられている。前処理回路94により変換係数
マトリックスが（９）式のように整理されて半数が０に
なり、出力Z₀,Z₂,Z₄,Z₆を得る４個のDCT処理回路90aで
は後半の４個の変換係数が０であるので、これらの０と
掛け算を行なう入力データは不要になり、４個のDCT処
理回路90aには入力データ（x₀＋x₇），（x₁＋x₆），（x
₂＋x₅），（x₃,x₄）からの各１ビットずつの４ビットが
入力されている。出力Z₁,Z₃,Z₅,Z₇を得る４個のDCT処理
回路90bでは前半の４個の変換係数が０であるので、、
これらの０と掛け算を行なう入力データは不要になり、
４個のDCT処理回路90bには入力データ（x₀−x₇），（x₁
−x₆），（x₂−x₅），（x₃−x₄）からの各１ビットずつ
の４ビットが入力されている。各DCT処理回路90a,90bは
第11図の回路を４個ずつと、それらの４個の回路の出力
を加算する加算器とを備えている。

第13図では、Z₀〜Z₇の出力データを得るために必要な
ROM容量は８×2⁴に減少する。

（発明の効果）本発明で二次元直交変換演算を１組の一次元直交変換
演算器により実現すれば、必要な乗算器の数は、例えば
直交変換演算の単位を（８×８）画素のブロックとすれ
ば、従来の方法では64個の乗算器が必要であるのに対
し、本発明では８＋８＝16個の乗算器で足りることにな
り、装置が簡単になって集積回路化することが可能にな
る。

また、第１の一次元DCT演算器の演算結果を一時記憶
するメモリ装置においては、行方向に書き込んだものを
列方向に読み出すとともに列方向に新たなデータを書き
込み、列方向に書き込んだデータを行方向に読み出すと
ともに行方向に新たなデータを書き込むようにアドレス
指定と読出し・書込み制御を行なえば、必要なメモリ装
置の容量は演算単位のブロックが（Ｎ×Ｎ）画素とすれ
ば（Ｎ×Ｎ）ワードの１ブロックのもので足りることに
なる。その結果、メモリ容量が少なくてすむとともに、
高速動作を行なわせることができるようになる。

メモリ装置を一対とし、一方のメモリ装置の書込みと
他方のメモリ装置の読出しを同時に行なうようにするこ
とにより、高速動作が可能になる。

二次元DCT演算や二次元DST演算における一部の係数を
０にするような入力データの前処理回路を備えると、DC
T処理回路やDST処理回路の乗算器及び加算器の数が少な
くなり、それだけ処理スピードが速くなる。

また、回路規模も小さくなり、集積回路化するのが容
易になる。

直交変換処理をROMルックアップテーブル法により実
現するに際して入力データを１ビットずつアドレスに用
いることにより、少ないROM容量で直交変換処理を実現
できるようになる。

変換係数の対称姓を利用した前処理回路を備えて変換
係数の一部を０とすれば、さらにROM容量を減少させる
ことができる。

【図面の簡単な説明】

第１図は一実施例を示すブロック図、第２図は同実施例
におけるアドレス発生器の一例を示すブロック図、第３
図は同実施例におけるメモリ装置のアドレスを示す図、
第４図は同実施例の動作を示すメモリ装置のアドレス指
定方法を示す図、、第５図は他の実施例の読出し・書込
み制御部の動作を示すタイミング図、第６図は同実施例
の動作を示すメモリ装置のアドレス指定方法を示す図、
第７図はさらに他の実施例を示すブロック図、第８図は
さらに他の実施例の演算の概念を示す図、第９図は同実
施例の回路図、第10図はさらに他の実施例のDCT演算装
置を示すブロック図、第11図はさらに他の実施例におけ
るROMルックアップテーブル法の１個の乗算器相当部分
を示すブロック図、第12図及び第13図はそれぞれ実施例
におけるDCT演算装置を示すブロック図である。第14図
はデータ圧縮・伸長系を示すブロック図、第15図は従来
の二次元DCT演算を表わす概念図、第16図は同従来例の
回路図、第17図は従来の方式によるROMルックアップテ
ーブル法の１個の乗算器相当部分を示すブロック図であ
る。 2,2a,2b……メモリ装置、4,6……一次元DCT演算器、８
……アドレス発生器、12……読出し・書込み制御部、1
4,16……３ビットカウンタ、18,20,22……切換えスイッ
チ回路、32−０〜32−７……シフトレジスタ及びラッチ
回路、、34−１〜34−４……加算減算回路、36−１〜36
−4,38−１〜38−４……シフトレジスタ及びラッチ回
路、40……一次元DCT処理回路、76……アドレスジェネ
レータ、78……ROM、80……加算器、82……レジスタ、8
4……１ビットシフタ、86……シフトレジスタ、88……
ラッチ、90,90a,90b……ROMルックアップテーブル法に
よるDCT処理回路。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号特願平2−67500 (32)優先日平２(1990)３月16日 (33)優先権主張国日本（ＪＰ） (31)優先権主張番号特願平2−110757 (32)優先日平２(1990)４月25日 (33)優先権主張国日本（ＪＰ） (72)発明者福井良東京都大田区中馬込１丁目３番６号株式会社リコー内 (56)参考文献特開昭57−146345（ＪＰ，Ａ) 特開昭59−95783（ＪＰ，Ａ) 特開昭63−102476（ＪＰ，Ａ) 特開昭63−109664（ＪＰ，Ａ) 特開昭63−198420（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 7/548 G06F 15/66 H04N 1/415

Claims

(57)【特許請求の範囲】

【請求項１】第１の一次元直交変換演算器と、その出力
を一時記憶するメモリ装置と、前記メモリ装置の出力を
入力とする第２の一次元直交変換演算器と、前記メモリ
装置のアドレス指定を行なうとともに前記メモリ装置の
書込みと読出しの動作の切換えに合わせて行アドレスと
列アドレスを入れ換えるアドレス発生器とを備えた直交
変換演算装置。
【請求項２】第１の一次元直交変換演算器と、その出力
を一時記憶するメモリ装置と、前記メモリ装置の出力を
入力とする第２の一次元直交変換演算器と、前記メモリ
装置のアドレス指定を行なうとともに前記第１及び第２
の一次元直交変換演算器の演算の実行に合わせて行アド
レスと列アドレスを入れ換えるアドレス発生器と、前記
メモリ装置の１個のデータを読み出した後に同一アドレ
スに前記第１の一次元直交変換演算器の新たな演算結果
を書き込む読出し・書込み制御部とを備えた直交変換演
算装置。
【請求項３】前記メモリ装置は一対設けられ、第１の一
次元直交変換演算器と第２の一次元直交変換演算器をそ
れぞれ切替えスイッチ回路を介して前記両メモリ装置に
接続し、第１の一次元直交変換演算器が一方のメモリ装
置に接続されるときは第２の一次元直交変換演算器が他
方のメモリ装置に接続されるように前記切換えスイッチ
回路を切り換える請求項１に記載の直交変換演算装置。
【請求項４】離散コサイン変換又は離散サイン変換を行
なう直交変換処理回路を備えた直交変換演算装置におい
て、直交変換処理の際に係数の一部が０になるように入
力データ間の加算及び減算を行なう前処理回路を設け、
直交変換処理回路は前記前処理回路で加算又は減算され
たデータについて０でない係数との乗算及びその乗算結
果の加算を行なうことを特徴とする直交変換演算装置。
【請求項５】１個の画像を複数の画素を含むブロックに
分割し、各ブロックごとに直変換処理を行なう直交変換
回路を備えた直交変換演算装置において、前記直交変換
回路はROMテーブルを用いるROMルックアップテーブル法
による演算を行なうものであり、入力データの１ビット
ずつと複数ビットの変換係数データとをアドレスとし、
ROMテーブルから読み出されたデータをそのアドレスの
入力データにおけるビット位置に応じて上位又は下位方
向にシフトさせて入力データの全ビットについて加算す
る加算回路を備えたことを特徴とする直交変換演算装
置。
【請求項６】前記直交変換回路の前段には、直交変換処
理の際に変換係数の一部が０になるように入力データ間
の加算及び減算を行なう前処理回路を備え請求項６に記
載の直交変換演算装置。