KR910008454B1 - 변환 회로 - Google Patents

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KR910008454B1 KR1019870010935A KR870010935A KR910008454B1 KR 910008454 B1 KR910008454 B1 KR 910008454B1 KR 1019870010935 A KR1019870010935 A KR 1019870010935A KR 870010935 A KR870010935 A KR 870010935A KR 910008454 B1 KR910008454 B1 KR 910008454B1
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Abstract

내용 없음.

Description

변환 회로
제1도는 본 발명에 따른 바람직한 실시예의 블럭 회로도.
제2도는 제1도의 회로내의 변환값을 계산하기 위한 승산회로.
제3도는 승산에 사용되는 계수의 매트릭스.
* 도면의 주요부분에 대한 부호의 설명
3, 10 : 변환기 13, 30 : 승산기
31, 35, 38 : 버퍼메모리 32 : 가산기
본 발명은 디지탈 비디오신호의 변환회로에 관한 것이다.
정기 간행물 "Markt und Technik" 1986년 9월 30일 발행(제20권) 91-96페이지에는 "마이크로 PD 77230에 의한 고속이산코사인변환(Schnelle Diskrete Cosinus-transformation mit Hilfe des Mikro PD 77230)"이라는 제하의 논문이 실려 있다. 상기 간행물 92페이지에는 마이크로 PD 77230의 블럭 다이어그램이 제시되어 있다. 이 회로는 완전한 광논리연산을 처리하는 55비트의, 부동 소수점의 ALU(arithmetic and logic unit)를 포함한다.
본 발명의 목적은 변환값을 고속으로 계산할 수 있는 회로를 제공하는데 있다.
상기 목적은 본 발명에 따라 디지탈 비디오신호의 변환회로가, 행렬을 한행 및 한열씩 처리하는 순서로 디지탈 비디오 신호를 시간 영역과 주파수 영역 사이에서 행렬 형태의 신호값으로 변환시키는 다수의 변환수단을 포함하며, 상기 변환수단은 각각 제1승산기, 가산기 및 버퍼메모리를 포함하게 함으로써 달성된다.
본 발명에 따른 회로를 설명하기 전에 먼저 2차원 DCT(Two-Dimensional Discrete Cosine Transform) 연산의 정의 및 본 발명의 회로가 수행코자하는 8·8DCT 행렬연산 및 2·(4·8) DCT 행렬연산에 대해 살펴보면 다음과 같다.
화상신호를 코딩하는 주목적은 원래의 화상의 질을 유지하면서 데이타율을 줄이는 것이다. 이러한 코딩 형태중 하나가 DCT이다.
IN ·DCT=TR에서, TR은 변환계수이며, 이는 하기식 a)에서
Figure kpo00001
C를 구하는 것이다.
Figure kpo00002
Figure kpo00003
Figure kpo00004
상기식 b)에서 θ(k)는 그 값이 'N'개가 된다. 상기식 c)에서의 x(n)도 그 값이 'N'개가 된다. 즉, 상기 두식은 DCT를 위한 행렬(또는 벡터)이 되며, 따라서 DCT 기본 벡터는 하기식 D)
Figure kpo00005
이다.
상기식 b) 및 c)의 θ(k), x(n)에서 N=2이면 그 DCT값, 즉 변환상수(T. C.)는 하기식 e)가 된다.
Figure kpo00006
즉, 식 b) 및 c)에서 상기식 e)는
Figure kpo00007
의 결과이다. 즉, 두식에서 k는 행을 n은 열을 지배한다.
2차원 DCT 연산이란 전술한 DCT 연산의 2단계 연산이라 할 수 있다. 즉, 2차원 DCT는 두개의 직렬 1차원 DCT 변환으로 분리되어 수행될 수 있다. 2차원 DCT 연산은 하기식 f) 및 g)로 표현될 수 있다.
Figure kpo00008
Figure kpo00009
상기식에서 , m, n, k,l은 0 내지 N-1의 값을 가진다.
2차원 DCT 변환은 수학적으로는 2개의 행렬 연산에 의한 공간적 행렬을 의미한다. 이러한 변환의 예로는, 디지탈화된 비디오 신호에서 8×8 화소의 블록을 2개의 행렬승산(2차원 DCT)을 이용하여 변환시킨다. 이때 정적인 화상인 경우 화소값이 한 블록내에서 높은 상관관계(correlation)을 가지기 때문에 8·8 DCT 변환이 이용되지만 동적 화상인 경우에는 상관관계라 낮아지며 블록의 짝수 또는 홀수라인내에 높은 상관을 가지기 때문에 2·(4·8) DCT 변환을 이용한다. 본 발명의 회로는 데이타라인를 이용하여 상기 2개의 변환모드로 스위칭 될 수 있다.
상기 8×8 DCT 행렬연산 및 2×(4×8)의 DCT 행렬연산을 수식으로 표현하면 다음과 같다.
8×8 DCT 행렬의 경우 하기 DCT 8 및 수반하는 변환행렬 DCT 8이 변환을 위해 취해지며, 상기식 b)에서 N=8인 경우를 나타낸다.
Figure kpo00010
4×8 DCT 행렬의 경우 행렬 DCT 및 하기 DCT 4의 변환행렬이 취해지며, 상기 식 b)에서 N=4인 경우를 나타낸다.
Figure kpo00011
본 발명의 회로를 첨부한 도면을 참고로 구체적으로 설명하면 다음과 같다.
제1도에 도시된 회로에서는 2진신호 D0-D7가 입력(2)으로부터 데이타버스(1)를 통해 변환기(3)-(10)로 전송된다. 또 다른 데이타버스(11)를 통해 다른 디지탈신호가 입력(12)에서부터 변환기(3)-(10) 및 승산기(13)로 전송된다. 승산기(13)는 National Semiconductor사의 PROM(프로그램 가능한 판독전용 메모리) 87S421으로 구성되는 것이 바람직하다. 도시된 회로에서 각 버스 및 각 버스의 분기의 라인의 수는 버스를 나타내는 라인에 숫자로 표시되어 있다
데이타버스(11)의 데이타라인에 있는 데이타신호는, 8×8 또는 2×(4×8)DCT 행렬중 어느 것이 사용되는지의 여부를 나타낸다. 데이타버스(1) 및 (11)상의 신호는 변환기(3)-(10) 및 승산기(13)의 입력에서 어드레스로 작용한다. 변환기(3)-(10)에 기억된 하나의 인자는 최대 1.4이기 때문에, 바람직하게는 최상위비트(MSB)가 승산기(13)에 의해 외부에서 계산되어 버퍼메모리(14)를 통해 각각의 변환기(3)-(10)에 공급된다. 최하위 비트(LSB)는 변환기(3)-(10)의 일부인 승산기내에서 만들어진다. 승산기(13)는 최상위 비트를 디지탈신호로서 그 출력에서부터 8개의 데이타라인을 통해 버퍼메모리(14)로 전송된다. 버퍼메모리(14)는 최상위 비트를 일시기억하고 8개의 데이타 라인중 하나를 통해, 즉 각각의 변환기에 접속된 하나의 데이타라인을 통해 각 변환기(3)-(10)에 그것을 공급한다. 각각의 변환기(3)-(10)는 승산, 가산 또는 감산과 일시기억을 수행한다. 변환기(3)-(10)는 입력(2)에 있는 데이타를 다른 영역으로 변환시킨다.
순방향 변환시 데이타는 시간영역에서 주파수영역으로 변화되며, 역변환시 데이타는 주파수영역에서 시간영역으로 변환된다. 순방향 변환은 송신기의 소오스코더에서 행해지며, 역변환은 수신기의 소오스디코더에서 행해진다. 소오스코더와 소오스디코더는 디지탈 비디오레코더의 구성 부분일 수 있다. 변환은 수학적 용어로 행렬 승산에 해당한다. 이산코사인변환(DCT)시 변환계수, 즉, 행 또는 열로 나열된 코사인 함수를 형성하는 메트릭스의 계수가 사용된다. DCT에 대한 변환계수의 형성은 예를 들면 Robert Sell 저 "Ein Beitrag zur Informationsreduktion bei Fernsehbildsignalen mit Transformationscodierung und adaptiver Quantisierung" Wuppertal 종합대학 전자과에 통과된 논문 20페이지에 설명되어 있다. 8×8화소의 크기를 가진 텔레비전화상의 부분(이하 블럭이라 한다)은 8×8 매트릭스의 8×8 휘도치 또는 색치를 갖는다. 휘도치 또는 색치는 다지탈화된 비디오신호이다. 휘도치 또는 색치는 8비트폭을 가진 데이타버스(1)상에 2진신호 D0-D7로서 병렬로 나타난다.
순방향 변환 및 역변환시 각각 3개의 행렬이 서로 곱해진다. 2차원 변환시 블럭은 먼저 수평방향으로 1차원 변환 그 다음 수직방향으로 1차원 변환된다. 물론 그 역도 가능하다. 즉, 먼저 수직방향으로 1차원 변환 그 다음 수평방향으로 1차원 변환될 수도 있다. 2차원 역변환시 먼저 수직방향으로 1차원 변환 그 다음 수직방향으로 1차원 변환된다. 이때도 그 역이 가능하다. 1차원 수평변환시 변환될 행렬은 1행의 8개의 계수와 한행씩 8번 곱해지고, 1차원 수직변환시 1열의 8개의 계수와 8번 곱해진다. 2차원 순방향 변환 또는 역변환은 각각 2개의 1차원 순방향 변환 또는 역변환으로 분리될 수 있기 때문에 순방향 변환 또는 역변환의 2개의 1차원 승산에는 동일한 변환기(3)-(10)가 이용될 수 있다. 첫번째 1차원 순방향 변환 또는 역변환 후에는 8×8 블럭 및 2×(4×8) 블럭이 각각 전치되어야 한다. 즉, 수평 및 수직방향에 대한 어드레스가 상호교체되어야 한다. 각각 8개의 행과 8개의 열을 가진 3개의 8×8 행렬의 2번의 승산은 연속적으로 실시된다. 변환될 행렬값은 제1도의 회로를 2번 연속적으로 통과하고 그 중간에 출력(26)을 통해 도시되지 않은 하나의 램내에 일시 기억되고, 그 다음 다시 입력(2)으로 보내진다.
카운터(15)는 입력(16)에서부터 라인(17)을 통해 블럭 스타트신호를 수신하고 입력(18)에서부터 라인(19)을 통해 클럭신호를 수신한다. 하나의 블럭이 8×8행렬에 해당하는 64개의 값을 가지면, 블럭 스타트신호는 블럭 스타트시 및 64개의 값을 처리한 후에 전송된다. 블럭 스타스신호는 카운더(15)를 영에 리세트한다. 카운터(15)는 라인(19)의 클럭신호에 의해 카운팅을 시작해서 64개의 값인 경우에 64까지 업카운팅한다. 클럭신호는 클럭회로(20)를 통해 버퍼메모리(14) 및 (24)에 공급되는데, 버퍼메모리(14) 및 (24)는 Texas Instruments사의 74LS374가 바람직하다. 카운터(15)의 3개의 LSB 출력은 승산기(13) 및 변환기 (3)-(10)의 번지 지정과 부호 PROM(21)을 제어한다. 하나의 행 또는 하나의 열의 8개의 계수는 8개의 변환기(3)-(10)내에 포함되어 있다. 승산은 한행 및 한열씩 8번 연속적으로 이루어지며 각각의 행 또는 열은 서로 다른 계수를 갖기 때문에, 각각의 적용가능한 행 어드레스 또는 열 어드레스는 카운터(15)의 3개 LSB에 의해 3개의 라인에 신호 SZ(현재의 열 또는 행)로서 표시된다.
부호 PROM(21)은 승산기로 작동하는 기억장치이다. 이 기억장치내에서 부호가 수학적으로 서로 곱해진다. 부호 PROM(21)은 National Semiconductor사의 74S288 또는 74S287가 바람직하다. 입력(2)에 있는 휘도치 또는 색치데이타에 속하는 부호 비트는 라인(23)의 입력(22)에 제공된다. 상기 데이타 값에 대해 8비트의 데이타버스(1)가 사용되기 때문에 데이타 값의 부호는 데이타 값과 분리해서 계산된다. 부호비트와 카운터(15)의 3개의 LSB는 기억장치(21)에서, 하나의 부호에 대응하는 8개의 값을 호출하여 (24)로 공급하는 어드레스로 작용한다. 버퍼메모리(24)는 상기 8개의 값을 일시 기억하고 8개의 값중 하나를 각각 변환기(3)-(10)중 하나에 공급한다. 각각의 변환기(3)-(10)는 데이타버스(25)에 결합되는 12개의 데이타출력(D0)-(11)을 갖는다. 변환기(3)-(10)는 디지탈신호를 내보내는데, 이 디지탈신호는 변환된 값에 상응하는 이진값이며 수로는 212, 즉 4,096의 값을 표시하고 출력(26)에 나타난다. 제1도의 회로는 송신기내의 소오스코더 및 수신기내의 소오스디코더에 사용될 수 있다. 변환기(3)-(10) 및 승산기(13)의 기억내용에는 차이점이 있다.
각각의 변환기(3)-(10)는 제2도에 따라 구성되는 것이 바람직하다. 기억장치는 바람직하게는 Natinoal Semiconductor사의 PROM 87S421로 형성되며 승산기(30)로 작동한다. 입력(2)에 있는 데이타 D0-D7는 승산기(30)내에서 변환계수와 곱해진다. 변환계수는 PROM의 결선내에 포함되어 있다. 8×8순방향 변환시 DCT 계수의 반사대칭이다. 즉, 변환 매트릭스의 각각의 행에서 제1계수는 제8계수와, 제2계수는 제7계수와, 제3계수는 제6계수와, 제4계수는 제5계수와 동일하다. 2×(4×8) 순방향 변환시 및 8×8 및 2×(4×8) 역변환시에는 이러한 반사대칭이 없다. 라인(12)상의 신호는 변환의 방식이 8×8) 또는 2×(4×8)중 어느 변환으로 선택 되었는지의 여부를 신호 AT로 표시한다. PROM(13) 및 (30)의 기억내용에는 송신기내의 순방향 변환 또는 수신기내의 역변환이 있는지의 여부가 고려된다. 승산후에 결과치의 8개의 LSB가 버퍼메모리(31)로 전송된다. 버퍼메모리(31)는 74LS374로 형성되는 것이 바람직하다. 버퍼메모리는 결과치를 일시 기억했다가 디지탈 신호로서 8개의 라인을 통해 가산기(32)에 전송된다. 라인(33)을 통해 MSB가 버퍼메모리(14)에서부터 가산기(32)의 입력에 전달된다. 가산기(32)는 Fairchild사의 74F382로 형성되는 것이 바람직하다. 당해 부호는 라인(34)을 통해 버퍼메모리(24)로부터 가산기(32)에 전송된다.
제2도의 변환기는 12라인의 버스(36)를 통해 가산기(32)의 출력에 그리고 12라인의 버스(37)를 통해 가산기(32)의 입력에 접속된 버퍼메모리(35)를 포함한다. 변환을 시작할 때 버퍼메모리(35)는 영에 세트되고 데이타버스(37)의 12개의 데이타라인응 통해 가수 0을 가산기(32)에 공급한다. 따라서 제1합계는 2개의 승산기(13) 및 (30)에 의해 형성된 적으로 이루어진다. 제1가산후 그 합계는 결과치로서 데이타버스(36)의 12개의 데이타라인을 통해 버퍼메모리(35)에 기억된다. 제2승산후 적은 버퍼메모리(35)에서 나온 제1적과 합산되어 다음 단계에서 다시 버퍼메모리(35)에 기억된다. 8번의 가산후 결과치는 버퍼메모리(38)를 통해 출력(26)에 공급된다. 변환기(3)-(10)에서 나온 8개의 값은 데이타버스(25)를 통해 출력(26)에 공급된다. 클럭펄스회로(20)는 클럭신호에 의해 버퍼메모리(30), (35) 및 (38)를 제어한다.
제3도에는 변환기(3)-(10)에서의 승산에 사용되는 계수의 행렬이 도시되어 있다. 승산은 1 내지 256의 가능한 입력값에 대한 모든 가능한 결과치가 기억되어 있는 메모리에 의해 구현된다. 변환기(3)-(10)의 값을 어드레싱함으로써, 해당 행렬의 행이 선택된다. 카운터(15)의 어드레스 값을 어드레스 포트에 입력함으로써 열이 선택된다. 나머지 어드레스 포트를 동작시키는 신호값은 승산의 결과치가 기억되어 있는 메모리 셀을 선택한다.
회로의 동작을 보다 쉽게 이해할 수 있도록 하기 위해, 1차원 순방향 변환의 1사이클을 하기에 기술한다.
단일 변환 사이클에 대한 값은 워드당 8비트인 8개의 디지탈워드, 부호에 대한 1비트 및 변환형태에 대한 1비트로 이루어진다. 상기 워드들은 다음과 같은 방식으로 행렬의 계수와 승산된다. 제1워드는 제1열의 계수들과 승산된다.
즉, 제1워드와 제1열의 제1행에 있는 계수와의 적은 변환기(3)의 버퍼메모리(35)에 기억된다. 제1워드와 제1열의 제2행에 있는 계수와의 적은 변환기(4)의 버퍼메모리(35)에 기억된다. 제1워드와 제8열의 제8행에 있는 계수와의 적이 변환기(10)의 버퍼메모리(35)에 기억될 때까지, 상기 사실이 후속행에 있는 나머지 계수에 적용된다.
그 다음 제2워드는 제2열에 있는 계수들과 승산된다. 제2워드와 제2열의 제1행에 있는 계수와의 적은 변환기(3)의 버퍼메모리(35)에 이미 기억되어 있는 값에 가산되고, 그 합계는 이전의 값 대신에 변환기(3)의 버퍼메모리(35)에 기억된다. 제2워드가 제2열의 제8행에 있는 계수와 승산되어, 이 적이 변환기(10)의 버퍼메모리(35)에 이미 기억되어 있는 값에 가산된 다음, 그 합계가 새로운 값으로 변환기(10)의 버퍼메모리(35)에 기억될 때까지, 상기 사실이 제2열에 있는 나머지 계수에도 적용된다. 그 후에 1사이클이 끝나게 된다. 승산기(21)에서 계산된 부호에 대한 비트와 변환 형태에 대한 비트는 가산동작동안 변환기(3)-(10)내에 고려된다.
역변환은 유사하게 이루어질 수 있지만 제3도에 있는 행렬이 행과 열이 교체되어야 한다.

Claims (10)

  1. 디지탈 비디오신호의 변환회로에 있어서, 상기 변환회로는 행렬을 한행 및 한열씩 처리하는 순서로 디지탈 비디오신호를 시간영역과 주파수 영역사이에서 행렬 형태의 신호값으로 변환시키는 다수의 변환기(3)-(10)을 포함하며, 상기 변환수단은 각각 제1승산기(30), 가산기(32) 및 버퍼메모리(31,35,38)를 포함하는 것을 특징으로 하는 변환회로.
  2. 제1항에 있어서, 서로 다른 변환모드로 스위칭 될 수 있는 것을 특징으로 하는 변환회로.
  3. 제2항에 있어서, 상기 변환모드는 8·8 이산코사인 변환 및 2·(4·8)이산코사인 변환을 포함하는 것을 특징으로 하는 변환회로.
  4. 제1항에 있어서, 상기 제1승산기(30)가 바람직한 변환계수를 제공하도록 결선되어 있는 것을 특징으로 하는 변환회로.
  5. 제1항에 있어서, 제2승산기(13)가 바람직한 변환계수의 최상위 비트를 제공하도록 결선되어 있는 것을 특징으로 하는 변환회로.
  6. 제1항에 있어서, 제3승산기(21)가 바람직한 변환계수의 부호를 제공하도록 결선되어 있는 것을 특징으로 하는 변환회로.
  7. 제4항, 5항 또는 6항에 있어서, 제1승산기(30), 제2승산기(13) 또는 제3승산기(21)가 메모리로 구성되는 것을 특징으로 하는 변환회로.
  8. 제7항에 있어서, 카운터(15)가 제1승산기(30), 제2승산기(13) 또는 제3승산기(21)에 어드레스를 공급하는 것을 특징으로 하는 변환회로.
  9. 제4항 또는 제5항에 있어서, 승산인자가 제1승산기(30) 또는 제2승산기(13)의 결선형태에 의해 얻어지는 것을 특징으로 하는 변환회로.
  10. 제1항에 있어서, 시간영역으로부터 주파수영역으로 또는 주파영역으로부터 시간영역으로 디지탈 비디오 신호를 변환하기 위해 상기 매트릭스의 값이 두번 연속적으로 변환회로에 공급되는 것을 특징으로 하는 변환회로.
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