JPH0535867A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ２種類以上の異なる画像処理に同一の装置を
適用できる柔軟性の高い画像処理装置を提供する。 【構成】 外部からの書き込みにより、その内容を任意
に変えることのできる係数ＲＡＭ７を有し、係数ＲＡＭ
７より出力される係数信号と画像信号とを乗算する並列
乗算器９と、制御信号により、乗算結果に対して累積加
算を施すか外部入力信号との加算を施すかを切り替える
ことのできる加算器１２とをパイプラインで接続した構
成を有する積和演算回路１を、１個の大規模集積回路内
に複数個組み込み、前記積和演算回路１での積和演算の
組み合わせおよび積和演算回路間でのデータの引き渡し
方をファームウェア化し、外部から与えられる画像信号
の種類を選択する信号により、画像処理の種類に対応し
た演算処理を実施する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、産業用画像処理で用
いられるディジタル信号処理の中で特に、８×８や１６
×１６といった限定されたブロックベースの直交変換、
多段のディジタルフィルタ等の画像処理を行なう画像処
理装置に関するものである。

【０００２】

【従来の技術】近年、半導体集積回路の集積技術の向上
により、１個の大規模集積回路内に多くの機能ブロック
が組み込まれるようになってきている。また、ディジタ
ル画像信号処理技術の進展とともに、直交変換、ディジ
タルフィルタ等に専用の大規模集積回路が利用されるよ
うになっている。

【０００３】このような画像処理用の大規模集積回路と
しては、ＲＯＭを用いることで、乗算器を使用せずにＤ
ＣＴ（離散コサイン変換）処理を行なうものが、例え
ば、アイ・イー・イー・イー・トランザクション・オン
・サーキッツ・アンド・システムズ第３６巻、第４号
（１９８９年４月）第６１０頁から第６１７頁（ＩＥＥ
ＥＴｒａｎｓ．Ｃｉｒｃｕｉｔｓ Ｓｙｓｔ．ｖｏｌ．
３６，ｐｐ．６１０−６１７，Ａｐｒ．１９８９，“Ｖ
ＬＳＩ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎｏｆａ １６×
１６ Ｄｉｓｃｒｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆ
ｏｒｍ”ｂｙＭ．−Ｔ．Ｓｕｎ，Ｔ．−Ｃ．Ｃｈｅｎ
ａｎｄ Ａ．Ｍ．Ｇｏｔｔｌｉｅｂ）に発表されてい
る。

【０００４】この処理装置は、ＤＣＴ処理に要するＭビ
ット長のデータに関する演算を、ｉビット目の演算とい
うサブセットに着目して算出し、その結果に対して２
^(i-1) の桁補正を施して加算することにより最終結果を
求めるというものである。ＤＣＴについて、この手法を
適用すると、以下のようになる。Ｍビット長で負の数を
２の補数で表わすＮ個の整数データ列

【０００５】

【数１】

【０００６】に対する一次元のＤＣＴは、数２〜数４と
表現することができる。

【０００７】

【数２】

【０００８】

【数３】

【０００９】

【数４】

【００１０】上の数２に、ｕ（ｎ）の指数表現を代入す
ると、数５のように書ける。

【００１１】

【数５】

【００１２】この式で、ｉに関する加算でまとめると、
数６のようになる。

【００１３】

【数６】

【００１４】数６で、大括弧｛ ｝の中のデータで、ａ
_i (n) は０か１あるいは０か−１の１ビットのデータで
あり、

【００１５】

【数７】

【００１６】はデータｕ(n) の値そのものには依存しな
いので、Ｎの値が決まれば事前に準備することが可能で
ある。さらにＤＣＴの場合、変換核の

【００１７】

【数８】

【００１８】がｎに対して周期（π）で対称性を有する
ことを利用すると、Ｎが偶数の場合、Ｎ＝２Ｎ’として
数６は以下の数９のように表すことができる。

【００１９】

【数９】

【００２０】上式の第二項の cos（・）の項を変形する
と、

【００２１】

【数１０】

【００２２】となり、ｋ＝２ｋ’，０≦ｋ’≦Ｎ’−１
の時

【００２３】

【数１１】

【００２４】となる。同様に、ｋ＝２ｋ’＋１，０≦
ｋ’≦Ｎ’−１の時

【００２５】

【数１２】

【００２６】となる。数１１, 数１２を用いて、ｋにつ
いて偶数項と奇数項とで数１０を変形すると、ｋ＝２
ｋ’，０≦ｋ’≦Ｎ’−１の時

【００２７】

【数１３】

【００２８】となり、ｋ＝２ｋ’＋１，０≦ｋ’≦Ｎ’
−１の時

【００２９】

【数１４】

【００３０】となる。このように、この演算方式は、大
括弧｛ ｝の中の演算を、ＤＣＴの変換核

【００３１】

【数１５】

【００３２】の値をＲＯＭ化することにより、演算その
ものは乗算を用いることなく加減算のみで実行すること
ができる。また、同様にＲＯＭを用いて加算のみでディ
ジタルフィルタを形成する方法が、アイ・イー・イー・
イー・トランザクション・オン・アコースティック・ス
ピーチ・アンド・シグナル・プロセッシング第２２巻、
第６号（１９７４年１２月）第４５６頁から第４６２頁
（ＩＥＥＥＴｒａｎｓ．Ａｃｏｕｓｔ．，Ｓｐｅｅｃ
ｈ，Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ，ｖｏｌ．Ａ
ＳＳＰ−２２，ｐｐ．４５６−４６２，Ｄｅｃ．１９７
４“ＡＮｅｗ Ｈａｒｄｗａｒｅ Ｒｅａｌｉｚａｔｉ
ｏｎ ｏｆ Ｄｉｇｉｔａｌ Ｆｉｌｔｅｒｓ”ｂｙ
Ａ．Ｐｅｌｅｄ ａｎｄ Ｂ．Ｌｉｕ）に発表されてい
る。この処理方法も、ビット長のデータに関する演算
を、ｉビット目の演算というサブセットに着目して算出
し、その結果に対して２^(i-1) の桁補正を施して加算す
ることにより最終結果を求めるというものである。

【００３３】Ｎ次のＦＩＲフィルタに対してこの方法を
適用すると以下のようになる。Ｍビット長のデータで構
成される時系列の画像入力信号をＸ(n) 、出力信号をＹ
(n) で表せば、一般に出力信号は、Ｎ回前までの入力信
号値を用いて、

【００３４】

【数１６】

【００３５】と表現される。ここで、ａ_i （０≦ｉ≦Ｎ
−１）はフィルタの係数で、信号値によらない定数であ
る。入力信号に２の補数表現を用いると、

【００３６】

【数１７】

【００３７】を数１６に代入して、

【００３８】

【数１８】

【００３９】となる。

【００４０】

【数１９】

【００４１】とおくと、数１８から、

【００４２】

【数２０】

【００４３】となる。ここで、数１９のψの値を

【００４４】

【数２１】

【００４５】というＮビットの信号で選択できるよう
に、ＲＯＭ等で用意すれば、加減算のみでディジタルフ
ィルタを構成できることになる。これらの装置の特長
は、集積回路で実現する場合に、並列乗算器を用いる場
合に比べてチップサイズを小さくすることができる利点
を有している。

【００４６】

【発明が解決しようとする課題】しかしながら、ＲＯＭ
を用い、乗算器を使用しない回路構成では、直交変換や
フィルタ処理においてその変換係数もしくは伝達係数を
容易に変えることができない。また、同一の基本機能の
組合わせで表現される２種類以上の異なる処理に対し
て、同一の集積回路を付属する部品の数をそれほど増や
さずに適用する、例えば、前記のＤＣＴ処理装置をディ
ジタルフィルタには使用することができないといった、
柔軟性に欠けるという問題点があった。

【００４７】さらに、ＤＣＴ処理は処理時間の余裕から
並列乗算器を用いずとも実時間処理系を構成することが
できたが、アフィン変換処理等の場合は並列乗算器を用
いなければ処理が遅くなるという問題点もあった。これ
らは、並列乗算器の代わりにビットシリアル演算を行な
い、ＲＯＭを使用するため、ビット単位の演算を順番に
繰り返すことが必要で、結果的に演算時間が長くなって
しまうこと、個々の機能を実現するための要素レベルで
は共通性がありながら、それらを柔軟に組み合わせるこ
とができないためである。

【００４８】また、一般の固定小数点系の画像処理装置
では、ある特定の位置に小数点を設定して演算し、その
演算結果Ｍビットの内から小数点以上のＮビットを小数
点第１位で丸め込み、クリップ処理を施して出力する
が、係数の値によっては、ほとんどの演算結果がクリッ
プ処理の範囲を越えてしまうことがあるため、出力ビッ
ト長を変えずに演算精度を維持するためには係数の値を
正規化した画像処理を施し、その結果に対して乗算等の
処理を施す必要があった。

【００４９】この発明は、画像処理の変換係数あるいは
伝達係数の変更を可能とし、係数信号と画像信号との乗
算に並列乗算器を用い、並列乗算器等の単一機能を有す
る回路の組み合わせをファームウェア化することで、２
種類以上の異なる画像処理に同一の装置を適用できる柔
軟性の高い画像処理装置を提供することを目的とする。

【００５０】また、この発明は、係数の値が大きく異な
り、出力ビット幅が同じであっても、係数の正規化を施
さずに、演算精度を低下させずに処理を施すことのでき
る画像処理装置を提供することを目的とする。

【００５１】

【課題を解決するための手段】この発明の画像処理装置
は、外部からの書き込みにより、その内容を任意に変え
ることのできる係数ＲＡＭを有し、係数ＲＡＭより出力
される係数信号と画像信号とを乗算する並列乗算器と、
制御信号により、乗算結果に対して累積加算を施すか外
部入力信号との加算を施すかを切り替えることのできる
加算器とをパイプラインで接続した構成を有する積和演
算回路を、１個の大規模集積回路内に複数個組み込み、
前記積和演算回路での積和演算の組み合わせおよび積和
演算回路間でのデータの引き渡し方をファームウェア化
し、外部から与えられる画像信号の種類を選択する信号
により、画像処理の種類に対応した演算処理を実施する
という構成を備えたものである。

【００５２】また、演算出力ビット長Ｍの信号を指定ビ
ット長Ｎ（Ｍ＞Ｎ）に演算結果を丸め込み処理して出力
する際に、装置外部より指定された丸め込み位置を最下
位ビットとして、そこから上位Ｎビットの合わせてＮ＋
１ビットの信号に対して、クリップ処理、丸め込み処理
を施して出力する、クリップ処理・丸め込み処理・加算
演算回路を備え、小数点の位置に関わりなく指定される
Ｎビットを出力するようにしたものである。

【００５３】

【作用】この発明は、積和演算回路内の単一機能を有す
る回路をパイプラインで接続し、パイプライン構成によ
り逐次処理の実現と、複数の積和演算回路で並列処理を
施すことで高速画像処理が可能となる一方、外部から係
数を任意の値に設定可能とし、単一機能を有する回路の
組み合わせの変更および各積和演算回路間でのデータの
引き渡し方をファームウェア化している。その結果、積
和演算の組み合わせの自由度が高くなり、異なる画像処
理に同一の装置を使用することが可能となる。

【００５４】また、演算出力ビット長Ｍの信号を指定ビ
ット長Ｎ（Ｍ＞Ｎ）に演算結果を丸め込み処理して出力
する際に、クリップ処理・丸め込み処理・加算演算回路
において、装置外部より指定された丸め込み位置を最下
位ビットとして、そこから上位Ｎビットの合わせてＮ＋
１ビットの信号に対して、小数点の位置に関わりなく指
定される位置からのＮビットにクリップ処理・丸め込み
処理を施して出力することで、異なる画像処理を実施す
る場合に発生する係数値の大小の影響を出力範囲のシフ
トで対応することにより、出力ビット長Ｎを常に有効に
利用でき、正規化処理なしでも演算精度の低下を妨げる
ことができる。

【００５５】

【実施例】以下、この発明の画像処理装置の実施例を８
×８のＤＣＴ処理、８×８のＩＤＣＴ（逆離散コサイン
変換）処理、１６×１６のＤＣＴ処理、１６×１６のＩ
ＤＣＴ処理、ＦＩＲ（有限インパルス応答）ディジタル
フィルタ処理、３次のアフィン変換処理、色相変換処理
について図面とともに説明する。

【００５６】図１はこの発明の画像処理装置を構成する
積和演算回路の一構成例で、１６ビット×１６ビット並
列乗算器と３６ビット加算器を有する積和演算回路１の
構成を示す。以下で説明する実施例の装置は、図１に示
した積和演算回路１と全く同一の構成を有する回路を、
図２に示すように８個まとめた積和演算ブロック２２を
２個用いた図３の構成を有している。以下、図１から図
３を用いて実施例の画像処理装置の構成を説明する。

【００５７】図１において、制御レジスタ２は、積和演
算回路１内の回路をマニュアルで制御するための信号を
保持しておくレジスタで、通常は用いず、特に１６段以
下のディジタルフィルタ処理を実施するときに用いる。
この制御レジスタ２の信号と、積和演算回路１の外部よ
り与えられる画像処理の種類の制御を行なう信号３と、
タイミング信号４とを用いて、積和演算回路１内で実行
される演算の制御が行なわれる。

【００５８】制御レジスタ２内の信号は、アドレス信号
５を制御レジスタ２のアドレス値とし、装置外部より１
６ビットデータバスを通じてデータ信号６を制御レジス
タ２に対して書き込むことにより内容を変更できる。１
６ワード×１６ビット容量のデュアルポート係数ＲＡＭ
７は画像処理の係数信号を記憶する。この係数ＲＡＭ７
に前記アドレス信号５とデータ信号６とを用いて、係数
信号を書き込むことで任意の係数信号を有する画像処理
が可能となる。

【００５９】係数ＲＡＭ読みだし制御回路８は、係数Ｒ
ＡＭ７からの係数信号の読みだしを制御するためのアド
レス信号を生成する。アドレス信号の生成は、前記制御
レジスタ２からの信号と、前記画像処理の種類の制御を
行なう信号３と、前記タイミング信号４とにより、画像
処理の種類に応じたタイミングで行なわれる。前記係数
ＲＡＭ７から読みだされた係数信号は１６ビット×１６
ビット並列乗算器９の乗数として入力される。１６ビッ
ト×１６ビット並列乗算器９では、係数信号と被乗数で
ある１６ビット信号１０との乗算を行ない、その結果の
３２ビット信号を３２ビットレジスタ１１に入力する。
前記１６ビット信号１０の並列乗算器９への取り込み
は、前記タイミング信号４により制御される。

【００６０】３２ビットレジスタ１１に取り込まれた信
号は、３６ビット加算器１２に被加数として入力され
る。３６ビット加算器１２では、被加数である乗算結果
の３２ビット信号と、加数である３入力１出力のセレク
タ１３からの３６ビット出力信号とを加算する。加算結
果の３６ビット信号は、３６ビットレジスタ１４に送ら
れる。セレクタ１３では、積和演算回路１の外部より入
力された隣接する積和演算回路における積和演算の結果
の３６ビット信号１５と、３６ビットレジスタ１４に取
り込まれた３６ビット加算器１２での加算結果と、そし
て３６ビット加算器１２の初期化のための“０”信号１
６との３つの入力信号の内から１つの信号を選択して出
力する。この場合、前記画像処理の種類の選択をする信
号３により前記制御レジスタ２からの信号あるいは前記
タイミング信号４のいずれかを制御信号として用いる。

【００６１】３６ビット信号１５を選択した場合は、隣
接する積和演算回路における積和演算の結果と、積和演
算回路１における積和演算の結果とが加算されることに
なる。つぎに、３６ビットレジスタ１４に取り込まれた
３６ビット加算器１２での加算結果を選択した場合に
は、３６ビット加算器１２は累積加算器として機能す
る。最後に、初期化のための“０”信号１６を選択した
場合には、累積加算演算時には、累積加算演算が初期化
され、累積加算を行なわない場合には、乗算結果をその
まま出力することになる。

【００６２】また、３６ビットレジスタ１４に取り込ま
れた信号は、３６ビット信号線１７を通じて隣接する積
和演算回路に入力される。３６ビットレジスタ１８は、
前記タイミング信号４によって指示されるタイミングで
前記３６ビットレジスタ１４の信号を取り込み、３６ビ
ットトライステートドライバ１９に入力する。３６ビッ
トトライステートドライバ１９は、２入力１出力セレク
タ２０からの信号を受けて、積和演算回路１における積
和演算の結果である３６ビットレジスタ１８の信号を３
６ビット出力信号２１として出力する。２入力１出力セ
レクタ２０では、前記画像処理の種類の制御を行なう信
号３により、前記タイミング信号４と前記制御レジスタ
２からの信号とを選択する。タイミング信号４を選択し
た場合は、この信号が“Ｈｉｇｈ”となるタイミングで
３６ビット出力信号２１が出力される。制御レジスタ２
からの信号を選択した場合には、この選択した信号が
“Ｈｉｇｈ”であるときのみ積和演算回路１から積和演
算結果が出力される。

【００６３】つぎに、図２の積和演算回路群２２につい
て説明する。２３〜３０は図１に示す構成を有する積和
演算回路で、この積和演算回路２３〜３０では、１６ビ
ットデータバス３１から与えられる１６ビット信号３２
〜３９と積和演算回路２３〜３０の内部にある係数ＲＡ
Ｍからの係数信号とを乗算した後、累積加算もしくは回
路群外部からの３６ビット信号線４０、あるいは隣接す
る積和演算回路からの３６ビット信号線４１〜４７を介
して与えられる信号との加算を行ない、その結果は画像
処理の種類に応じて３６ビット出力信号４８〜５５もし
くは前記３６ビット信号線４１〜４７あるいは３６ビッ
ト信号５６として出力される。３６ビット出力信号４８
〜５５は３６ビットバス５７に送られる。

【００６４】アドレス信号５８〜６５はアドレス信号線
６６から、１６ビットデータ信号６７〜７４は１６ビッ
トデータバス７５からそれぞれ与えられる信号で、前記
積和演算回路２３〜３０の内部の係数ＲＡＭ等に対して
データの書き込みを行なう場合に用いられる。タイミン
グ制御信号７６は積和演算回路群制御回路７７に入力さ
れる。積和演算回路群制御回路７７では、入力されたタ
イミング制御信号７６の組み合わせにより前記積和演算
回路２３〜３０にタイミング信号７８〜８５を送り出
す。タイミング信号７８〜８５は、前記積和演算回路２
３〜３０内の回路の動作タイミングの制御を行なう。制
御信号８６は、前記積和演算回路２３〜３０の動作を画
像処理の種類に応じて制御する。

【００６５】つぎに、図３の画像処理装置について説明
する。１６ビット信号入力ポート８７、３６ビット信号
入力ポート８８より画像処理用の信号が入力される。シ
ステムインターフェース信号８９は、装置の動作の制御
を行なうための信号で、画像処理の種類の選択をする信
号や、クロック信号、装置内のメモリへの書き込み、読
みだしを制御する信号等で構成されている。中央制御回
路９０において前記システムインターフェース信号８９
の組み合わせにより、本装置内の各回路の動作を制御す
る信号が生成され、制御信号線９１を通じて本装置内の
各回路に送られる。

【００６６】ここで、中央制御回路９０について説明す
る。図４に中央制御回路９０の構成を示す。装置外部か
ら与えられるシステムインターフェース信号８９の内、
機能選択信号１６０は、機能選択信号デコーダ１６１に
入力される。機能選択デコーダ１６１では、入力される
機能選択信号１６０の組み合わせから、８×８のＤＣＴ
・ＩＤＣＴ、１６×１６のＤＣＴ・ＩＤＣＴ、ＦＩＲフ
ィルタ、３×３の行列演算、４×４の行列演算等の機能
が選択されたことを示す信号が出力される。

【００６７】また、システムインターフェース信号８９
の内、チップセレクト信号、読みだし・書き込み制御信
号、アドレスストローブ信号、データストローブ信号で
構成されるメモリアクセス信号群１６２は、書き込み・
読みだし信号生成回路１６３に入力され、装置内部のメ
モリ、レジスタに対する書き込みを指示する書き込み許
可信号１６４と読みだしを指示する読みだし許可信号１
６５をメモリアクセス信号群１６２の組み合わせに応じ
て生成する。本装置内蔵のメモリ・レジスタに対するア
クセスは、これら２本の信号１６４，１６５とアドレス
信号１６６とをアドレス信号デコーダ１６７でデコード
したアクセス先指定信号１６８を用いて行なわれる。

【００６８】制御用レジスタ群１６９は機能ブロックの
制御信号を設定するレジスタ群で、制御用レジスタ群１
６９の出力信号と機能選択信号デコーダ１６１で生成さ
れる信号との組み合わせで、機能ブロック制御信号生成
回路１７０において機能ブロック制御信号１７１が生成
される。ただし、各機能を最低限実現するための制御信
号は、機能選択信号デコーダ１６１からの信号が優先す
るようになっている。クロック信号１７２は内部のパイ
プライン動作を制御するためのシステムクロックとして
利用される。処理開始信号１８８は画像処理の開始を指
示する信号で、この信号が入力されるまでは処理を開始
しない。

【００６９】１６ビットデータバス９２は前記信号入力
ポート８８からの信号を取り込み、１６ビットデータラ
ッチ９３は前記信号入力ポート８７からの信号を取り込
み、３６ビットデータラッチ９４は前記信号入力ポート
８８からの信号を取り込む。アドレスレジスタ９５はア
ドレス信号を取り込み、アドレス信号線９６を通じて本
装置内の係数ＲＡＭ等にアドレス信号を送る。

【００７０】差分演算・クリップ処理回路９７は、前記
入力ポート８７からの信号と前記入力ポート８８からの
信号との差分をとり、演算後に回路内部のレジスタに設
定されている最大、最小の基準値に対してクリップ処理
を行なう回路で、前記中央制御回路９０からの機能ブロ
ック制御信号１７１により処理の種類を画像処理の種類
に応じて切り替えることができる。処理の種類は、差分
演算実行の有無、クリップ処理実行の有無、クリップ処
理を実行する場合の基準値として固定値を用いるか装置
外部より指定する任意の値を用いるかという処理の組み
合わせの６種類である。

【００７１】差分演算・クリップ処理回路９７で処理さ
れた信号は、可変長遅延回路９８に送られ、装置外部か
ら指定される遅延量だけ遅延される。１６ビットデータ
バス９９は、前記可変長遅延回路９８で処理された信号
を積和演算回路群１００に伝達する。１６ビットトライ
ステートドライバ１０１は前記中央制御回路９０からの
制御信号が“Ｈｉｇｈ”となると、前記１６ビットのデ
ータバス９９の信号を１６ビットデータバス１０２に出
力する。１６ビットデータバス１０２は、積和演算回路
群１０３に信号を伝達する。

【００７２】３６ビット信号線１０４は前記３６ビット
データラッチ９４の信号を前記積和演算回路群１００に
伝達し、３６ビットバス１０５は前記積和演算回路群１
００からの信号出力を伝達する。クリップ処理・丸め込
み処理回路１０６は、前記３６ビットバス１０５から与
えられる信号をクリップ処理し、１６ビット信号に丸め
込み処理を行なう回路である。クリップ処理・丸め込み
処理回路１０６における処理は、画像処理の種類によっ
て前記中央制御回路９０において生成される制御信号に
より、実行の有無が制御される。前記クリップ処理・丸
め込み処理回路１０６からの出力信号は、デュアルポー
トＲＡＭ１０７に対して書き込まれる。デュアルポート
ＲＡＭ１０７に対する書き込み、読みだしは、デュアル
ポートＲＡＭ制御回路１０８において生成される信号に
より制御される。

【００７３】タイミング信号生成回路１０９は、前記積
和演算回路群１００および積和演算回路群１０３とデュ
アルポートＲＡＭ制御回路１０８とに対してタイミング
信号を送る。信号の生成タイミングは、前記中央制御回
路９０からの制御信号により、画像処理の種類に合わせ
て切り替えることができるようにファームウェア化され
ている。

【００７４】ここで、図５に示すタイミング信号生成回
路１０９について説明する。制御信号線９１により与え
られる機能ブロック制御信号１７１により、各処理に応
じたカウンタを構成できるように、組み合わせ論理回路
で構成されるカウンタ制御回路１８９において制御信号
を生成し、カウンタ１９０を制御する。例えば、８×８
の直交変換時にはカウンタ１９０が８周期の同期式カウ
ンタとなり、４×４の行列演算の場合には４周期の同期
式カウンタとなる。カウンタ１９０は画像処理の開始を
指示する処理開始信号１８８を受け、カウントを開始
し、クロック信号１７２に同期してカウントアップして
いく。カウンタ１９０からの信号は、カウント信号デコ
ード回路１９１で機能ブロック制御信号１７１の組み合
わせに応じたカウンタ数で以下に示すタイミング制御信
号を生成する。

【００７５】１６×１６ビット並列乗算器入力制御信号
１９２は、行列演算処理時に有効となる信号で、１６×
１６ビット並列乗算器９に対する１６ビット信号１０の
取り込みを制御する信号で、各積和演算回路に１ビット
ずつ送られる。この信号が“Ｈｉｇｈ”の間は１６ビッ
ト信号１０の取り込みが禁止される。ただし、行列演算
処理を施さない場合は、カウント信号デコード回路１９
１において、機能ブロック制御信号１７１により、この
信号は“Ｌｏｗ”に保たれる。

【００７６】係数ＲＡＭ読みだしアドレス信号１９３は
４ビットの信号で、全ての積和演算回路に同じアドレス
信号が送られ、直交変換・逆変換時に周期的に係数読み
だしアドレスを変更するために用いられる。この係数Ｒ
ＡＭ読みだしアドレス信号１９３は係数ＲＡＭ読みだし
制御回路８から１６ワード×１６ビット係数ＲＡＭ７に
送られ、この係数ＲＡＭ読みだしアドレス信号１９３に
より指定された１６ワード×１６ビット係数ＲＡＭ７の
アドレスの係数信号が１６ビット×１６ビット並列乗算
器９に入力される。例えば、８×８のＤＣＴの場合は、
アドレス（００００）から（０１１１）までの８つのア
ドレスを周期的に読みだす。また、直交変換以外の処理
では、中央制御回路９０内の制御用レジスタ群１６９に
装置外部から与えられるアドレス信号が、機能ブロック
選択信号１７１を通じて係数ＲＡＭ読みだしアドレス信
号１９３として出力され、常に固定のアドレスからの係
数信号が出力される。

【００７７】３入力１出力セレクタ制御信号１９４は、
３入力１出力セレクタ１３の出力を制御するための各積
和演算回路それぞれ２ビットの信号で、３６ビット加算
器１２での３つの加算モードを制御する。３６ビットレ
ジスタ制御信号１９５は、各積和演算回路につき１ビッ
トの信号で、出力用の３６ビットレジスタ１８に対する
信号の取り込みを制御する。この３６ビットレジスタ制
御信号１９５が“Ｈｉｇｈ”であるクロック信号の立ち
上がりで信号が取り込まれる。例えば、８×８のＤＣＴ
の場合は、８回の累積加算が終了したタイミングで３６
ビットレジスタ１８に加算結果が取り込まれ、ディジタ
ルフィルタを実現する場合には、この信号は常に“Ｈｉ
ｇｈ”となるようになっている。３６ビットトライステ
ートドライバ制御信号１９６は、各積和演算回路につき
１ビットの信号で、３６ビットレジスタ１８に取り込ま
れた信号を３６ビットバス５７に出力する３６ビットト
ライステートドライバ１９を制御するために利用され
る。この信号が“Ｈｉｇｈ”の時に３６ビットレジスタ
１８の信号が３６ビットバス５７に出力される。例え
ば、８×８のＤＣＴの場合は、８回の累積加算が終了し
た後、３６ビットレジスタ１８に取り込まれた信号が、
８個の積和演算回路から８周期の間に、１周期に１つの
積和演算回路から順番に出力されるようになっている。

【００７８】また、ディジタルフィルタ処理の場合は、
制御信号８６を通じて与えられる機能ブロック制御信号
１７１の１つである画像処理の種類の制御を行なう信号
３により、タイミング信号４を通じて与えられる３６ビ
ットトライステートドライバ制御信号１９６ではなく、
制御レジスタ２からの信号が優先され、このレジスタの
指定アドレスを“Ｈｉｇｈ”とすることで３６ビットト
ライステートドライバ１９から信号を出力することを制
御する。これらの制御信号により、各積和演算回路内の
タイミング動作がファームウェア制御される。

【００７９】さらに、タイミング信号生成回路１０９で
は、デュアルポートＲＡＭへの書き込み、読みだしの開
始を指示するデュアルポートＲＡＭ制御回路駆動信号１
９７が生成され、デュアルポートＲＡＭ制御回路１０７
に送られる。３６ビットデータ線１１０は前記積和演算
回路群１００からの信号を前記積和演算回路群１０３に
伝達する。３６ビットトライステートドライバ１１１
は、前記中央制御回路９０からの制御信号が“Ｈｉｇ
ｈ”の時に、前記３６ビットデータバス１０５の信号を
３６ビットデータバス１１２に送る。３６ビット信号線
１１３は、３６ビットデータラッチ９４からの信号をク
リップ処理・丸め込み処理・加算演算回路１１４に伝達
する。

【００８０】クリップ処理・丸め込み処理・加算演算回
路１１４では、前記３６ビットデータバス１１２から伝
達された信号を演算後に回路内部のレジスタに設定され
ている基準値に対しクリップ処理した後、丸め込み処理
を実行するか、あるいは３６ビット信号線１０４から入
力される信号との加算を行なう。クリップ処理・丸め込
み処理・加算演算回路１１４での処理の種類は、前記中
央制御回路９０からの機能ブロック制御信号１７１によ
り画像処理の種類に応じて切り替えることができ、その
種類はクリップ処理実行の有無、クリップ処理を実行す
る場合の基準値として固定値を用いるか装置外部より任
意に設定される値を用いるか、丸め込み処理を実行する
か加算演算を実行するかどちらも実行しないという処理
の組み合わせの９種類である。

【００８１】また、演算出力３６ビット長の信号（演算
結果）を１６ビット長に丸め込み処理して出力する際
に、装置外部より指定された丸め込み位置を最下位ビッ
トとして、そこから上位１６ビットの合わせて１７ビッ
トの信号に対して、クリップ処理、丸め込み処理を施
す。ここで、クリップ処理・丸め込み処理・加算演算回
路１１４ついての詳細を説明する。図６にクリップ処理
・丸め込み処理・加算演算回路１１４の構成を示す。ク
リップ処理・丸め込み処理・加算演算回路１１４に入力
される３６ビットデータバス１１２の信号は、加算器１
８０において３６ビット信号線１１３の信号と加算され
る。加算結果は、セレクタ１８１に送られる。セレクタ
１８１では機能ブロック制御信号１７１の中の信号１８
４ａにより、加算前の信号と加算結果のいずれかを選択
して出力する。

【００８２】ここで、加算結果が選択されるとアダプテ
ィブ処理（加算）が実現される。レジスタ１８２，１８
７はパイプライン処理用のレジスタで、レジスタ１８２
に取り込まれた信号は、シフト・クリップ回路１８３と
セレクタ１８６とに送られる。シフト・クリップ回路１
８３では、機能ブロック制御信号１７１中の丸め込み位
置指示信号１８４ｂにより、装置外部より指定された丸
め込み位置を最下位ビットとして１７ビットのシフト処
理を行なう。

【００８３】ここで、シフト・クリップ回路１８３の動
作を図７と図８とを用いて説明する。図７はシフト・ク
リップ回路１８３の詳細図で、図８は丸め込み位置指示
信号１８４ｂが与えられた場合の動作を説明する図であ
る。図７で、シフト回路３００にはレジスタ１８２から
送られる３６ビット信号のうち上位２２ビット（ＬＳＢ
を０として３５ビット目から１４ビット目）の信号が取
り込まれ、丸め込み位置指示信号１８４ｂにより指示さ
れる丸め込み位置から図８に示したように、１７ビット
の信号が出力される。またこの時、オーバーフロー・ア
ンダーフローが発生する場合があるため、クリップ回路
３０１でのクリップ処理が必要となる。クリップ回路３
０１では、図８に示したように最上位ビットである３５
ビット目の信号からシフト出力される最上位ビット信号
に対してオーバーフロー・アンダーフローを検出する。
図９では、３５ビット目から３２ビット目の信号に対し
てオーバーフロー・アンダーフローを検出する。

【００８４】オーバーフロー・アンダーフローを検出す
る方法を以下に述べる。３５ビット目が“０”で、３４
ビット目から３２ビット目が全て“０”なら、オーバー
フローの発生は無く、３４ビット目から３２ビット目の
少なくとも１つが“１”であれば、オーバーフローが発
生している。同様に、３５ビット目が“１”で、３４ビ
ット目から３２ビット目が全て“１”なら、アンダーフ
ローの発生は無く、３４ビット目から３２ビット目の少
なくとも１つが“０”であれば、アンダーフローが発生
している。例の場合は、３５ビット目が“０”で、３
４、３３ビット目が“１”であるので、オーバーフロー
が発生していることになる。これと同様に、異なる丸め
込み位置の場合も、検出する範囲が増減するだけで同じ
方法で検出できる。この方法で検出されたオーバーフロ
ー・アンダーフローは、セレクタ３０２の制御信号とし
て出力される。セレクタ３０２において、オーバーフロ
ー・アンダーフローの発生が無い場合は、シフト回路３
００の出力を選択して出力し、オーバーフローの発生が
あった場合は最大値３０３を出力する。また、アンダー
フローを発生すると最小値３０４を出力する。

【００８５】シフト・クリップ回路１８３の出力に対し
て丸め込み回路１８５では、最下位ビットに“１”を加
算し、最下位ビットを除く１６ビットの信号をセレクタ
１８６に出力する。セレクタ１８６では、制御信号線９
１からの制御信号を受けて丸め込み処理なしの３６ビッ
ト信号あるいは丸め込み処理された１６ビット信号のい
ずれかを選択してレジスタ１８７に出力する。この回路
により、以下に示すいくつかの画像処理例を実施する場
合に係数値の大小の影響による演算精度の低下を防止す
ることができる。レジスタ１８７からの信号は、３６ビ
ット信号出力ポート１１５に入力され、本装置の外部に
出力される。

【００８６】つぎに、この実施例の装置を用いていくつ
かの画像処理を行なう場合の動作について説明する。ま
ず、Ｎ×ＮのＤＣＴ処理について説明する。Ｌビット長
で負の数を２の補数で表わす画像信号行列

【００８７】

【数２２】

【００８８】に対するＮ×ＮのＤＣＴ処理は、変換行列

【００８９】

【数２３】

【００９０】を用いて数２４と表現することができる。

【００９１】

【数２４】

【００９２】ここで、ＶはＤＣＴ処理結果の行列、Ｃ^t
はＣの転置行列である。数２４を総和を用いて表すと、

【００９３】

【数２５】

【００９４】となる。ここで、Ｃ^t の変換係数ｃ’
（ｍ，ｋ）をＣの変換係数ｃ（ｎ，ｊ）で表すと、

【００９５】

【数２６】

【００９６】であるので、数２５は、

【００９７】

【数２７】

【００９８】となる。数２７はｍ，ｎの総和について分
離して計算することが可能であるので、

【００９９】

【数２８】

【０１００】として、

【０１０１】

【数２９】

【０１０２】となる。つまり、数２８を用いてｖ（ｍ，
ｊ）を計算し、数２９に計算結果を代入することで、数
２４の変換が実行できる。数２８を展開すると、

【０１０３】

【数３０】

【０１０４】となる。そこで、記憶回路にＮ個の変換係
数列

【０１０５】

【数３１】

【０１０６】を取り込んでおき、入力されるＮ個の時系
列信号列

【０１０７】

【数３２】

【０１０８】に対して、数３０の各項に対応する変換係
数例Ｃj の要素ｃ（ｘ，ｊ），（０≦ｘ≦Ｎ−１）の値
を読みだして乗算し、累積加算を最終項まで行なえば、
数３０のｖ（ｍ，ｊ）を算出することができる。この演
算は、図１０に示した構成の回路で実現することができ
る。時系列信号列１１６は１周期ごとにｕ（ｍ，０），
ｕ（ｍ，ｌ），・・・・・・，ｕ（ｍ，Ｎ−１）という順番に
入力され、これに対して変換係数列１１７がｃ（０，
ｊ），ｃ（ｌ，ｊ），・・・・・・，ｃ（Ｎ−１，ｊ）の順に
１周期ごとに記憶装置等より順番に読みだされ、並列乗
算器１１８で乗算される。乗算結果はつぎの周期に加算
器１１９に入力される。加算器１１９からの出力はディ
レイ１２０において１周期の遅延を受けた後、再び加算
器１１９に入力され、１周期後の乗算結果と加算され
る。ただし、最初の加算時にはディレイ１２０からの信
号は“０”に初期化されている。以上の操作をＮ回繰り
返した後、演算結果の出力信号１２１が出力される。図
１１はその様子を時系列で表したものである。

【０１０９】同様に、記憶回路にＮ個の変換係数列

【０１１０】

【数３３】

【０１１１】を取り込んでおき、上記の方法で算出した
Ｎ個の数値列

【０１１２】

【数３４】

【０１１３】に対してそれぞれ乗算を行ない、総和をと
ることで数２５のν（ｋ，ｊ）が算出される。この演算
の方法は前記のｖ（ｍ，ｊ）の算出方法と全く同じであ
るので、この演算も図１０の構成で実現できる。以上に
述べた処理を行列の形で表すと、

【０１１４】

【数３５】

【０１１５】

【数３６】

【０１１６】となる。実際には、行列演算を逐次演算で
実行するので、Ｎ² 個の時系列信号

【０１１７】

【数３７】

【０１１８】を１セットとして処理が行なわれる。その
ため、Ｕ×Ｃの演算を行なうためには、Ｎ² 個の時系列
信号ｕ(t) をＮ個の構成要素からなるＮ個のサブセット

【０１１９】

【数３８】

【０１２０】に分割する必要がある。また、変換係数行
列Ｃの各列を１つのサブセット

【０１２１】

【数３９】

【０１２２】と考える。これは行列の乗算の方法が図１
２に示すように行と列との演算で構成されているため、
行あるいは列を単位として考える必要があるためであ
る。図１２に示されるように、時系列信号Ｕ(t) のある
１つのサブセットＵ_X は変換係数行列ＣのＮ個のサブセ
ットＣ₀ ，Ｃ₁ ，・・・・・・，Ｃ_N-1 とそれぞれ演算され
る。このことは、図１０に示した構成の回路をＮ個用意
し、それぞれの回路内の記憶装置にＣ₀ ，Ｃ₁ ，・・・・・
・，Ｃ_N-1 のＮ個のサブセットの値を記憶させ、時系列
信号のサブセットＵ_X と変換係数行列Ｃの各セブセット
の演算を並列に実行することで、より高速な処理が可能
となることを意味する。時系列信号のサブセットＵ_X に
対するこれらの回路での演算結果は時分割され、Ｎ個の
時系列信号ｖ(t)，（ｘ・Ｎ≦ｔ≦（ｘ＋１）・Ｎ−
１）として出力される。Ｕ×Ｃの演算は、以上に述べた
操作を時系列信号の全てのサブセットに対して行ない完
了する。演算結果は時系列信号ｖ(t),（０≦ｔ≦Ｎ² −
１）として出力される。つぎに、Ｃ^t ×Ｕの演算を行な
うためには、図１３に示すように、変換係数行列の転置
行列Ｃ^t の行からなるサブットとＵ×Ｃの演算で得られ
る中間演算結果の行列Ｖの列からなるサブセットを演算
することになる。そのため、最初の演算で得られる時系
列信号Ｖ(t) を、図１４に示すように、まず記憶装置の
アドレス０番地からＮ ² −１番地まで順番に書き込んで
いき、アドレス０番地，Ｎ番地，・・・・・・，Ｎ・（Ｎ−
１）番地，１番地，Ｎ＋１番地，・・・・・・，Ｎ・（Ｎ−
１）＋１番地，・・・・・・・・・・，Ｎ−１番地，２Ｎ−１番
地，・・・・・・，Ｎ² −１番地という順番で読みだしを行な
うことが必要となる。この読みだし方法により、行列Ｖ
のサブセットの演算が可能となる。演算結果は前記Ｖ
(t) の場合と同様に時分割されて、Ｎ²個の時系列信号
ν（τ）（０≦τ≦Ｎ² −１）として出力される。

【０１２３】Ｎ×ＮのＩＤＣＴ処理は、上記の変換係数
行列を逆変換係数行列に変更して、Ｎ×ＮのＤＣＴ処理
と全く同様の処理を行なうことで容易に実現される。つ
ぎに、上記の方法を用い、本装置を８×８のＤＣＴ処
理、１６×１６のＤＣＴ処理に利用した場合の実施例の
構成と動作を説明する。なお、８×８のＩＤＣＴ処理、
１６×１６のＩＤＣＴ処理は変換係数を変更し、画像信
号の代わりに既にＤＣＴ変換された信号を入力すること
で実現される。変換係数を変更することと、アダプティ
ブな処理を実行する場合には入力信号と参照信号の差分
演算を実行する代わりに、出力信号に対して参照信号の
加算を実行すること以外は、それぞれのＤＣＴ処理の実
施例の構成や動作と全く同様であるので説明を省略す
る。

【０１２４】図１５に８×８のＤＣＴ処理に応じた構成
をとった場合の実施例の装置の構成を示す。図中のほと
んどの構成要素は図１から図３に示して説明したものと
同一のものであるので、同一の番号を付けることとし、
それについての詳細の説明は割愛する。この構成は、図
３に示したシステムインターフェース信号８９中の画像
処理の種類の選択をする信号の組合わせを８×８のＤＣ
Ｔ処理のものとすると、中央制御回路９０において生成
される制御信号により、１６ビットトライステートドラ
イバ１０１、３６ビットトライステートドライバ１１１
を遮断状態とすることで構築される。

【０１２５】この時の８×８のＤＣＴ処理の詳細を以下
に述べる。１６ビット画像信号１２２は前記１６ビット
データラッチ９３から取り込まれ、１６ビット参照画像
信号１２３は前記３６ビットデータラッチ９４から取り
込まれる。これらの信号はシステムクロックの１周期ご
とに差分演算・クリップ処理回路９７に入力される。ア
ダプティブなＤＣＴ処理を実行する場合は、この差分演
算・クリップ回路９７において１６ビット画像信号１２
２と１６ビット参照画像信号１２３との差分演算を実行
した後に、クリップ処理を実行する。非アダプティブな
ＤＣＴ処理で実行する場合はクリップ処理のみ実行す
る。クリップ処理は基準値として固定値を用いるか装置
外部より任意に設定される値を用いるかの２通りが選択
可能である。

【０１２６】差分演算・クリップ処理回路９７から出力
された画像信号は、可変長遅延回路９８に入力される。
ＤＣＴを実現する場合には、処理を選択する信号によ
り、可変長遅延回路９８の遅延量は“０”に設定され
る。可変長遅延回路９８の出力信号は１６ビットデータ
バス９９から積和演算回路群１００内の８つの積和演算
回路に同時に入力される。ただし、これらの積和演算回
路内の係数ＲＡＭには、画像信号の８×８のＤＣＴ処理
を開始する前に、８×８のＤＣＴ処理の変換係数行列Ｃ
₈ の各列からなるサブセットの値を８個ずつ順番に書き
込んでおく必要がある。各積和演算回路内の動作につい
ては、図１を用いて説明する。またその動作のタイミン
グを表１に示す。

【０１２７】

【表１】

【０１２８】入力された信号は、各積和演算回路内の並
列乗算器９で、係数ＲＡＭ読みだし制御回路８からの信
号により読みだされた各サブセットの第１番目の係数値
と乗算される。乗算結果はつぎの周期に、３６ビット加
算器１２に入力され、３入力１出力セレクタ１３からの
初期値“０”と加算される（累積加算１回目）。この時
並列乗算器９ではつぎの画像信号とサブセットの２番目
の係数値との乗算が実行されている。つぎの周期には３
６ビット加算器１２において、並列乗算器９での２回目
の演算結果と、３６ビット加算器１２での１回目の演算
結果とが累積加算（２回目）される。この時並列乗算器
９ではつぎの画像信号とサブセットの３番目の係数値と
の乗算が実行されている。以下、同様な累積加算を６回
実行する。

【０１２９】１サブセット８個の入力信号に対して乗算
が終了すると、係数ＲＡＭ読みだし制御回路８がリセッ
トされ、つぎの周期にサブセットの最初の係数値から読
みだしを始める。同時に、８回の累積加算の結果は３６
ビットレジスタ１８に取り込まれ、つぎの８回の累積加
算の間に、１周期毎に１つの積和演算回路から順番に出
力され、図１５のクリップ処理・丸め込み処理回路１０
６に送られる。また、係数ＲＡＭ読みだし制御回路８が
リセットされたつぎの周期には、３入力１出力セレクタ
１３からの出力も初期化のための“０”信号１６が選択
され、新たな累積加算が開始される。これらの８周期毎
のリセット動作と取り込み動作、出力動作はタイミング
信号４により制御される。図１６に８×８のＤＣＴ処理
を実施する場合のタイミング信号４に含まれる各タイミ
ング制御信号のタイミングチャートを示す。

【０１３０】ここで、図１５に戻る。クリップ処理・丸
め込み処理回路１０６からの出力データはデュアルポー
トＲＡＭ１０７に書き込まれる。書き込みの方法は、デ
ュアルポートＲＡＭ制御回路１０８において生成される
アドレス信号を図１４に示したように０番地から６３番
地まで１周期毎にカウントアップしていき、６４個のデ
ータを書き込む。６４個のデータの書き込みが終了する
と、デュアルポートＲＡＭ１０７から読みだしが開始さ
れる。読みだしの方法は、デュアルポートＲＡＭ制御回
路１０８において生成されるアドレス信号を図１４に示
したように０番地，８番地，１６番地，・・・・・・，５６番
地，１番地，９番地，１７番地，・・・・・・・・・・，７番地，
・・・・・・，５５番地，６３番地の順に与える。１周期毎こ
の順番に各アドレスから読みだされたデータは積和演算
回路群１０３内の８つの積和演算回路に同時に入力され
る。ただし、積和演算回路内の係数ＲＡＭにはあらかじ
め８×８のＤＣＴ処理の変換係数行列の転置行列の行で
構成されたサブセットの値が８個入力されているものと
する。ここでの積和演算処理は積和演算回路群１００に
おいて実行されたものと全く同様であるので、説明は割
愛する。また、本装置をリアルタイムの画像信号に対す
る８×８のＤＣＴ処理に適用する場合は、デュアルポー
トＲＡＭ１０７からの読みだしが開始されると同時に、
つぎの画像信号に対する演算結果の書き込みが開始され
る。この場合の書き込みは、デュアルポートＲＡＭ１０
７の６４番地から順に１２７番地まで行なわれる。読み
だしは先ほどと同様に、６４番地，７２番地，・・・・・・，
１２０番地，６５番地，７３番地，・・・・・・，１２１番
地，・・・・・・・・・・，１１９番地，１２７番地の順に行なわ
れる（図１４のアドレス空間を６４番地平行移動させ
る）。０番地からの書き込みと６４番地からの書き込み
とが交互に行なわれ、リアルタイムの８×８のＤＣＴ処
理が実現される。演算結果は１周期毎に１つの積和演算
回路から３６ビットデータバス１１２に対して出力さ
れ、クリップ処理・丸め込み処理・加算演算回路１１４
に入力される。８×８のＤＣＴ処理を選択した場合に
は、ＤＣＴ処理を受けた信号に対して基準値として固定
値を用いるか装置外部より任意に設定される値を用いる
かのどちらかのクリップ処理を行ない、クリップ処理後
の信号は１６ビット信号に丸め込み処理を受けた後、ク
リップ処理・丸め込み処理・加算演算回路１１４から出
力される。

【０１３１】図１７は第２の処理例である１６×１６の
ＤＣＴ処理を行なう場合の構成を示す。以下その動作に
ついて説明する。１６ビット画像信号１２４、１６ビッ
ト参照画像信号１２５はこの発明の画像処理装置１２６
に入力される。この発明の画像処理装置１２６は、シス
テムインターフェース信号１２７中の画像処理の種類を
選択する信号を１６×１６のＤＣＴ処理を選択する組み
合わせとすることにより、図１８に示す構成をとる。こ
の構成は図３の１６ビットトライステートドライバ１０
１と３６ビットトライステートドライバ１１１とを活性
化し、クリップ処理・丸め込み処理回路１０６とデュア
ルポートＲＡＭ１０７とを非動作状態とすることにより
構築される。また、ＤＣＴ処理を開始する前に画像処理
装置１２６内の各係数ＲＡＭには変換係数行列Ｃ₁₆の各
列からなるサブセットの値を１６個ずつ順番に書き込ん
でおく必要がある。ここで、図１８を用いて画像処理装
置１２６内の動作を説明する。図１７の１６ビット画像
信号１２４と１６ビット参照画像信号１２５は差分演算
・クリップ処理回路９７に入力される。アダプティブな
ＤＣＴ処理を実行する場合は、この差分演算・クリップ
回路９７において１６ビット画像信号１２４と１６ビッ
ト参照画像信号１２５との差分演算を実行した後にクリ
ップ処理を実行する。非アダプティブなＤＣＴ処理を実
行する場合はクリップ処理のみ実行する。クリップ処理
は基準値として固定値を用いるか装置外部より任意に設
定される値を用いるかの２通りが選択可能である。

【０１３２】差分演算・クリップ処理回路９７から出力
された信号は可変長遅延回路９８を遅延量“０”で経由
して、１６ビットデータバス９９と１６ビットデータバ
ス１０２とを通じて積和演算回路群１００および積和演
算回路群１０３内のすべての積和演算回路に同時に入力
される。各積和演算回路内における動作については図１
を用いて説明する。またその動作のタイミングを表２に
示す。

【０１３３】

【表２】

【０１３４】１６ビットデータバス９９と１６ビットデ
ータバス１０２とを通じて入力された信号は各積和演算
回路内の並列乗算器９において、係数ＲＡＭ読みだし制
御回路８からの信号により読みだされた各サブセットの
第１番目の係数値と乗算される。乗算結果はつぎの周期
に３６ビット加算器１２に入力され、３入力１出力セレ
クタ１３からの“０”信号１６と加算される（累積加算
１回目）。この時並列乗算器９ではつぎの入力信号とサ
ブセットの２番目の係数値との乗算が実行されている。
つぎの周期には３６ビット加算器１２において、並列乗
算器９での２回目の演算結果と、３６ビット加算器１２
での１回目の演算結果とが累積加算（２回目）される。
この時並列乗算器９ではつぎの入力信号と各サブセット
の３番目の係数値との乗算が実行されている。以下同様
な累積加算を１４回実行する。

【０１３５】１サブセット１６個の入力信号に対して乗
算が終了すると、係数ＲＡＭ読みだし制御回路８がリセ
ットされ、つぎの周期に各サブセットの最初の係数値か
ら読みだしを始める。同時に、１６回の累積加算の結果
は３６ビットレジスタ１８に取り込まれ、つぎの１６回
の累積加算の間に、１周期毎に１つの積和演算回路から
順番に出力され、前記クリップ処理・丸め込み処理・加
算演算回路１１４に送られる。また係数ＲＡＭ読みだし
制御回路８がリセットされたつぎの周期には、３入力１
出力セレクタ１３からの出力も初期化のための“０”信
号１６が選択され、新たな累積加算が開始される。これ
らの１６周期毎のリセット動作と取り込み動作、出力動
作は前記タイミング信号４により制御される。前記クリ
ップ処理・丸め込み処理・加算演算回路１１４に送られ
た信号は内部の基準値に対してクリップ処理され、１６
ビットに丸め込まれる。

【０１３６】クリップ処理・丸め込み処理・加算演算回
路１１４からの出力データは図１７のデュアルポートメ
モリ１２８に書き込まれる。書き込みの方法は、デュア
ルポートメモリ書き込み読みだし制御回路１２９におい
て生成されるアドレス信号を図１４に示したように０番
地から２５５番地まで１周期毎にカウントアップしてい
き、２５５個のデータを書き込む。カウントアップを開
始するタイミングは処理の開始を指示する信号１３０に
より画像処理装置１２６からサブセットの最初のデータ
が出力されるタイミングと同期される。２５５個のデー
タ書き込みが終了すると、デュアルポートメモリ１２８
から読みだしが開始される。読みだしの方法は、デュア
ルポートメモリ書き込み読みだし制御回路１２９におい
て生成されるアドレス信号を図１４に示したように０番
地，１６番地，３２番地，・・・・・・，２４０番地，１番
地，１７番地，３３番地，・・・・・・・・・・，１５番地，・・・・
・・，２３９番，２５５番地の順に与える。１周期毎この
順番に各アドレスから読みだされたデータは画像処理装
置１３１に入力される。

【０１３７】ただし、画像処理装置１３１内の各積和演
算回路内の係数ＲＡＭにはあらかじめ１６×１６のＤＣ
Ｔ処理の変換係数行列の転置行列の行で構成されたサブ
セットの値が１６個入力されているものとする。画像処
理装置１３１は画像処理装置１２６と同様に図１８に示
す構造となっているが、画像処理装置１３１の信号入力
は既に累積加算処理され、１６ビットに丸め込み処理が
なされているので、差分演算・クリップ処理回路９７に
おいて処理は行なわず、可変遅延回路９８を遅延量
“０”で経由して、そのまま積和演算回路群１００、積
和演算回路群１０３内の各積和演算回路に同時に入力さ
れる。ここでの積和演算処理は前記画像処理装置１２６
において実行されたものと全く同様であるので説明は割
愛する。

【０１３８】時分割され、クリップ処理・丸め込み処理
・加算演算回路１１４で１６ビットに丸め込まれた信号
はＤＣＴ処理を受けた出力信号１３４として出力され
る。本装置をリアルタイムの画像信号に対する１６×１
６のＤＣＴ処理に使用する場合は、デュアルポートメモ
リ１２８からの読みだしが開始されると同時に、つぎの
画像信号に対する演算結果の書き込みが開始される。こ
の場合の書き込みは、デュアルポートメモリの２５６番
地から順番に５１１番地まで行なわれる。読みだしは先
ほどと同様に、２５６番地，２７２番地，・・・・・・，４９
６番地，２５７番地，２７３番地，・・・・・・，４９７番
地，・・・・・・・・・・，４９５番地，５１１番地の順に行なわ
れる（図１４のアドレス空間を２５６番地平行移動させ
る）。０番地から始まる書き込み動作と２５６番地から
始まる書き込み動作とが交互に実行され、リアルタイム
の１６×１６のＤＣＴ処理が実現される。

【０１３９】つぎに、この発明の画像処理装置を適用し
た第３の処理例としてＦＩＲディジタルフィルタ処理に
用いる場合の構成と動作について説明する。Ｎ次のＦＩ
Ｒディジタルフィルタ処理は、入力時系列信号をＸ(n)
、出力時系列信号をＹ(n) とすると一般に数４０のよ
うに表せる（数１６と同じ）。

【０１４０】

【数４０】

【０１４１】ここで、ａ_i （０≦ｉ≦Ｎ−１）はフィル
タの係数で信号の値によらない定数、Ｘ（ｎ−ｊ）（１
≦ｊ≦Ｎ）は現在の入力信号Ｘ(n) に対してｊ回前の入
力信号を意味する。数４０のＹ(n) を得るための演算の
構成は図１９となる。実際には、図１９に示すような同
時に多入力信号の加算を実行することは困難であるた
め、この発明の画像処理装置では積和演算をパイプライ
ンで構成することによりフィルタ処理を実現している。

【０１４２】図２０にパイプライン動作でフィルタ処理
を実現する場合の原理図を示す。パイプライン動作の場
合、入力時系列信号Ｘ(n) はＮ個の各演算ブロックにお
いて同時にフィルタ係数ａ₀ 〜ａ_N-1 とそれぞれ乗算さ
れる。図２０には、入力信号に対する乗算結果を各演算
ブロック毎に示してある。図中の矢印の方向に加算を実
施することで数４０の演算が実現できる。

【０１４３】図２１にそのパイプライン構成図を示す。
斜線の回路はパイプライン動作を実現するためのレジス
タである。入力時系列信号Ｘ(n) は各演算ブロックに１
周期毎に同時に入力されフィルタ係数ａ₀ 〜ａ_N-1 とそ
れぞれ乗算される。演算ブロックＮからは入力時系列信
号Ｘ(n) とフィルタ係数ａ_N-1 との積が１周期遅れて出
力される。つまり、Ｘ(n+1) ・ａ_N-1 がブロック内の加
算器に入力されると同時に、Ｘ(n-1) ・ａ_N-1 がディレ
イより出力される。この信号は、演算ブロックＮ−１に
入力されＸ(n) ・ａ_N-2 と加算される。加算結果は１周
期遅れて出力され、演算ブロックＮ−２において加算さ
れる。このときの加算結果はＸ(n-2) ・ａ_N-1 ＋Ｘ(n-
1) ・ａ_N-2 ＋Ｘ(n) ・ａ_N-3 であり、１周期遅れて演
算ブロックＮ−３に入力される。以下同様にして演算ブ
ロック１まで各ブロックでの乗算結果が加算されてい
き、Ｎ次のフィルタ処理結果の出力時系列信号Ｙ(n) が
出力される。

【０１４４】この演算ブロックは、この発明の画像処理
装置内の積和演算回路１個で構成することができるの
で、この画像処理装置１個を使用すると１５次までのＦ
ＩＲディジタルフィルタ処理が実現できる。１５次まで
のＦＩＲディジタルフィルタ処理を行なう場合の本装置
の構成を図２２に示す。ほとんどの回路は図１ないし図
３に示して説明した回路と同一の回路であるので、同一
の番号を付けることとし、特に説明は行なわない。この
構成は、前記システムインターフェース信号８９中の画
像処理の種類を選択する信号の指定をフィルタ処理の組
み合わせとすることにより構築される。図２２と図１か
ら図３とを用いてその動作を説明する。図２２におい
て、入力時系列信号１３５は差分演算・クリップ処理回
路９７に入力され、クリップ処理される。フィルタ動作
の場合は差分演算・クリップ処理回路９７において差分
処理は実行しない。

【０１４５】また、本装置を１個だけ使用する１５次以
下のフィルタの場合は、差分処理された信号は遅延量
“０”で可変長遅延回路９８を経由して、またクリップ
処理された信号は積和演算回路群１００と積和演算回路
群１０３内の合計１６個の積和演算回路に同時に入力さ
れる。２つの積和演算回路群は図２に示した隣接する積
和演算回路での加算結果を伝える３６ビット信号線４１
〜４７と３６ビット信号線５６とにより１６段縦列接続
されている。また、本装置をＮ次のフィルタ（０≦Ｎ≦
１５）として動作させるときには、Ｎ＋１段目の積和演
算回路の出力を取り出せばよい。その信号は３６ビット
バス１０５（図３参照）、あるいは図２２の３６ビット
データバス１１２を通じてクリップ処理・丸め込み処理
・加算演算回路１１４に入力される。フィルタ処理の場
合には信号はスルーされ、出力時系列信号１３７が出力
される。

【０１４６】図２３には本装置を４個用いた６３次のＦ
ＩＲフィルタの構成図を示す。１６ビット長の入力時系
列信号１３８は、この発明の画像処理装置１３９〜１４
２に１周期毎同時に入力され、画像処理装置１３９〜１
４２内のそれぞれ１６個の積和演算回路に入力される。
ただし、積和演算回路内の係数ＲＡＭには処理を開始す
る以前にフィルタの係数値を書き込んでおく必要があ
る。

【０１４７】また、一般に画像処理装置を多段接続して
フィルタを構成する場合に、各装置内での信号出力遅延
が発生するため、それに合わせて入力時系列信号を次に
接続される装置で遅延させる必要がある。そのため、従
来のディジタルフィルタ用画像処理装置で構成する場合
は、外部に遅延回路を設置する必要があったが、この発
明の画像処理装置では、装置内部に内蔵した可変長遅延
回路９８での遅延量を設定することで、容易に多段接続
することが可能となっている。

【０１４８】図２４に可変長遅延回路９８の構成図を示
す。入力信号２００は１周期毎にレジスタ２０１〜２１
０へ送られていく。制御信号デコード回路２１１では、
中央制御回路９０から与えられる機能ブロック制御信号
１７１の一部である可変長遅延回路制御信号２１２をデ
コードし、デコードされた信号がトライステートドライ
バ２１３〜２１８へ送られる。各トライステートドライ
バ２１３〜２１８では、制御信号デコード回路２１１か
らの信号を受けて、その信号が“Ｈｉｇｈ”であるもの
から出力信号２１９を出力する。つまり、トライステー
トドライバ２１３から出力される場合は遅延量“０”
で、トライステートドライバ２１４から出力される場合
は、遅延量２周期、トライステートドライバ２１８から
出力される場合は、遅延量１０周期である。本装置での
出力遅延量は、各装置で２周期であるので、図２３のよ
うに４個の装置を多段接続する場合は、画像処理装置１
３９では遅延量“０”、画像処理装置１４０では遅延量
２周期、画像処理装置１４１では遅延量４周期、画像処
理装置１４２では遅延量６周期に設定する必要がある。

【０１４９】図２３にもどって、画像処理装置１３９は
図２２に示した構成となっており、最終１６番目の積和
演算回路から出力される３６ビット信号が３６ビット信
号１４７として出力され、画像処理装置１４０に入力さ
れる。画像処理装置１４０〜１４２は図２５に示す構成
をとる。ほとんどの回路は図２２に示したものと同一の
回路である。この場合の動作は図２２に示して説明した
ものとほとんど変わらないが、積和演算回路の１６段以
上の接続を実施するために３６ビット信号１５２が３６
ビット信号線１０４を通じて１番目の積和演算回路に入
力され、加算される点のみが異なる。画像処理装置１４
０から出力された３６ビット信号１４８は画像処理装置
１４１に入力される。画像処理装置１４１では画像処理
装置１４０における処理と全く同様の処理を行ない、画
像処理装置１４２に３６ビット信号１４９を送る。画像
処理装置１４２では画像処理装置１４０における処理と
全く同様の処理を行ない、４つの装置合わせて６４個の
積和演算回路をへて処理された３６ビット出力時系列信
号１５０が出力される。また、画像処理装置１４２にお
いて接続する積和演算回路段数を１〜１６の間で変える
ことで４８〜６３次までのフィルタが構成される。１４
３〜１４６はシステムインターフェース信号である。

【０１５０】以上述べたように本装置をＭ個接続するこ
とで、容易に（１６×Ｍ−１）次までのフィルタが構成
できる。つぎに、第４の処理例としてこの発明の画像処
理装置を３次のアフィン変換処理に用いる場合の構成と
動作について説明する。アフィン変換はコンピュータグ
ラフィックスの分野で極めて重要な応用を有している。
アフィン変換のうち３次のアフィン変換処理は、空間内
の点に対して空間座標変換を施す処理であり、基本的な
変換としては立体画像の伸縮、反転、剪断、回転、平行
移動を行なう。３次のアフィン変換の式を数４１に示
す。Ａはアフィン変換行列、（ｘ，ｙ，ｚ）は変換前の
座標で（ｘ’，ｙ’．ｚ’）は変換後の座標である。

【０１５１】

【数４１】

【０１５２】（条件式を満足しない場合は、１対１対応
でなく、３次元図形が２次元以下の図形に変換され
る。）上記の基本的な変換を行なう場合のアフィン変換
行列Ａは以下の数４２から数４６で表される。

【０１５３】

【数４２】

【０１５４】

【数４３】

【０１５５】

【数４４】

【０１５６】

【数４５】

【０１５７】

【数４６】

【０１５８】数４１を展開してｘ’，ｙ’．ｚ’につい
て書くと、以下の数４７〜数４９となる。

【０１５９】

【数４７】

【０１６０】

【数４８】

【０１６１】

【数４９】

【０１６２】この３つの式は総和演算の形をしており、
演算の構成は図２６で表される。図２６にはｘ’を算出
する場合のみを示したが、ｙ’，ｚ’を算出する場合も
演算の構成は全く変わりはない。実際の回路では４つの
加数を同時に加算することはできないため、この処理を
パイプライン処理で実現すると図２７に示される構成と
なる。空間内の変換されるＮ個の点の座標値（Ｘ_n ，Ｙ
_n ，Ｚ_n )(０≦ｎ≦Ｎ−１）は、Ｘ₀ ，Ｙ₀ ，Ｚ₀ ，
１，Ｘ₁ ，Ｙ₁ ，Ｚ₁，１，・・・・・・，Ｘ_N-1 ，Ｙ _N-1 ，
Ｚ_N-1 ，１の順に時系列信号化されて入力される。入力
信号は演算ブロック１にはＸ_n のみが取り込まれ、演算
ブロック２にはＹ_n のみが、というように４つの演算ブ
ロックに分割して入力される。つまり１つの演算ブロッ
クに対してはシステムクロックの４周期ごとに信号が入
力され、その値はつぎの信号が入力されるまで保持され
る。演算ブロック１からの出力ａＸ_n は演算ブロック２
においてｂＹ_n と加算され、その結果が演算ブロック３
に入力される。演算ブロック３では演算ブロック２の出
力信号とｃＺ_n が加算され、演算ブロック４にその結果
を入力する。演算ブロック４ではさらにｔ_X との加算を
実行して最終的な出力Ｘ’_n を得る。この時の信号のタ
イミングを示したものが表３である（本文中の添字は表
３中では縮小文字にしている）。

【０１６３】

【表３】

【０１６４】図２８にアフィン変換処理を実行する場合
のこの発明の画像処理装置の構成を示す。３６ビット信
号線１１０により積和演算回路群１００と積和演算回路
群１０３とが接続されていない点のほかは図２５と同一
の構成であるので同一の番号を付けることとし、回路構
成については説明を割愛する。この構成は前記システム
インターフェース信号３中の画像処理の種類を選択する
信号の指定をアフィン変換処理の組み合わせとすること
により構築される。図２８，図１ないし図３を用いてア
フィン変換処理の場合の動作を説明する。図２８におい
て、１６ビット長の入力時系列信号１５５は、前記のご
とく時系列信号に並べられた座標値（１を含んだ）であ
り、差分演算・クリップ処理回路９７に入力され、その
ままスルーして遅延量“０”で可変長遅延回路９８を経
由して積和演算回路群１００と積和演算回路群１０３と
に入力される。２つの積和演算回路群１００，１０３
は、図２に示した隣接する積和演算回路での加算結果を
伝える３６ビット信号線４１〜４７により４段ずつ積和
演算回路を縦列接続した３つの演算ユニットを構成す
る。ただし、処理を実行する前に、アフィン変換に必要
な１２個の変換係数ａ〜ｉ、ｔ_X 〜ｔ_Z を１２個の積和
演算回路毎に回路内の係数ＲＡＭに書き込んであるもの
とする。それぞれの演算ユニットにおいてアフィン変換
後の座標値Ｘ’_n ，Ｙ’_n ，Ｚ’_n の演算を実行する。

【０１６５】Ｘ’_n の演算動作を図１，図２を用いて説
明する。入力信号のうちＸ_n （０≦ｎ≦Ｎ−１）が積和
演算回路２３に入力され、係数ＲＡＭ７に書き込まれた
変換係数ａと乗算される。乗算結果は３６ビット加算器
１２において初期化の“０”信号１６と加算され、加算
結果ａＸ_n は３６ビット信号線４１を通じて積和演算回
路２４に入力される。積和演算回路２４には、入力信号
のうちＹ_n （０≦ｎ≦Ｎ−１）がＸ_n より１周期遅れて
入力され、係数ＲＡＭ７に書き込まれた変換係数ｂと乗
算される。乗算結果は３６ビット加算器１２において積
和演算回路２３からの信号と加算され、加算結果ａＸ_n
＋ｂＹ_n は３６ビット信号線４２を通じて積和演算回路
２５に入力される。積和演算回路２５には入力信号のう
ちＺ_n （０≦ｎ≦Ｎ−１）がＸ_n より２周期遅れて入力
され、係数ＲＡＭ７に書き込まれた変換係数ｃと乗算さ
れる。乗算結果は３６ビット加算器１２において積和演
算回路２４からの信号と加算され、加算結果

【０１６６】

【数５０】

【０１６７】は３６ビット信号線４３を通じて積和演算
回路２６に入力される。積和演算回路２６には入力信号
のうち１がＸ_n より３周期遅れて入力され、係数ＲＡＭ
７に書き込まれた変換係数ｔ_X と乗算される。乗算結果
は３６ビット加算器１２において積和演算回路２５から
の信号と加算され、最終的な演算結果Ｘ’_n が出力され
る。３６ビット信号線４４はこの演算結果を積和演算回
路２７に入力するが、積和演算回路２７において３入力
１出力セレクタ１３が初期化のための“０”信号１６を
選択するので４段の接続状態となる。Ｙ’_n ，Ｚ’_n は
全く同様にして演算される。Ｘ’_n ，Ｙ’_n ，Ｚ’_n の
演算結果は３つのユニットにおいて同時に生成され、出
力段（各ユニットの４段目）の３６ビットトライステー
トドライバ１９を制御することで時分割して出力され
る。その信号は図２８の３６ビットバス１０５、３６ビ
ットデータバス１１２を通じてクリップ処理・丸め込み
処理・加算演算回路１１４に入力される。アフィン変換
の場合にはクリップ処理のみを実行して、出力時系列信
号１５７が出力される。

【０１６８】以上述べたように、この発明の画像処理装
置を用いて様々な変換係数値に対応したアフィン変換処
理を実行することができる。つぎに、第５の処理例とし
て、この発明の画像処理装置を色相変換処理に用いる場
合の構成と動作について説明する。色相表現にはＲＧ
Ｂ，ＹＩＱ，ＣＭＹ，ＣＩＥのＸＹＺ等の様々な表現が
ある。コンピュータグラフィックス処理の発達により、
これらの色相表現間の変換（色相変換）が頻繁に行なわ
れている。色相変換は３×３の変換行列を用いて実行さ
れる。以下の実施例の説明ではＲＧＢ表現された信号を
ＹＩＱ表現に変換する例を挙げて説明するが、他の色相
変換も同様であり、変換係数の値を変えることで容易に
実現できる。

【０１６９】ＲＧＢ表現からＹＩＱ表現への変換は、

【０１７０】

【数５１】

【０１７１】で示される。つぎに、この変換処理を行な
う場合の本装置の構成と動作について述べる。数５１か
ら明らかなように、この変換処理は処理例４のアフィン
変換処理と同様な構成の回路で実現できる（図２８参
照）。ただしこの場合は、変換行列が３×３行列である
点が異なり、図２８の積和演算回路群１００の内部の積
和演算回路は３段ずつ接続された２つの演算ユニットを
構成し（残りの２個は使用しない）、積和演算回路群１
０３の内部の積和演算回路のうち３つを用いて３段の演
算ユニット１つを構成する。

【０１７２】この構成はシステムインターフェース信号
１５６中の画像処理の種類を選択する信号の指定を色相
変換処理の組み合わせとすることにより構築される。Ｎ
画素のＲＧＢ表現された信号はＲ₀ ，Ｇ₀ ，Ｂ₀ ，
Ｒ₁ ，Ｇ₁ ，Ｂ₁ ，・・・・・・，Ｒ_{N- 1} ，Ｇ_N-1 ，Ｂ_N-1 と
時系列化して３つの演算ユニットに入力される。ただ
し、処理を実行する前に、色相変換に必要な９個の変換
係数を１つの積和演算回路ごと１個ずつ回路内の係数Ｒ
ＡＭに書き込んでおく。それぞれの演算ユニットにおい
て色相変換後の値Ｙ_n ，Ｉ_n ，Ｑ_n の演算を実行する。
Ｙ_n を算出する演算動作を図１，図２を用いて説明す
る。入力信号のうちＲ_n （０≦ｎ≦Ｎ−１）が積和演算
回路２３に入力され、係数ＲＡＭ７に書き込まれた変換
係数0.229 と乗算される。乗算結果は３６ビット加算器
１２において初期化のための“０”信号１６と加算さ
れ、加算結果は３６ビット信号線４１を通じて積和演算
回路２４に入力される。積和演算回路２４には入力信号
のうちＧ_n （０≦ｎ≦Ｎ−１）がＲ_n より１周期遅れて
入力され、係数ＲＡＭ７に書き込まれた変換係数0.587
と乗算される。乗算結果は３６ビット加算器１２におい
て積和演算回路２３からの信号と加算され、加算結果は
３６ビット信号線４２を通じて積和演算回路２５に入力
される。積和演算回路２５には入力信号のうちＢ_n （０
≦ｎ≦Ｎ−１）がＲ_n より２周期遅れて入力され、係数
ＲＡＭ７に書き込まれた変換係数0.144 と乗算される。
乗算結果は３６ビット加算器１２において積和演算回路
２４からの信号と加算され、最終的な演算結果Ｙ_n が出
力される。

【０１７３】３６ビット信号線４３はこの演算結果を積
和演算回路２６に入力するが、積和演算回路２６におい
て３入力１出力セレクタ１３が初期化のための“０”信
号１６を選択するので３段の縦列接続状態となる。
Ｉ_n ，Ｑ_n は全く同様にして演算される。Ｙ_n ，Ｉ_n ，
Ｑ_n の演算結果は３つのユニットにおいて同時に生成さ
れ、出力段（各ユニットの３段目）の３６ビットトライ
ステートドライバ１９を制御することで時分割して出力
される。その信号は図２８の３６ビットバス１０５、３
６ビットデータバス１１２を通じてクリップ処理・丸め
込み処理・加算演算回路１１４に入力される。色相変換
の場合にはクリップ処理のみを実行して、出力時系列信
号１５７が出力される。

【０１７４】以上述べたように、本装置を用い、係数Ｒ
ＡＭに書き込む変換係数値を変えることで他の色相変換
処理も容易に実行することができる。

【０１７５】

【発明の効果】この発明の画像処理装置は、外部からの
書き込みにより、その内容を任意に変えることのできる
係数ＲＡＭを有し、係数ＲＡＭより出力される係数信号
と入力される画像信号とを乗算する並列乗算器と制御信
号とにより、乗算結果に対して累積加算を施すか外部入
力信号との加算を施すかを切り替えることのできる加算
器とをパイプラインで接続して構成した積和演算回路
を、１個の大規模集積回路内に複数個組み込んだ構成を
とり、パイプライン処理による逐次処理と複数の積和演
算回路において並列処理を施すことで高速画像処理を実
現し、係数信号を任意に設定することおよび単一機能を
有する回路の組み合わせの変更をファームウェア化する
ことにより積和演算の組み合わせの自由度を高くし、２
種類以上の画像処理に同一の装置を適用することが可能
となるという効果を奏するものである。

【０１７６】また、演算出力ビット長Ｍの信号を指定ビ
ット長Ｎ（Ｍ＞Ｎ）に演算結果を丸め込み処理して出力
する際に、装置外部より指定された丸め込み位置を最下
位ビットとして、そこから上位Ｎビットの合わせてＮ＋
１ビットの信号に対して丸め込み処理、クリッピング処
理を施して出力し、小数点の位置に関わりなく、指定さ
れる位置からのＮビットにクリッピング処理、丸め込み
処理を施して出力することで、係数値の大小の影響を出
力範囲のシフトで対応することにより、出力ビット長Ｎ
を常に有効に利用でき、正規化処理なしでも演算精度の
低下を妨げることができるという効果も有している。

【０１７７】さらに、多段の有限インパルス応答ディジ
タルフィルタを構成する場合に、ディジタル化された時
系列信号として与えられる前記画像信号を装置内に内蔵
した可変長遅延回路を通して複数の前記積和演算回路に
与えることにより、外部ディレイ回路なしで、装置を複
数個カスケード接続するだけで構成でき、装置の簡略
化、省面積化を図ることができるという効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例における積和演算回路の構成
図である。

【図２】図１の積和演算回路８個で構成される積和演算
回路群の構成図である。

【図３】図２の積和演算回路群２個を含んだ本発明の一
実施例である画像処理装置の構成図である。

【図４】中央制御回路の構成図である。

【図５】タイミング信号生成回路の構成図である。

【図６】クリップ処理・丸め込み処理・加算演算回路の
構成図である。

【図７】シフト・クリップ回路の構成図である。

【図８】丸め込み位置とシフト回路からの出力範囲を示
す図である。

【図９】シフト・クリップ処理例を示した図である。

【図１０】ＤＣＴ処理を行なうための演算回路である。

【図１１】図１０の回路の動作を時系列で示した図であ
る。

【図１２】画像信号行列とＤＣＴの変換行列の乗算の様
子を示した図である。

【図１３】ＤＣＴの変換行列の転置行列と図１２で示し
た乗算結果の行列の乗算を示した図である。

【図１４】記憶装置に対する書き込み、読みだしの順番
を説明した図である。

【図１５】８×８のＤＣＴ処理を実施する場合の本発明
の画像処理装置の構成を示した図である。

【図１６】８×８のＤＣＴ処理の場合のタイミング図で
ある。

【図１７】１６×１６のＤＣＴ処理を実施する場合の構
成を示した図である。

【図１８】１６×１６のＤＣＴ処理を実施する場合の本
発明の画像処理装置の構成を示した図である。

【図１９】ＦＩＲディジタルフィルタ処理の演算の構成
図である。

【図２０】ＦＩＲディジタルフィルタ処理をパイプライ
ンを用いて構成した場合の動作を説明した図である。

【図２１】ＦＩＲディジタルフィルタ処理をパイプライ
ンを用いて構成した図である。

【図２２】１５次までのＦＩＲディジタルフィルタ処理
を行なう場合の本発明の装置の構成を示した図である。

【図２３】本発明の装置を４個用いて構成した６３次の
ＦＩＲディジタルフィルタの構成図である。

【図２４】可変長遅延回路の構成図である。

【図２５】多段のＦＩＲディジタルフィルタを構成する
ための本発明の装置の構成を示した図である。

【図２６】アフィン変換処理によりｘ’を算出するため
の演算構成図である。

【図２７】図１８の演算をパイプラインで構成した図で
ある。

【図２８】アフィン変換処理を実施する場合の本発明の
装置の構成図である。

【符号の説明】 １ 積和演算回路 ７ 係数ＲＡＭ ９ 並列乗算器 １２ ３６ビット加算器 １３ ３入力１出力セレクタ ８７ １６ビット信号入力ポート ８８ ３６ビット信号入力ポート ８９ システムインターフェース信号 ９０ 中央制御回路 ９７ 差分演算・クリップ処理回路 ９８ 可変長遅延回路 １００，１０３ 積和演算回路群 １０６ クリップ処理・丸め込み処理回路 １０７ デュアルポートＲＡＭ １０８ デュアルポートＲＡＭ制御回路 １０９ タイミング信号生成回路 １１４ クリップ処理・丸め込み処理・加算演算回路 １１５ ３６ビット信号出力ポート

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/41 Ｂ 8839−5Ｃ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ディジタル化された時系列信号として与
   えられる画像信号と外部入力信号とを受け取って演算処
   理を施す積和演算回路を１個の大規模集積回路内に複数
   個組み込んだ構造を有する画像処理装置であって、前記
   各積和演算回路は、外部からの書き込みによりその内容
   を任意に設定することのできる係数ＲＡＭを有し、この
   係数ＲＡＭより出力される係数信号と入力される画像信
   号とを乗算する並列乗算器と、制御信号により乗算結果
   に対して累積加算を施すか外部入力信号との加算を施す
   かを切り替えることのできる加算器とをパイプラインで
   接続した構成を備え、前記積和演算回路での積和演算の
   組み合わせおよび前記積和演算回路間でのデータの引き
   渡し方をファームウェア化し、外部から与えられる画像
   処理の種類を選択する信号により、画像処理の種類に対
   応して前記積和演算回路内での積和演算処理を実施する
   ことを特徴とする画像処理装置。
2. 【請求項２】 演算出力ビット長Ｍの信号を指定ビット
   長Ｎ（Ｍ＞Ｎ）に演算結果を丸め込み処理して出力する
   際に、装置外部より指定された丸め込み位置を最下位ビ
   ットとして、そこから上位Ｎビットの合わせてＮ＋１ビ
   ットの信号に対して丸め込み処理、クリッピング処理を
   施して出力することを特徴とする請求項１記載の画像処
   理装置。
3. 【請求項３】 多段の有限インパルス応答ディジタルフ
   ィルタを構成する場合に、ディジタル化された時系列信
   号として与えられる前記画像信号を装置内に内蔵した可
   変長遅延回路を通して複数の前記積和演算回路に与える
   ことにより、外部ディレイ回路なしで、装置を複数個カ
   スケード接続するだけで構成することを特徴とする請求
   項１記載の画像処理装置。