JPH02501601A - ２次元離散余弦変換プロセッサ - Google Patents

Abstract

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Description

【発明の詳細な説明】 ２次元離散余弦変換プロセッサ 発明の分野 本発明は空間ドメイン信号、例えばビデオ信号を離散余弦変換（Ｄ　ＣＴ）とし て周知の数学的手順で周波数ドメイン信号に変換するプロセッサに関する。

発明の背景 ＤＣＴはイメージ圧縮即ちビデオ帯域幅圧縮に関して各種の変換コーディング法 の中で最も効果的な技術と考えられている。ＤＣＴは離散フーリエ変換（Ｄ　Ｆ 　Ｔ）に類似してはいるが、余弦項のみを有する。この方法で帯域幅圧縮を実行 する事によって、デジタルにエンコードされた画像素子即ちピクセルの正方形ブ ロックが、ＮＸＮブロックのビクセルデータが印加される２次元（ＮＸＮ）ＤＣ Ｔプロセッサによって周波数ドメインに変換される事が出来るが、その際入力デ ータマトリックスはＮＸＮ離散余弦マトリックスに乗算されて中間マトリックス が作られ、中間マトリックスの転位が同一離散余弦マトリックスに乗算されて所 望の２次元変換マトリックスを得る。変換されたマトリックスの各要素は量子化 する事が出来、その中で最もエネルギーの大きいもののみが伝送の必要がある。

受信機においては、空間ドメインの最初のビデオ信号を再構成する為に逆の変換 が行われる。

ＮｘＮ　ＤＣＴにおいては、Ｎが大きい程圧縮比が大きくなるが、計算が大変に なる。

マトリックス乗算は２個のＮ×１ベクトルの内積を計算して積のマトリックスの 単一要素を得る。即ち、入力マトリックスの列の各要素は余弦マトリックスの行 の各対応要素と乗算されて、積は加算されて積のマトリックスの単一要素を得る 。即ち、１６Ｘ１６ブロツクのピクセルの変換に対しては、１６の積が、夫々が ２５６要素を有する中間及び変換マトリックスの単−要素又は係数を得る為に加 算されねばならない。多数の高速アルゴリズムが必要とする計算の数を減少する 為に誘導された。

例えば、ＤＣＴマトリックスが若干数のスパース（ｓｐａｒｓｅ）マトリックス に分解されたが、その結果バタフライ構造となった。これらのバタフライ構造は 計算を相当に減少するが、しかし尚、集積回路装置の為にシリコンの大面積を必 要とする多数の高速乗算器が必要で、これは繁雑な内部配線、チップ内の悪い接 続配線、不規則な形状、と言う結果を生む。これらのすべての要因は、バタフラ イ構造のＶＬＳＩＣ大規模集積）装置を非常に非能率なものとしてしまう。この 種の構造を使用するＤＣＴのＶＬＳＩ装置の例はＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏ ｎ　５ｅｌｅｃｔｅｄ　Ａｒｅａｓ　ｉｎ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ−８６ 年１月第４９−６１頁記載「離散フーリエ余弦変換チップ」に記載されている。

その中の第１７図に示す出来上りチップは多数の乗算器を有し、シリコン面積を 能率的には利用しておらず、８×１−次元変換を行う事が出来るのみである。２ 次元変換は２つの一次元変換を含み、中間の計算結果の一時的な記憶及びマトリ ックス転位が必要であり、従ってこれは一次元変換に比較して非常に複雑となる 。

本発明は現在の技術状態におけるＶＬＳＩ技術を効果的に使用できる２次元ＤＣ Ｔのリアルタイム処理に対する必要性に答えるものである。本発明は単一チップ 上の１６ｘ　１６ＤＣＴのリアルタイム処理を提供するものである。これは、ビ デオカメラによって１６Ｘ１６人カマトリックスが発生されるのと同じ割合で量 子化装置に印加する変換された１６Ｘ１６マトリツクスをプロセッサが作られね ばならぬ事を意味する。プロセッサは、現在のＭＯ３技術によるデジタルビデオ システムで通常使用される定格である１４．３ＭＨｚの入力サンプル又はピクセ ルレイトを取扱う事が可能であるべきである。必要とする大量の計算の為に、こ の定格でのリアルタイム処理は、装置内での固有の同時性と並列性を開発する事 によってのみ達成可能である。尚又、アルゴリズムを実行するのに必要なシリコ ン面積と設計努力は装置の規則性の程度に大きく依存するので、ＶＬＳＩ内にＤ ＣＴを効果的に実行する事への挑戦は通常の構造で要求される膨大な数の乗算を 実現する事の出来る装置を開発する事であると考えられる。

発明の要約 高速アルゴリズムをシリコンの中にマツピングする代りに、本発明においては、 ベクトル内積を同時に得る為及びＲＯＭ寸法を最小限度にするためデシメーショ ン−イン−フレクエンシー（ｄｅｃｌｍａｔｉｏｎ−１ｎ−ｆ’ｒｅｑｕｅｎｃ ｙ）と組合わせた分布アリスメティック　（ｄｉｓｔｒｉｂｕｔｅｄ　ａｒｌｔ ｈＩＩｅｔｊｅ）と、ビット直列（ｂｉｔ−ｓｅｒｉａｌ）とビット並列（ｂＨ −ｐａｒａｌｌｅｌ）データ構造と、部分和とを使用する。新しい入出力装置と 能率的なマトリックス転位回路が考案された。その結果は非常に規則正しい構造 で乗算器の無い構成体即ち回路装置である。変換演算の固有の性質、即ち、（１ ）変換マトリックス係数が定数でその為分布アリスメテイックの使用が可能であ るが、その中で乗算器をメモリルックアップテーブル又はＲＯＭで置換えが可能 であること、又、（２）マトリックスベクトル積が若干数の同時ベクトル内積に よって実現される事の為にこれが可能となる。デシメーション−イン−フレクエ ンシーと部分和は必要とするルックアップテーブルのサイズを減少させるのに利 用される。ビット直列構造はデシメーション−イン−フレクエンシーの実施に使 用されるがその為シリコンの面積は非常に小さく内部配線（ｒｏｕＮｒ＋ｇ）は 非常に単純化された。その結果はメモリと、加算器と、レジスタのみから構成さ れる２次元ＤＣＴプロセッサであり、乗算器は必要ではない。回路回りの高度な 同時的操作の規則性はモジュール設計を可能とするが、これはＶＬＳＩ実現に対 する理想的な特徴である。又、この構成体はビット直列とビット並列回路装置を 最大限に組合わせである。この新規な構造体は他の２次元線形演算にも応用可能 である。

本発明による２次元ＤＣＴプロセッサは、ＮＸＮ入力データブロックが列ごとに 順番に印加される一次元（Ｎ×１）列ＤＣＴプロセッサを有する。入力装置即ち 列プロセッサは入力データの列変換を、必要とされるＲＯＭの量を低下させる為 にデシメーション−イン−フレクエンシーの加算特性と部分和を有する分布アリ スメチックスを使用する回路によって行う様に設計されている。入力用ＮＸＩプ ロセッサがＮ回路設けられておりその夫々がリードオンリーメモリー（ＲＯＭ） とカスケード接続された累算機とを有し、ＲＡＣと呼ばれている。この累算機は ＲＯＭから引出されたデータをシフトの上加算して列転位の要素を同時に計算す る。結果の中間ベクトルはＲＡＭから成るＮＸＮ転位メモリの一行に記憶される 。

データマトリックスの各列は入力用ＮＸＩプロセッサーに順次加えられてＮＸＮ 中間マトリックス（Ｙ）を作るが、これはデータマトリックスの転位（Ｘｔ）と ＲＯＭに記憶された定数で表示された離散余弦とマトリックス（Ｃ）との積（Ｘ 　Ｃ）である。上部記号ｔはマトリックスの転位を示す。第２の出力行ＮＸＩＤ ＣＴプロセッサが次に使用されてＸｔＣの各列用の一次元ＮＸＩＤＣＴを計算す るのに使用されるが、これはメモリー内の記憶から引出される。この第２の行変 換操作結果は従ってｃ’　ｘｃを得る事となるが、これが所望の２次元ＮｘＮＤ ＣＴである。プロセッサには制御回路が設けられるが、これはクロックその他の 制御信号を作り、上記の各部品の操作を制御する。

入力ＮＸＩ　ＤＣＴプロセッサはｎ１本の並列線路によって順番に入力データが 加えられるＮ段の入力レジスタを有するが、ここで０１は入力データのワード又 はピクセル当りのビット数である。入力レジスタがデータ列で一杯になると直ち に、列の全部はビット並列形式でホールディングレジスタに同時にシフトされ、 そして入力レジスタは次のデータ列の収集を開始する。ホールディングレジスタ のＮ段の夫々のデータは、最下位ビットを先頭にして一時に１ビツト、同時にシ フトアウトされる。

この様にして形成されたＮ−ビットのワードは、これはいわゆる第１段デシメー ション−イン−フレクエンシー（ｄｅｃｉｍａｔｉｏｎ−１ｎ（ｒｅｑｕｅｎｃ ｙ）技術の一部として２個の　゛Ｎ／２ビットワードに変換され、出来たＮ／２ ビツトのワードはＲＡＣのすべてのＲＯＭのアドレスに同時に使用される。第１ 段デシメーション（ｄｅｃｌｍａＨｏｎ）は符号なしのｎｔ個の入力データを（ ｎ　１＋　２　）ビットの２の補数に変換するので、同一操作はｎ１＋２回繰返 されて各のＲＯＭから読み出されたｎ１＋２ワードはハードヮイアド（ｈａｒｄ −ｗｉｒｅｄ）　１ビツト右シフトを有するシフトレジスタを有する累算機の内 容に順次加算される。データワードの一部である符号ピントにより加算ではなく 減算が行われる。各列の入力データがプロセスされた後のこれらのＲＡＣの夫々 の累算出力は列変換の要素である単一係数から成る。ＲＡＣの全ての内容がＮ段 出力レジスタへ同時にビット並列の形でトランスファされ、その後、その内容は ｎ２並列線の変換メモリの一行（又は−列）に順次シフトされる。ＮＸＮメモリ がこの要領で一杯になると、第２即ち出力ＮＸＩ列ＤＣＴプロセッサーが列ごと に（又は行ごとに）ＲＡＭメモリ中に記憶されたマトリックスを読み出して、こ れによってＸｔＣの変換が得られる。第２ＮＸＩ　ＤＣＴは第１即ち入力プロセ ッサが行ったのと同様な要領で所望のＮＸＮ２次元ＤＣＴを発生する。両方のＮ ＸＩプロセッサは、第２Ｎ×１プロセツサのデータを表示するのに多数のビット を必要とすることを除けば、同様な回路で構成し得る。

この新規な２次元ＮＸＮプロセッサは第１Ｎ×１プロセツサを有するが、これに は最初のマトリックスを列ごとに読み出して入力データのＮＸＮブロックの転位 が印加され、この第１Ｎ×１プロセツサは分布アリスマティックを使用して前記 入力データの各列のＮベクトル内積を同時に計算する装置を有するが、ここでＮ ＸＮＭ散余弦マトリックスはＮ個のＲＡＣに記憶され、この夫々はＲＯＭと累算 機から成り、このＲＯＭは入力データの前記列のデータワードから誘導されたＮ ／２とットワードによってアドレスされる。この要領でＲＯＭから検索されたワ ーズはシフト及び加算操作によってシフトレジスタに累算され、Ｎ個のＲＡＣの 各々の出力は、入力データブロックのＮＸＩ変換を有するＮＸＮ中間マトリック スの一行（又は−列）の各要素又は係数を有する。ＮｘＮ　ＲＡＭアレーに中間 マトリックスを記憶し、その転位を第２Ｎｘｌ　ＤＣＴプロセッサに読み出す回 路が設けられるが、この第２プロセツサは所望の２次元ＮＸＮメモリを、前記中 間ＮｘＮマトリックスを発生するのに使用したものと類似の回路によって発生す る。適当な制御回路が所要の制御信号を発生する為に設置される。

従って、リアルタイムベースで２進化コードビデオデータの１６Ｘ１６ブロツク の変換を発生する事の出来る２次元ＤＣＴプロセッサを提供する事が本発明の目 的であるが、この場合、前記プロセッサの構造体、回路、及びアルゴリズムは実 現の容易性からして現在状態でのＶＬＳＩ技術が選定され、これが単−ＣＭＯＳ チップの上に実現される事を目的とするものである。

本発明の別の目的は入力データマトリックスからのデータ列（又は行）を瞬時に 処理して、入力データの列（又は行）と、プロセッサ内のＮ　ＲＡＣに記憶され ている離散余弦マトリックスのＮ列とのベクトル内積を有する要素の行を形成す る一次元ＮＸＩ　ＤＣＴプロセッサを提供する事であり、ここで、このＮＸ１プ ロセツサはベクトル内積を計算するのに分布アリスマテイックと、第１段デシメ ーション−イン−フレクエンシーと、部分和とを利用しており、このプロセッサ はレジスタと、小容量のメモリと、加算器とのみを有するものである。

本発明の更に別の目的は、入力データの列とＲＡＣの中に記憶されている離散余 弦マトリックスのベクトル内積を構成する複数の要素を効果的に、瞬時に計算す る為に、分布アリスマテイックと、ＲＡＣｓと、デシメーション−イン−フレク エンシーと、部分和とを使用する回路を有する一次元ＤＣＴで構成された２次元 ＤＣＴを提供する事であるが、この際、入力データの列は順次に処理されてＲＡ 　Ｍアレーに記憶される中間ＮＸＮマトリックスを発生し、次に中間マトリック スの転位が、所望の°２次元ＮｘＮ　ＤＣＴを同様に発生する類似の一次元ＤＣ Ｔプロセッサに読み出されるものである。

本発明の別の目的は、プロセッサの構造体、回路、及びアルゴリズムが、構造物 乃至回路が少なく、且つ制御が簡単で、高速で、複雑な計算を達成する様に選定 された、１６Ｘ１６ビデオピクセルのブロックのリアルタイム処理可能の１６Ｘ １６　２次元ＤＣＴを提供する事である。選定された構造と回路とは、乗算器を 使用する事なしに小容量のＲＯＭを使用して若干数のベクトル内積の瞬時（又は 同時）計算を可能とし、又、ビット直列及びビット並列フォーマットが組合わせ て使用されて、シリコンチップ面積を減少させ、回路内配線の簡単化を図り、ビ デオ信号のリアルタイム処理を行うために高速操作を可能とするものである。

図面の簡単な説明 第１図は本発明を単一チップに実現した時に必要な接続を示す。

第２図は本発明の一実施例の全体のブロック図を示す。

第３図は分布アリスマテイックその他の特徴を使用するＤＣＴプロセッサを示す 。

第４図はＲＡＣのブロック図である。

第５図はデシメーション−イン−フレクエンシーを使用するＤＣＴプロセッサの ブロック図である。

第６図は部分和を使用しないＲＡＣの回路図である。

第７図と第８図とは部分和を使用するＲＡＣの回路図である。

第９図は第２図のＮＸＩ　ＤＣＴの完成回路図である。

詳細な説明 離散余弦変換（Ｄ　ＣＴ）は、余弦関数によってサンプリングされる基礎ベクト ルの組から成る直交変換である。

Ｎ次のＤＣＴ変換マトリックス、Ｃ１は次の式で示される、 ここに、ｋ−１，２，３、・・・　Ｎ−１，２，３、・・・、又、ｌ１ｌ−１に 対して、ｃ　−Ｎ　−ｔ　７２である。ＤＣｋ、１１ Ｔによって帯域幅圧縮を行う為には、符号無しの２進コード化ピクセルの形のＮ ＸＮビデオデータのブロックは２次元変換を行わねばならない。Ｎ次の２次元Ｄ ＣＴは、 Ｙ−ＣＸＣ（２） ここに、Ｙは変換されたマトリックス、Ｘはデータ即ちビデオピクセルマトリッ クス、Ｃは式（１）で定義された離散余弦マトリックス、Ｃの転位である。

２次元ＮＸＮ　ＤＣＴの実行は行−列デコンポジション技術と称される公知技術 によってなされるが、その詳細は１９８４年刊行のプレンティスホール信号処理 シリーズのダッジオン、マーサｏ　−（Ｄｕｄｇｅｏｎ　ｌ　Ｍｅｒｓａｒｅａ ｕ）共著の著書“多次元デジタル信号処理°を参照されたい。

この公知技術において、２次元ＤＣＴは２つの逐次型−次元ＤＣＴによってなさ れるが、データマトリックスは第１の一次元ＤＣＴに行ごとに印加される。本発 明においては、この技術の変形が使用されたが、ここでは、上述の様に、データ マトリックスの転位が行われるように、行ごとにではなく列ごとに読み出す事に よってデータマトリックスの転位がなされて、これが第１の一次元ＤＣＴプロセ ッサに加えられる。これは回路の簡単化をもたらす。従って本発明においては、 第１の一次元Ｎｘ１ＤＣＴプロセッサの出力はＸＣであり、これは一時的に転位 メモリに記憶され、次に別のＮＸＩ　ＤＣＴが記憶されたマトリックスの転位か ら計算されて所望の式（２）の２次元ＤＣＴ　（Ｙ）を得る。速度が重要ではな い場合には、２つのＮＸＩＤＣＴ計算は同一回路で時分割処理する事も出来るが 、リアルタイム操作が必要な現在の場合には２個のＮＸＩプロセッサを使用する 。

第１図は単一チップ上に実施した本発明を示す図である。このチップへの接続は バイアス電圧Ｖ　Ｃｅ、接地、サンプルクロック、及びブロックの始動（Ｓｔａ ｒｔ−ｏｆ−Ｂｌｏｃｋ）ストローブを有する。入力データはｎ１本の並列線を 介して並列に、ビクセルワードの各ビット毎に印加される。変換出力データは長 い変換ワードに対してはｎ８並列線で構成されよう。入出力データは同一クロッ クレートで連続的にチップにシフトして出し入れされる。

第２図は、０１本の並列線で入力データが印加される第１の列ＮＸＩ　ＤＣＴ、 ３、を有し、ＤＣＴ３の出力は一時的に、行又は列状にＮＸＮ変換メモリ５に記 憶されるが、これは図示の通り別々の入出力端を有するランダムアクセスメモリ （ＲＡＭ）を有する。ＤＣＴ３からメモリ５へのｎ２本の並列線は、必要とされ る精度に上って変化はするが、通常は入力データよりもビット数が大きくなる。

記憶されたマトリックスは列又は行ごとに（中間マトリックスの記憶の仕方に応 じて）０２本の並列線を介して第２の行Ｎｘ１ＤＣＴ７に印加される。即ち、記 憶マトリックスの転位が読み出される。変換出力データはＮｘｌ　ＤＣＴプロセ ッサから０３本の並列線を介して得られる。タイミング及び制御回路９はクロッ ク信号と、外部回路からこれに印加されたブロックの始動ストローブとを有し、 また、回路９は若干のタイミング及び制御信号１１及び１２をプロセラシブ回路 に供給している。読取り／書込みアドレス及び制御回路１６は回路９から制御信 号１２を受取り、線１４を介して適当な読取り／書込みアドレスその他の制御信 号をメモリ５に加える。

前述のベクトル内積は夫々Ｎ個の積の和を有する。この計算はＲＯＭから成るル ックアップテーブルを使用して乗算なしで出来る事は数学的に証明する事も出来 るが、この場合、変換されたマトリックスの必要とする係数はＲＯＭから得たル ックアップテーブル値のシフトと加算によって得られる。これも又当業者に取っ て公知の計算技術であるが分布アリスマテイツクとも称されている。

シフトと加算が行われるＲＯＭと累算機とはＲＡＣと称するユニットを形成し、 各ＲＡＣは離散余弦マトリックスの各列を表示する定数を記憶する。

第３図と第４図とは、分布アリスメテイツクがいかに機能するかと言う事、及び 本発明に使用された若干の回路の特徴を示すものである。第３図において、入力 レジスタ１３はＮ段Ｑ、−Ｑ、を有する。各ビクセル列又はその他の２次元デー タ、Ｘ１ｋ・・・ＸＮｋは１／Ｔのデータ又はクロックレートでビット並列形式 でレジスタ１３の段Ｑ１に印加される。ピクセルデータマトリックスを列ごとに 読む事によって、その変換が完成する。ビデオディジタルビクセルデータは通常 ピクセルの輝度を表示する８ビット無荷号ワードにエンコードされている。即ち デ−少入力はＱ　に８（又はｎ　ｌ　）並列線で印加され、各ル ジスタ段Ｑ１−ＱＮは並列８（又はｎ　１）ビットで構成される。Ｎクロックサ イクルの後、列はレジスター３のＮ段に完全に負荷される。この時第２図の回路 ９からの制御信号１１ａとｌｌｂとが全部の８（又はｎ　１）ビットワードを並 列にＱ、−ＱＮからホールディングレジスター５の対応段Ｒ１−ＲＮにトランス ファする。入力データの次の列が入力レジスター３への入力開始を始めるが、そ の時回路の残りはホールディングレジスタ内のデータの一次元変換を得る為にＮ ベクトル内積計算を平行して行う。この同時計算を行う事によってホールディン グレジスタ内のデータは１ビツトずつ下の桁の数字を先頭にして制御信号１１ｃ に応じてシフトアウトされる。

レジスター５のＮ段からのＮラインはＮ−ビットバスを形成するが、そのすべて の線にはＮ個の別々のＲＡＣ（ＲＡＣ（１）　−ＲＡＣ（Ｎ））が印加される。

即ち、各クロックサイクル毎に相違するＮ−ビットワードが、各ＲＡＣの部品で あるＲＯＭの同時アドレスに使用される。ＲＡＣ（１）はそのＲＯＭにマトリッ クスＣの第１列の係数の可能な組み合わせを表示する２Ｎ個の定数を有する。例 えば、第１列係数がｃｌ、１　２．１　３．１、Ｃ、Ｃ ・・・ｃＮ、ｌ　’だったとするとＲＯＭはこれらの係数を個々に、又は可能な 全ての和、即ち、ｃ　＋Ｃ１，１２，１ゝ ｃ　＋ｃ　Ｓｃ　＋ｃ　、ｃ、＋ｃ　＋１．１　３，１　１．Ｉ　Ｎ、１　１． １　２．１ｃ３．１．など、これらの列係数の全ての和を含むまでの全てを尽す 事となる。例えば、Ｎ−４に対して列変換の各要素、ｙ　の計算は次Ｃ一様に表 示される。即ち、ｋ、Ｆ ｃ、、、（１１０１０１００１）＋ｃ　（００１０１０１０）２．１ ＋　ｃ　３．、　（１１００１１１）　＋　ｃ　（１０１０１１１０）、ここで ８ピツ４．１ トワードはデータの列を構成する各データピクセルを表す。この例において全て のデータビットの最も下の桁のビットはワード１０１０を形成する。このワード はＲＡＣ（１）のＲＯＭから記憶値ｃ　＋ｃ １．１　３．１を検索する が、これは第４図に示す様にＲＡＣ（１）のシフトレジスタ２５に加えられる。

次のクロックサイクルにおいて、全てのデータワードの次に下の桁のデジットが 全てのＲＡＣに加えられてどのＲＡＣがアドレスされたか、及びＮデジットワー ドが何であったかに応じてこれから各種の値を検索する。この検索されたワード は又第４図の加算／減算回路２３を介してシフトレジスタに加えられるが、ここ で加算／減算回路にフィードバックされるシフトレジスタの前の内容は１ビツト の右シフトされたデータが加えられる。即ち、ＲＯＭ２１の第２アドレシングの 後、シフトレジスタ２５はその中にレスシグニフィヵンスなデータワードのビッ トを表示すると言う事実を反映して最初のワードに１／２の重みを付け（又は２ で割る）をしたデータと次のデータとの２検索ワードの和を記憶する事となる。

このプロセスはデータワードの各ビットに対して繰返される。加算／減算回路２ ３は正規データビットに対して加算を行い、符号ビットに対しては減算を行う。

ＲＯＭからのこれらの検索の上重みを付けられた全でのワードの最終加算は積マ トリックスの係数の一つ又は−次元変換の一係数に等しい。例えば、積マトリッ クスＸ　Ｃの要素がｙｋ、ｊ！である場合、この要領で第１列の入力データを処 理した後のＲＡＣ（１）の出力はｙ　で、同様にＲＡＣ（Ｎ）の出力はｙ　とな １．１　１．Ｎ ろう。即ち、積マトリックスＸｔＣの第１行の全体はこの計算の完成後ＲＡＣ出 力で得られる。回路９からの制御信号１１ｄに応じて、各ＲＡＣの累算された内 容物、ｙｋ、１　ｋ、Ｎ’は出力レジスター９の段、Ｕ、−ＵＮ　ｙ にｎ　（又はｎｓ）並列線を介して並列して同時に負荷されるが、これはエキス トラ２人カマルチブレクサ付の入力レジスタに類似している。レジスター９の内 容は次に順次その段Ｕ　かｎ　（又はｎ　ｓ　）並列線を介して転位メモリ又は ２次元プロセッサ出力に制御信号ｌｉｅに応動してシフトされる。例えば、Ｎ− １６の場合、データの１列を入力レジスター３に負荷するのに１６クロツクサイ クルを要し、従って１６サイクル毎に制御回路９はホールディングレジスター５ へのデータ列のトランスファを行うのに信号１１ｂを提供する事が必要である。

レジスター９はその内容物ｙ　を順番にシフトウド可に、Ｊ２ 能であるが、その間ＲＡＣは積のマトリックスの次の行の計算を行い、入力レジ スタは入力データを集めている。

第４図に示すように、ＲＯＭ２１の出力はワードレングスｎ４ビツトを有するが 、これはＲＯＭの中に記憶されたワードの長さによって決定される。回路９から 回路２３に加えられた信号１１ｆは、この回路が加算用か減算用かを決定する。

シフトレジスタ２５に加えられた制御信号１１ｇ及びｌｌｈはリセット及び並列 負荷信号である。

一次元ＤＣＴプロセッサの両方の回路装置はワード当りのビット数を除けば同一 である。第２図に示すように、第１プロセツサは入力ワード長さｎｌと出力フー ド長さｎ２とを有する。第２のＤＣＴプロセッサ７は入出力ヮード長さｎ　とｎ ３とを夫々有する。

第３図及び第４図の回路は乗算器を必要としないが、これはこれに付属する各Ｒ ＯＭに記憶させるべき定数の数の為に重大な制限を受ける。例えば、今Ｎ−１６ とすると、各ＲＡＣの各ＲＯＭに要求されるワード数は２の１６乗即ち６５５３ ６個である。このサイズのＲＯＭは、全プロセッサを単一チップに収めようとす ると現在のＶＬＳＩ技術では実現できない。ＲＯＭのサイズを減少させる為に２ つのアプローチがなされたが、これらは共に僅かな付加回路を要するのみである 。第１のアプローチはデシメーション−イン−フレクエンシー技術の翻案である が、上記技術は従来の高速フーリエ変換（ＦＦＴ）アルゴリズムで従来技術とし て使用されているものである。積マトリックスＹ−ＸｔＣの（ｋ、１１）番目の 要素は、 ここに、ＸｋはＸのに番目の列ベクトルであり、又、ＣｍはＣの１番目の列ベク トルである。式（１）で定義されたＮｘＮ　ＤＣＴ変換マトリックスＣを参照す ると、偶数のＮに対して、Ｎ−１，３，−・・Ｎ−１において、ｃｋ、Ｉ　Ｎ＋ ｌ−に、Ｎであり、１−２．４．　・Ｎに対して＋　Ｃ Ｃｋ、Ｉ　Ｎ＋１−に、ｉｌである事を示す事が出来る。これ票　−Ｃ らの関係から式（３）は次の様になる、Ｎ−１，３，・・・Ｎ−１に対しては に、ｍ　ｓ、ＲＮ−ｍ＋１．に’　なのでゝＵ　−Ｘ　＋Ｘ １−２．４、・・・Ｎに対しては ｖｋ、ｍ　ｍ＋ｋ　Ｎ−ｍ＋１．に、となる。式（４）と−Ｘ　−Ｘ （５）とは、変数ＵとＶとが最初のデータシーフェンス玉と置換された場合、１ からＮまでの和は１からＮ／２までの和になる事を意味する。即ち、各ＲＯＭに アドレスすべきデータビット数は２分の１に減少され、必要とする記憶すべきワ ード数は２のＮ／２乗で減少する。原則的には、このデシメーション−イン−フ レクエンシー技術は、殆どのＦＦＴアルゴリズムが行っているようにこの上の段 階にまで展開可能である。しかし、この節約は、不規則性が増加するので実施の 価値に値しない。即ち、モジュール構造を残す為に、第１段のデシメーションの みを適用した。発明のこの特徴を第５図の回路で示す。

第５図において、Ｎ／２シリアル加算器３１はレジスタ１５からの最初のデータ シーフェンスのＮ／２個の相違する対から変数Ｕを作る為に設けられている。図 示の通り、変数Ｕ　はＸ　とＸ　の和から、Ｕ　はに、１　１．ｋ　Ｎ、に’　 ｋ、２ Ｎ−１，ｋ　はＸ　ブ ”　２．にプラスｘ　、ｂｚら〜又”　ｋ、Ｎ／２　Ｎ／２．にラスｘＮ／２＋ １．に’によって得られる。入力データ要素の同一の対がＮ／２−ビットシリア ル減算機３３で相互に減算されて新変数ｖｋ、１　ｋ、２　ｋ、Ｎ／２を作る。

即ち、・・・　■ 入力データの各列のデータ要素の対は列の最初の及び最後の行の要素から、第２ の及び最後から一つ手前の要素から、第３の及び最後の要素から３番目の要素か ら、などで構成される。第５図の入力データビットＸ　は−に１ｇ 時に１ビツトの割合で（ビット直列形式で）第３図のそれと類似のホールディン グレジスタから得られ、シリアル加算器３１と減算器３３の出力は一時に１ビツ トずつ現れて２個のＮ／２ラインバスを形成するがこの各バスはＮ／２個のＲＡ Ｃの２個の別のグループの入力を構成している。加算器３１に付設されているＮ ／２ラインバスはこれに接続された奇数個のＲＡＣ，１，３、Ｎ−１゜を有し、 これらのＲＡＣは奇数列のベクトル内積の全ての要素、即ち、ｙ　、ｙ　−ｙ　 を計算する。減算に、ｌ　ｋ、３　ｋ、Ｎ−１ 回路３３に付設されたＮ／２ラインバス３６は偶数個のＲＡＣ２，４、Ｎ１を有 し、ベクトル内積の偶数列の要素を計算する。

第５図のそれの様な第１段デシメーション回路の使用は各ＲＯＭのサイズを１６ Ｘ１６マトリツクスに対して２５６ワードに減少させる、と言うのは各ＲＡＣが この場合８ビツトワードでアドレスされるからである。

本発明はＲＯＭサイズを更に減少する為に付加技術を使用する。この付加技術は 、式（４）及び式（５）のデータ点の数である指数ｍに関する和は部分和に分割 し得る、と言う観察に基ずくものである。（３）を２つの部分和に分割しようと するならば、次の通りである。

Ｆ　とＦ２との和にはＮサンプルではなく、Ｎ／２すンブルしか含まれていない 事に注意されたい。この様にして分割する事によって２のＮ乗ワードのＲＯＭは ２のＮ／２乗ワードの２個の小型のＲＯＭに置換される。更に詳細に説明すると 、各ＲＡＣの入力時のデータワードは２グループに分割され、第１グループは１ からＮ／２のビットから成り、第２グループはデータ数（Ｎ／２）＋１からＮに 至るものである。即ち、ＲＡＣをアドレスするのに普通使用されるワードはその 前半及び後半から成る２つの等しい部分に分割される。夫々の短いワードは分割 されたＲＯＭのアドレス用に使用され、ＲＯＭの出力は並列に加算されて和は累 算器に印加される。この分割技術で使用される部分和の数は任意の偶数でよい。

Ｎ−１６に対して各ＲＯＭは２個の小型ＲＯＭに置換される。Ｎ−３２の場合、 各ＲＯＭは４個のＲＯＭに置換し得るが、この場合加算を行う付加段が必要とな る。Ｎ−８に対しては、ＲＯＭのサイズが既に十分に小さいので分割は必要とし ない。

部分和及び第１段デシメーション−イン−フレクエンシー技術の両者に使用する ＲＡＣの構造を第６図、第７図、及び第８図に夫々８Ｘ１．１６Ｘ１．及び３２ Ｘ１用のものを示す。第５図のそれと類似の第１段デシメーション−イン−フレ クエンシー特性を有する８×１用の第６図のＲＡＣは、ＲＯＭにアドレスする２ 個の４デジツトバスを含んでいる。各ＲＯＭ３７は２の４乗即ち１６ワードの記 憶を行うのみで、従７て部分和の必要はなく、ＲＯＭ３７の出力は加算／減算回 路３９とシフトレジスタ１１とを介して出力４３に加えられる。第７図の１６Ｘ ＩＤＣＴ　ＲＡＣはデシメーション特性の為に２個の８ビツトバスを有するが、 類似した１６ワ一ドＲＯＭ４５と４７に印加される２個の４ビツトワードに、上 述した様にして分割される。加算器４９は２つのＲＯＭから検索された０４ビツ トワードを加算して単一の０４＋１ビツトワードを作るが、これは加算／減算回 路５１と、シフトレジスタ５３と、シフトレジスタの出力と加算−減算器５１の 間の１ビツト右シフトフィードバック回路とを有する累算器に印加される。５５ におけるＲＡＣ出力はｎ２　（又はｎ　ｓ　）ビットを有するが、これはｎ４＋ １ビツトよりも若干長い。

第８図のＤＣＴ　ＲＡＣは、夫々が１６ワードを記憶し得る４個の同様なＲＯＭ 、６１．６３．６５及び６７にアドレスする４個の４ビツトワードに分割される 、１６ビツトライン入力バスを含んでいる。ＲＯＭ６１と６３の出力での０４ビ ツトワードは加算器６９で加算され、又、ＲＯＭ６５と６７がらの類似したワー ドは加算器７１に加えられる。これらの３個の加算器は加算器７３に加えられる それらの出力端を有し、これは累算器に加えられる出力端を有し、この累算器は ベクトル内積の要素の一つを計算する為に前述したものと同様に作用する。

これら２技術を組合わせる事によって、若干の回路装置が増加するものの、所要 のＲＯＭサイズを小さくする事ができる。例えば、Ｎ−１６に対して、１６Ｘ１ ６２次元ＤＣＴの直接の実行には２　Ｘ１６Ｘ２−２２’ワードのＲＯＭを必要 とする。反対に、上述の２技術を使う事によって第７図の回路は２　ｘ２ｘ１６ ｘ２−２１０、約１にワードのＲＯＭ　、を必要とするのみとなる。このサイズ のＲＯＭにおいては、本発明の新規な回路装置が実現可能であるばかりでなく、 ＩＣの実現という見地からしても非常に有効である。

第９図はデシメーション−イン−フレクエンシー特性を備えるＮｘｌ　ＤＣＴの 完全ブロック図である。第９図のブロック図はこの回路設計の規則性と単位性と が強調されている。この図において、入力レジスタはＮ段Ｑ　−ＱＮを有し、そ の夫々がｎｔ　（又はｎ　２　）ビットを有するが、これはこの回路が第２図の 第１、第２プロセツサのどちらに属するかによって相違しており、データの入力 列”１．ｋ　２．ｋ　Ｎ、ｋ　１、ｘ　１・・・Ｘ　はｎ　（又は ｎ　２　）並列線のＱｌに加えられる。Ｎ／２直列加算器８１と同様な数の直列 減算器８３が設けられて、その夫々がこれに接続されたホールディングレジスタ の各段ＲＩＲＮからの一対の単線を有する。Ｎ／２ビツトバス８５は加算器８１ から誘導のビットを有し、Ｎ／２ビツトバス８７は減算器８３からのビットを有 する。Ｎ／２両ビットバスの第１ビツト、Ｕ　及びＶ　を発生するに、１　ｋ、 １ 加算器と減算器は共に第１及び最後のホールディングレジスタ段ＲとＲＮに接続 されていることに注意されたい。同様に、２つのバスにおける各ワードの第２ビ ツトを発生する加算器と減算器とは第２及び最後の一つ手前のホールディングレ ジスタ段、Ｒ及びＲに接続、２　Ｎ−１ 以下同様、となっている。この論理規則に従って、夫々のバスの最後のビットは ホルディングレジスタ段Ｎ／２及び（Ｎ／２）＋１に接続された加算器と減算器 から導出される。第９図のＮ個のＲＡＣは番号の順に並んでいるが、奇数番号の ものは全ての加算器８１に接続されているバス８５に接続され、又、全ての偶数 番号のＲＡＣはバス８７を介して減算器８３に接続されている。列変換係数、ｙ ｋ、ｌ　ｋ、２’　・・・・・・ｙｋ、ＮはＲＡＣ出力から　ｙ 出力レジスタの段Ｕ　−ＵＮへビット並列に同時にシフトされる事は、前の実施 例と同じであるが、このレジスタの内容は次に順次シフトアウトされる。

ＮＸＩ　ＤＣＴプロセッサの一部としての入力、出力、及びホールディングレジ スタの設置はチップの入出力ピンの数を減少すると共に、各レジスタアレーがそ の隣の物とのみ接続されている為に接続が簡単になる。又、この回路装置は殆ど 全ての回路が別々の仕事をしながら連続的に作業している同時操作を容易ならし めている。この事は、リアルタイムプロセッシングを単一チップによって達成し ようとする時には重要な事である。更に、第１段デシメーション−イン−フレク エンシーを実行する為のビット直列構造の使用は、所要の回路装置を減少させ、 回路接続を簡単化する。

変換メモリの読取り、書込みアドレッシングの適当な制御によって、ＮｘＮワー ドのＲＡＭのみが中間結果（又はマトリックス）の記憶用に及び記憶された中間 結果の読み出し用に要求されるマトリックス転位を行う為の両者に対して要求さ れるのみである。転移メモリ（又はＲＡＭ）はＮ−１６の場合１６Ｘ１６ワード を含むが、第２図に示すように別々の読取り、書込み端を有する。

現在流れているブロックの中間結果は第１のＮＸｌプロセッサからメモリ内に連 続的に書込まれ、一方前のブロックの中間結果は第２のＮＸｌプロセッサに読み 出されるので、読取り、書込み操作は、これが読み出される前には損壊されない 様に配列されねばならない。これを達成する一つの方法は、読取り、書込み制御 及びアドレスを、前のブロックのサンプルが読み出されたのと同一の位置に各サ ンプル（又はワード）が書込まれる様にアレンジする事である。この様にすると 、読取り、書込み各操作はクロックサイクルの半分（Ｔ／２）を必要とする。

これを実行する別の方法は、書込みアドレスを一行又は−列読出しアドレスより も遅らせる事である。この様にすると、各読取り、書込み操作はフルサイクル（ Ｔ）を取り得るが、２組のアドレスデコーダを使用しなければならなくなる。

所望のマトリックス転位を行うために、前のブロックが既にＲＡ　Ｍに行ごとに 書込まれている場合は、データはメモリ５から列ごとに読み出され、これが続く 。従って、例えばＮ−１６の場合、前のブロックのデータがＲＡ　Ｍに０，１． ２．３、・・・等、の順で書込まれたとすると、データは０，１６．３２．４８ 、・・・等、の順で読み出され、それと同時に現在のブロックのデータは同じ順 番（０，１６，３２，４８、等、）でＲＡ　Ｍに書込まれる。次のブロックにお いてはデータは再び１．２．３・・・、等、と読み出され／書込まれ、この操作 が繰返される。

アドレスは８ビツトカウンタによって作り出す事が出来、順番の変更は上位４桁 と下位４桁を入れ替える事で容易に行い得る。この回路装置は第２図の回路１６ の一部である。ブロックの始動ストローブは読み／書き操作のアドレスのリセッ トに使用される。この要領でのＲＡＭアドレスの制御の為に必要なカウンタはＲ ＯＭで作られた制御信号によって加算器とし、ジスタとによって作ることが出来 る事に注意されたい。

この２次元プロセッサにおいては、殆どの応用においてｎ　は８である。ｎ　、 ｎ　及びｎ４は回路のコンビユータシミニレーシヨンによって決定されるが、こ の回路の中では多数の像がデジタル化されてそのビクセルが本発明の回路装置で 変換されて逆の変換が次に行われて、像が再現される。ｎ２４−１２．ｎ　＝１ ６＋　ｎ４　＝９によって非常な精度が得られた。この様な精度を必要としない 、例えば低ビツトレートビデオにおいては、ｎ２゜ｎ　３　ｒ及びｎ４は１又は ２に減少させ得る。

本発明は例示的な実施例に関連して説明したが、その中での自明的な変形は本発 明の実行なしに当業者には明らかな所であり、従って、本発明は添付請求の範囲 の範囲からのみ限定されるべきである。

ＦＩＧ、ｉ ＦＩＧ、５ ＦＩＧ、５ Ｙｋ、　Ｌ−１，２，３，、、Ｎ 補正書の翻訳文提出書（特許法第１８４条の８）（訂正）平成　１年　９月２２ 日

Claims (11)

【特許請求の範囲】
1. １．ＮＸＮブロックの入力データワードが一時に１列印加される第１のＮ×１Ｄ ＣＴプロセッサであって、前記第１のＮ×１ＤＣＴプロセッサは、Ｎ×Ｎ離散余 弦マトリックス並びに前記要素の組合わせがＮ個のＲＡＣに記憶される分布アリ スメチックを行う回路装置によって前記入力データの前記各列に対するＮベクト ル内積を同時に計算する装置を有し、前記各ＲＡＣはリードオンリーメモリ（Ｒ ＯＭ）と累算器とを有し、前記ＲＯＭは第１段デシメーション−イン−フレクエ ンシーを実行する回路装置によってＮ−ビットワードから誘導されたＮ／２ビッ トワードによってアドレスされ、前記ＲＯＭからこの様にして検索されたワード はｎシフトと加算操作によって前記累算器に累算されるが、ここにｎは前記デシ メーション−イン−フレクエンシーの後の前記データワードの夫々のビット数で あり、これによって前記第１のＮ×１ＤＣＴプロセッサは中間変換マトリックス を作るものである第１のＮ×ｌＤＣＴプロセッサと、前記中間マトリックスを転 位メモリ内に記憶し次いで前記第１のＤＣＴプロセッサのそれと類似の回路装置 によって所望の２次元Ｎ×ＮＤＣＴを発生する第２のＮ×１ＤＣＴプロセッサに 前記記憶中間マトリックスの転位を読込む装置と、 を有する２次元離散余弦変換（ＤＣＴ）プロセッサ。
2. ２．Ｎ−１６であり、前記入力データワードは８ビット２進ワードにエンコード されたビデオ信号である請求の範囲第１項に記載のプロセッサ。
3. ３．前記回路装置は単一チップに作られている請求の範囲第２項に記載のプロセ ッサ。
4. ４．前記入力データマトリックスの一次元変換を一時に一列計算する第１のＤＣ Ｔプロセッサと、出来上がった中間Ｎ×Ｎマトリックスを記憶するＮ×ＮＲＡＭ アレイと、 所望の２次元ＤＣＴを得るために前記の記憶された中間マトリックスの転位の一 次元変換を計算する第２のＤＣＴプロセッサと、 を有する一対の一次元ＤＣＴプロセッサを使用して行一列デコンポジション法に よって入力データのＮ×Ｎマトリックスの２次元ＤＣＴを作り出す２次元離散余 弦変換（ＤＣＴ）プロセッサ。
5. ５．前記両ＤＣＴプロセッサはＮ×１ＤＣＴプロセッサで、分布アリスメディッ ク、第１段デシメーション−イン−フレクエンシー及び部分和を実施する装置を 有してレジスタと、メモリと、加算器のみを使用してＮ個のベクトル内積を計算 する、請求の範囲第４項に記載のプロセッサ。
6. ６．入力データのＮ×Ｎブロックの２次元ＤＣＴを行一列デコンポジション法で 作る第１及び第２の一次元ＤＣＴプロセッサを有し、前記入力データのブロック の転位が前記第１のプロセッサに列ごとに印加されてＲＡＭアレーに記憶される 中間Ｎ×Ｎマトリックスを計算し、次に記憶された前記中間マトリックスの転位 が前記第２のＤＣＴプロセッサに加えられて所望の２次元ＤＣＴが計算される、 ２次元離散余弦変換（ＤＣＴ）プロセッサ。
7. ７．前記一次元ＤＣＴプロセッサが、 入力データの前記ブロックの列、又は前記記憶中間マトリックスの行又は列がビ ット並列形式で印加されるＮ段入力レジスタと、 前記入力レジスタの内容が前記入力レジスタが一杯になったときに転送されるＮ 段ホールディングレジスタと、更に、 Ｎ個のベクトル内積を同時に計算する装置と、を有し、前記装置は第１段デシメ ーション−イン−フレクエンシーを伴う分布アリスメディックを実施する回路装 置と、夫々が離散余弦マトリックスの列の定数とその組合わせとを記憶するＮＲ ＡＣ（リードオンリーメモリーとこれにカスケード接続された累算器）を含む回 路装置を有する、 請求の範囲第６項に記載のプロセッサ。
8. ８．Ｎは８よりも大きく、前記装置は更に部分和を計算する回路装置を有する請 求の範囲第７項に記載のプロセッサ。
9. ９．第１及び第２のＮ×１ＤＣＴプロセッサと転位メモリと、 Ｎ×Ｎブロックのデータの転位を前記第１のＮ×１ＤＣＴプロセッサに列ごとに 印加してこれによって中間マトリックスを計算する装置と、 前記中間マトリックスを前記転位メモリに記憶させる装置と、更に、 前記記憶中間マトリックスの転位を前記第２のＮ×１ＤＣＴプロセッサの入力端 に読み出して前記データブロックの２次元ＤＣＴを計算する装置と、を有する２ 次元離散余弦変換（ＤＣＴ）プロセッサ。
10. １０．前記Ｎ×１ＤＣＴプロセッサの各々は第１段デシメーション−イン−フレ クエンシーと部分和を伴う分布アリスメディックを実行する回路装置を使用して 前記Ｎ×Ｎデータブロックの各列のための又は前記記憶マトリックスの各行又は 各列のＮベクトル内積を同時に計算する装置を有し、前記Ｎ×１ＤＣＴプロセッ サは小容量のレジスタと、加算器と、リードオンリーメモリとのみを有する、請 求の範囲第９項に記載の２次元ＤＣＴプロセッサ。
11. １１．前記転位メモリは別々の読取り及び書込み端子を有するＮ×ＮＲＡＭアレ ーを有し、前記第１のＤＣＴプロセッサの出力は交互に行ごと及び列ごとに読み 取られ、前記第２のＤＣＴプロセッサの入力は、記憶マトリックスの転位が完成 するように前記メモリから行ごとに及び列ごとに交互に読み出される請求の範囲 第１０項に記載の２次元ＤＣＴプロセッサ。 開示の抄録 このプロセッサは、２次元離散余弦変換（ＤＣＴ）を行う為にビデオ信号或いは その他の２次元データのリアルタイムプロセッシングが可能なものである。プロ セッサはビデオ帯域幅或いはイメージ圧縮システムの一部として使用する事が出 来る。回路装置は、分布アリスマテイックを使用して、又、デシメーション−イ ン−フレクエンシーを使用して全行又は全列のベクトル内積を同時に計算する第 １の一次元ＤＣＴプロセッサ（３）を有し必要とするメモリ容量（ＲＯＭ）の量 を減少させている。 ＲＯＭのサイズを更に減少する為に部分和も使用する事が出来る。第１のプロセ ッサからの一次元の変換されたマトリックスは転位メモリ（５）に記憶されて、 記憶されたマトリックスの転位は、入力データマトリックスの所望の２次元ＤＣ Ｔを計算する類似の回路装置である第２の一次元ＤＣＴプロセッサ（７）に印加 される。