KR0150350B1 - 직교변환 프로세서 - Google Patents

Abstract

8포인트 IDCT처리를 위한 8행 8열의 역이산 코사인 행렬중의 상4행의 각 요소의 절대치를 구성요소로한 4행 8열의 행렬의 각 8행의 8개요소를 4개의 계수메모리에 각각 격납한다. 입력요소 y_ij가 4개의 승산기에 병렬로 공급된다. 4개의 승산기는 4개의 계수메모리중의 대응하는 계수메모리의 출력과 입력요소 y_ij와의 승산을 각각 실행한다. 8개의 누산기는 직교변환행렬의 계수의 부호를 복원하면서 4개의 승산기의 결과를 사용하여 8개의 내곱을 구하기 위한 누산을 병렬로 실행한다. 8입력셀렉터는 8개의 누산기의 결과를 차례로 선택하여 입력요소 y_ij에 대응한 내곱 W_ij를 출력한다.

Description

직교변환 프로세서

제1도는 본 발명에 관한 IDCT프로세서에 의해 실행되어야 할 행렬연산을 표시하는 도면.

제2도는 제1도 행렬연산의 1개의 실행수순을 표시하는 도면.

제3도는 제2도의 수순으로 사용되는 계수행렬을 표시하는 도면.

제4도는 제3도의 계수행렬을 채용한 본 발명 제1실시예에 관한 IDCT프로세서의 구성도.

제5도는 제4도 중 1개 누산기의 내부구성도.

제6도는 제5도 누산기의 변형예를 표시하는 도면.

제7도는 제1도 행렬연산의 다른 실행수순을 표시하는 도면.

제8도는 제7도의 수순으로 사용되는 계수행렬을 표시하는 도면.

제9도는 제8도의 계수행렬을 채용한 본 발명 제2실시예에 관한 IDCT프로세서의 구성도.

제10도는 제1도의 행렬연산의 일부를 표시하는 도면.

제11도는 본 발명의 제3실시예에 관한 IDCT프로세서의 구성도.

제12도는 제11도중 입력버퍼의 내부구성도.

제13도는 제11도중 정수승산회로의 내부구성도.

제14도는 제11도중 분포연산회로의 내부구성도.

제15도는 제10도의 행렬연산을 실행하기 위한 제14도중 1개의 6비트입력RAC 내부구성도.

제16도는 제11도중 합성연산회로의 내부구성도.

제17도는 제13도 정수승산회로의 변형예를 표시하는 도면.

제18도는 제17도의 정수승산회로를 채용한 IDCT프로세서에 있어서 합성연산회로의 내부구성도.

제19도는 제10도에서 도출된 행렬연산을 표시하는 도면.

제20도a 및 제20도b는 제19도에서 분할된 2개의 행렬연산을 표시하는 도면.

제21도는 제14도 분포연산회로의 변형예를 표시하는 도면.

제22도는 제20도b의 행렬연산을 실행하기 위한 제21도중 1개의 4비트입력RAC의 내부구성도.

제23도는 제20도a의 행렬연산을 실행하기 위한 제21도중 1개이 2비트입력RAC의 내부구성도.

[발명의 배경]

본 발명은 화상정보처리에 호적하게 이용되는 직교화 프로세서에 관한 것이다.

최근, 2차원 화상테이터의 고능률 압축부호화 방식의 중요한 일부분으로 직교변환을 실현하는 소규모의 회로가 요구되고 있다. 부호기에서는 순방향의 직교변환, 예를 들면 이산코사인변환(discrete cosine transform ; 약하여 DCT), 이산사인변환(discrete sine transform ; 약하여 DST),등이 이용된다. 복호기에서는 역방향의 직교변환, 예를 들면 역이산코사인변환(inverse discrete cosine transform ; 약하여 IDCT), 역이산사인변환(inverse discrete cosine transform ; 약하여 IDST) 등이 이용된다.

미국특허 4,791,598에는 2개의 1차원DCT프로세서와, 그 사이에 개재한 전치메모리로서 구성된 2차원DCT프로세서가 개시되어 있다. 2개의 1차원DCT프로세서 각각은 승산기를 사용하지 않고 ROM(read only memory)을 사용하여 백터내곱을 구하기 위한 분포연산(distributed arithmetic ; 약하여 DA)회로를 내장한 것이다. DA회로는 복수개의 ROM/누산기(ROM and accumulator ; 약하여 RAC)를 구비하고 있다. 각 RAC는 이산코사인 행렬에 의거하는 벡터내곱의 부분합을 루크업테이블 형식으로 격납한 ROM과 이 ROM에서 비트슬라이스워드를 어드레스로서 차례로 색인된 부분합을 자리수를 합쳐 가산하여 입력벡터에 대응하는 벡터내곱을 얻기 위한 누산기를 갖는 것이다. 이와 같은 2차원DCT프로세서의 구성은 2차원 IDCT프로세서에 전용가능하다.

8×8요소로 이루어지는 입력데이터에 2차원 IDCT처리를 시행하는 것으로 한다. 입력데이터는 요소y_ij(i=1∼7, j=0∼7)를 갖는 8행8열의 행렬Y로 표시된다. 또, 8행8열이 역이산코사인 행렬D를 행각한다. 행렬D의 각 요소D_ij는,

이다. 행렬Y의 2차원 IDCT는 DYD^T이다. 여기서 D^T는 행렬D의 전치행렬이다. 행렬Y의 1차원 IDCT 즉 행렬곱DY를 계산하기 위한 1차원 IDCT프로세서와, 전치수단을 사용하면, 중간행렬 X=(DY)^T를 쉽게 구할 수 있다. 최종결과 DYD^T도 동일하게 하여 구할 수 있다. 왜냐하면 DYD^T=(D(DY)^T)^T=(DX)^T이기 때문이다. 즉, 행렬곱DY를 계산하기 위한 1차원 IDCT프로세서는 2차원 IDCT를 실현하는 데서 중요한 역할을 담당하고 있다.

행렬Y의 제j열에 관한 IDCT결과는 8행8열의 행렬W의 제j열에 표시된다. 여기서 행렬W의 각 요소W_ij는,

이다. 요소W_ij는 행렬D의 제i행과 행렬Y의 제j열과의 내곱이고, 8개 곱의 합이다. 이 요소W_ij를 구하는 처리는 8포인트 IDCT처리라고 한다.

8개의 승산기와 8개의 누산기를 구비한 1차원 IDCT프로세서에 의하면, 행렬W의 제j열을 구성하는 8개의 내곱 W_0j,W_1j,W_2j,W_3j,W_4j,W_5j,W_6j,W_7j.를 병렬로 계산할 수 있다. 여기서,

이다.

상기 8개의 승산기를 구비한 1차원 IDCT프로세서는 VLSI(very large scale integration)로의 실장에 즈음하여 승산기가 칩상의 큰 면적을 점유하는 문제가 있었다.

또, 식(3)에서 표시된 8개 내곱의 병렬계산을 상기 종래의 DA회로로 실현하는 경우에는 큰 ROM사이즈를 요한다고 하는 문제가 있었다.

[발명의 개요]

본 발명의 목적은 1차원 IDCT프로세서등 직교변환프로세서의 회로규모를 저감하는데 있다.

이 목적을 달성하기 위해 본 발명에 관한 제1직교변환프로세서는 역이산코사인 행렬이나 역이산사인행렬 요소의 규칙성에 감안하여 승산기의 갯수를 저감하고, 각 승산기의 결과를 복수의 누산기에 분배하는 것으로 한 것이다. 이 직교변환프로세서에 의하면, 예를들면 8포인트 IDCT처리의 경우에 종래는 8개의 승산기를 요하였으나, 승산기수가 4또는 3으로 저감된다.

또, 본 발명에 관한 제2직교변환프로세서는 복수 내곱계산의 각각을 2개의 정수승산과 1개 부분내곱의 계산으로 분할하고, 2개의 정수승산을 정수승산회로로 실행하는 것으로 한 것이다. 게다가, 복수개의 부분내곱의 계산을 DA회로로 병렬실행하는 것으로 하였다. 이 직교변환프로세서에 의하면, 정수승산회로중 2개 또는 1개의 승산기를 요할 뿐이다. 또, 내곱계산의 일부가 정수승산회로로 실행되므로, DA회로의 ROM사이즈가 저감된다.

[실시예]

이하, 도면을 참조하여 본 발명의 실시예에 관한 1차원 IDCT프로세서에 대해 설명한다.

[실시예1]

우선, t_n(n=0∼7)을,

와 같이 정의한다. 그러면, 상기 식(3)에 표시된 8개의 내곱계산은 코사인 함수의 대칭성을 이용하여, 제1도와 같이 표현된다.

제1도의 행렬연산에서는 부호(±)를 도외시하면, y_0j에 곱하여야 할 계수는 t₀이고, y_ij에 곱하여야 할 계수는 t_1,t_3,t_5,t₇이며, y_2j에 곱해야 할 계수는 t_2,t₆이고, y_3j에 곱해야 할 계수는 t_3,t_7,t_1,t₅이고, y_4j에 곱해야 할 계수는 t₄이고, y_5j에 곱해야 할 계수는 t_5,t_1,t_7,t₃이고, y_6j에 곱해야 할 계수는 t₆,t₂이고, y_7j에 곱해야 할 계수는 t_7,t_5,t_3,t₁이다. 따라서, 제2도에 표시하는 것과 같이, 입력데이터 8개의 요소 y_ij(i=0∼7)가 차례로 공급될 때, 1사이클에 최대 4개의 승산을 실행하면 된다. 제2도의 수순에서 사용되는 계수행렬E을 제3도에 표시한다. 계수행렬E는 제1도중 8행8열의 역이산코사인 행렬중 제0행에서 제3행까지 각 요소의 절대치를 구성요소로 한 4행4열의 행렬이다.

본 발명의 제1실시예에 관한 1차원 IDCT프로세서의 구성을 제4도에 표시한다. 이 구성은 제3도의 계수행렬E을 채용한 것이다. 제4도에 있어서, 101∼104는 제1∼제4의 계수메모리, 105∼108은 제1∼제4의 승산기, 109∼116은 제1∼제8의 누산기, 117은 8입력셀렉터이다. 제1계수메모리(101)에는 행렬E의 제0행의 8개의요소가, 제2계수메모리(102)에는 행렬E의제1행의 8개의 요소가, 제3계수메모리(103)에는 행렬E의 제2행의 8개의요소가, 제4계수메모리(104)에는 행렬E의제3행의 8개의 요소가 각각 격납되어 있다. 입력단자에서 2의 보수표시의 2진수데이터y_ij(i=0∼7, j=0∼7)가, y₀∼y₇₀, y₁∼y₇₁,…,y₇∼y₇₇의 순서로 제1∼제4의 승산기(105∼108)에 공급된다. 제1승산기(105)는 y_ij와 제1계수메모리(101) 출력과의 승산을, 제2승산기(106)는 y_ij와 제2계수메모리(102)의 출력과의 승산을, 제3승산기(107)는 y_ij와 제3계수메모리(103) 출력과의 승산을, 제4승산기(108)는 y_ij와 제4계수메모리(104)의 출력과의 승산을 각각 실행하는 것이다. 제1∼제8의 누산기(109∼116)는 제1∼제4의 승산기(105∼108)의 결과를 사용하여 8개의 내곱 w_0j, w_1j,w_2j,w_3j,w_4j,w_5j,w_6j,w_7j,를 구하기 위한 누산을 병렬로 실행하는 것이다. 8입력셀렉터(117)는 제1∼제8의 누산기(109∼116)의 결과를 차례로 선택하여 데이터 w_ij(i=0∼7,j=0∼7)을 w₀∼w₇₀, w₁∼w₇₁,…,w₇∼w₇₇의 순서로 출력하는 것이다.

제4도중 w_ij를 구하기 위한 누산기(110)의 내부구성을 제5도에 표시한다. 제5도에 있어서, 201은 4입력셀렉터, 202는 2의 보수기, 203은 가산기, 204는 누산레지스터, 205는 버퍼레지스터이다. 4입력셀렉터(201)는 제1∼제4의 승산기(105∼108)결과 중 1개를 선택하는 것이다. 2의 보수기(202)는 I값에 따라 4입력셀렉터(201)의 출력을 그대로 통과시키거나, 4입력셀렉터(201)출력의 2의 보수기를 출력하거나 하는 것이다. 구체적으로는, 제1도 중 역이산코사인 행렬중의 제1행 (t_0,t_3,t_{6, -}t_{7, -}t_{4, -}t_{1, -}t_{2, -}t₅)과 입력데이터벡터( y_0j,y_1j,y_2j,y_3j,y_4j,y_5j,y_6j,y_7j.)와의 내곱w_ij의 계산에 대응하여, I=0, 1, 2의 사이클에서는 4입력셀렉터(201)의 출력을 그대로 통과시켜, I=3, 4, 5, 6, 7의 사이클에서는 4입력셀렉터(201)출력의 2의 보수를 출력하도록 제어된다. 데이터의 2의 보수는 x의 모든 비트를 반전시키고 나서, 1을 가산하는 것에 의해 구할 수 있다. 가산기(203)는 2의 보수기(202)의 결과에 누산레지스터(204)의 유지출력과의 합을 구하는 것이다. 누산레지스터(204)의 유지내용은 미리0으로 초기화된 후에 가산기(203)의 결과로 기록된다. 버퍼레지스터(205)는 당해 1차원 IDCT프로세서의 파이프라인 동작을 보증하도록 누산레지스터(204)의 출력을 유지하는 것이다. 제4도중 다른 누산기의 내부구성도 제5도와 동일하다.

이하, 제4도 및 제5도에 의거하여 본 발명의 제1실시예에 관한 1차원 IDCT프로세서의 동작을 설명한다.

제1사이클에서는 입력단자에서 데이터y₀가 공급된다. 한편, 계수메모리(101∼104)에서 각각t_0,t_0,t_0,t_0,가 판독되고, 승산기(105∼108)에 의해 4개의 곱 t₀y₀, t₀y₀, t₀y₀, t₀y₀,이 병렬로 계산된다. 다음은 누산기(109∼116)의 4입력셀렉터(201)에 의해, 4개의 승산기(105∼108)의 결과 중 1개가 각각 선택된다. 이 경우, 4개 승산기(105∼108)의결과는 모두 같으므로 어느것을 선택하여도 된다. 누산기(109∼116)의 2의 보수기(202)는 각각 4입력셀렉터(201)의 출력을 그대로 통과시킨다. 누산기(109∼116)의 가산기(203)는 2의 보수기(202)의 결과와, 미리 0으로 초기화된 누산레지스터(204)의 출력과의 합을 계산하고, 그 가산결과를 누산레지스터(204)에 각각 기록한다. 이 결과,누산기(109∼116)의 모든 누산레지스터(204)에 같은 곱t₀y₀가 격납된다.

제2사이클에서는 입력단자에서 데이터y₁₀이 공급된다. 한편, 계수메모리((101~104)에서 각각 t₁, t₃, t₅, t₇이 판독되고, 승산기(105~108)에 의해 4개의 곱t₁y₁₀, t₃y₁₀, t₅y₁₀, t₇y₁₀이 병렬로 계산된다. 다음은 누산기(109~116)의 4입력셀렉터(201)에 의해, 4개 승산기(105~108)의 결과 중 1개가 각각 선택된다. 이 경우, 제 1 누산기(109)에서는 제 1 승산기(105)의 결과t₁y₁₀이, 제 2 누산기(110)에서는 제 2 승산기(106)의 결과t₃y₁₀이, 제 3 누산기(111)에서는 제 3 승산기(107)의 결과 t₅y₁₀이, 제 4 누산기(112)에서는 제 4 승산기(108)의 결과 t₇y₁₀이, 제 5 누산기(113)에서는 제 4 승산기(108)의 결과t₇y₁₀이, 제 6 누산기(114)에서는 제 3 승산기(107)의 결과t₅y₁₀이, 제 7 누산기(115)에서는 제 2 승산기(106)의 결과t₃y₁₀이, 제 8 누산기(116)에서는 제 1 승산기(105)의 결과t₁y₁₀이 각각 선택된다.

제 1~제 4 누산기(109~112)의 2의 보수기(202)는 각각 4입력셀렉터(201)의 출력을 그대로 통과시킨다. 제 5 ~ 제 8 누산기(113~116)의 2의 보수기(202)는 각각 4입력셀렉터(201)의 출력의 2의 보수를 출력한다. 누산기(109~116)의 가산기(203)는 2의 보수기(202)의 결과와 누산레지스터(204)의 출력과의 합을 계산하고 그 가산결과를 누산레지스터(204)에 각각 기록한다. 이 결과, 제 1 누산기(109)에서는 t₀y₀+ t₁y₁₀이, 제 2 누산기(110)에서는 t₀y₀+ t₃y₁₀이, 제 3 누산기(111)에서는 t₀y₀+ t₅y₁₀이, 제 4 누산기(112)에서는 t₀y₀+ t₇y₁₀이, 제 5 누산기(113)에서는 t₀y₀- t₇y₁₀이, 제 6 누산기(114)에서는 t₀y₀- t₅y₁₀이, 제 7 누산기(115)에서는 t₀y₀- t₃y₁₀이, 제 8 누산기(116)에서는 t₀y₀- t₁y₁₀이 각각 누산레지스터(204)에 격납된다.

제 3에서 제 8 사이클에서는 입력단자에서 데이터y₂₀, y₃₀, y₅₀, y₆₀, y₇₀이 차례로 공급된다. 따라서, 제 8 사이클의 마지막에는 누산기(109~116)의 누산레지스터(204)에, 8개의 내곱ω₀, ω₁₀, ω₂₀, ω₃₀, ω₄₀, ω₅₀, ω₆₀, ω₇₀이 격납된다.

제 9 사이클에서는 입력단자에서 데이터y₁이 공급되어 상기 제 1 사이클과 같은 처리가 실행되는 동시에 누산기(109~116)의 누산레지스터(204)의 유지내용ω₀, ω₁₀, ω₂₀, ω₃₀, ω₄₀, ω₅₀, ω₆₀, ω₇₀버퍼레지스터(205)에 각각 전송된다. 그리고, 8입력셀렉터(117)는, 제 1 누산기(109)의 출력ω₀을 선택출력한다.

제 10 사이클에서는 입력단자에서 데이터y₁₁이 공급되어, 상기 제 2 사이클과 같은 처리가 실행된다. 8입력셀렉터(117)는 제 2 누산기(110)의 출력ω₁₀을 선택출력한다.

이하 같은 처리를 반복하는 것에 의해, 연속적으로 공급되는 입력데이타y₀~y₇₀, y₁~y₇₁, …, y₇~y₇₇에 대응한 출력데이터ω₀~ω₇₀, ω₁~ω₇₁, …, ω₇~ω₇₇을 연속하여 얻을 수 있다.

제 5 누산기(110)의 변형예를 제6도에 표시한다. 제6도의 예에서는 상기 2의 보수기(202)에 대신하여 1의 보수기(212)가 사용된다. 1의 보수기(212)는 상기 i값에 따라서 4입력셀렉터(201)의 출력을 그대로 통과시키거나, 4입력셀렉터(201)출력의 1의 보수를 출력하거나 하는 것이다. 구체적으로는, 제1도중의 역이산코사인행렬 중 제1행(t₀, t₃, t₆, -t₇, -t₄, -t₁, -t₂, -t₅)과 입력데이터 벡터(y_0j, y_1j, y_2j, y_3j, y_4j, y_5j, y_6j, y_7j)와의 내곱ω_ij의 계산에 대응하여 i = 0, 1, 2의 사이클에서는 4입력셀렉터(201)의 출력을 그대로 통과시켜, i= 3, 4, 5, 6, 7의 사이클에서는 4입력셀렉터(201)출력의 1의 보수를 출력하도록 제어된다. 데이터x의 1의 보수는, x의 모든 비트를 반전시키는 것에 의해 구할 수 있다. 누산레지스터(204)의 초기치는 상기 역이산코사인 행렬의 제1 행을 구성하는 8개의 요소중 부요소의 수 즉 5로 설정된다.

이상과 같이, 제 1 실시예에 의하면 승산기수가 4로 저감된 1차원 IDCT프로세서를 실현할 수 있다. 또한, 누산기(109~116)의 4입력셀렉터(201)(제 5도 및 제6도)를 약하여 고정배선을 채용하여도 된다.

이 경우, 제 1 및 제8의 누산기(109, 106)로는 제1의 승산기(105)의 결과만이 제2 및 제7의 누산기(110, 115)로는 제 2 승산기(106)의 결과만이 제3 및 제6의 누산기(111, 114)로는 제3의 승산기(107)의 결과만이 제4 및 제5의 누산기(112, 113)로는 제 4 승산기(108)의 결과만이 각각 공급된다.

[실시예 2]

제1도는 행렬연산을 수행하기 위해서는 제2도에 표시하는 것과 같이 8사이클로 22개의 승산을 실행할 필요가 있다. 1사이클 평균승산갯수는 2.75이다.

그래서, 제2 실시예에서는 제7도에 표시하는 것과 같이 입력데이터 8개의 요소y_ij(i=0~7)가 차례로 공급될 때, 1 사이클에 최대 3개의 승산을 실행하는 것으로 하였다. 그 때문에, 입력요소를 유지하기 위한 레지스터를 설치하고 어느 사이클의 입력요소에 가하여 전사이클의 입력요소를 이용할 수 있도록 하였다.

즉, 어느 사이클에서는 제1군의 계수t₁, t₀과 요소y₁, y_0j와의 승수가 다음의 사이클에서는 제2군의 계수t₃, t₅, t₇과 요소y_1j와의 승산이 다음의 사이클에서는 제3군의 계수t₃, t₂, t₆과 요소y_3j, y_2j와의 승산이, 다음의 사이클에서는 제4군의 계수t₇, t₁, t₅와 요소y_3j와의 승산이, 다음의 사이클에서는 제5군의 계수t₅, t₄와 요소y_5j, y_4j와의 승산이, 다음의 사이클에서는 제6군의 계수t₁, t₇, t₃과 요소y_5j와의 승산이 다음의 사이클에서는 제7군의 계수t₇, t₆, t₂와 요소y_7j, y_6j와의 승산이, 다음의 사이클에서는 제 8군의 계수t₅, t₃, t₁과 요소y_7j와의 승산이 각각 실행된다. 제7도의 수순으로 사용되는 계수행렬G를 제8도에 표시한다. 계수행렬G는 상기 제1군의 계수를 포함하는 3개의 계수t₁, t₀, t₀을 갖는 제0열과, 상기 제2군의 계수t₃, t₅, t₇을 갖는 제1열과, 상기 제3군의 계수t₃, t₂, t₆을 갖는 제2열과, 상기 제4군의 계수t₇, t₁, t₅를 갖는 제3열과, 상기 제5군의 계수를 포함하는 3개의 계수t₅, t₄, t₄를 갖는 제4열과, 상기 제6군의 계수t₁, t₇, t₃을 갖는 제5열과, 상기 제7군의 계수t₇, t₆, t₂를 갖는 제6열과, 상기 제8군의 계수t₅, t₃, t₁을 갖는 제7열에서 구성된 3행 8열의 행렬이다.

본 발명의 제2 실시예에 관한 1차원 IDCT프로세서의 구성을 제9도에 표시한다. 이 구성은, 제8도의 계수행렬G를 채용한 것이다 .제9도에 있어서301은 입력레지스터, 302~304는 제1 ~ 제3의 계수메모리, 305는 2입력셀렉터, 306~308은 제1~제3승산기, 309는 일시 레지스터, 310~317은 제1~제8의 누산기, 318은 8입력셀렉터이다. 제1 계수메모리(302)에는 행렬G의 제0행 8개의 요소가, 제2 계수메모리(303)에는 행렬G의 제1행 8개의 요소가, 제3 계수메모리(30)에는 행렬G의 제2행의 8개의 요소가 각각 격납되어 있다. 입력단자에서, 2의 보수표시의 2진수 데이터y_ij(i=0~7, i=0~7)이 y₀~y₇₀, y₁~y₇₁,…, y₇~y₇₇의 순서로, 입력레지스터(301) 및 2입력셀렉터(305)에 공급된다. 2입력셀렉터(305)는 입력단자에서 직접공급된 데이터와 입력레지스터(301)의 출력데이터와의 어느건가를 선택하는 것이다. 제 1 승산기(306)는 2입력셀렉터(305)의 출력과 제 1 계수메모리(302)의 출력과의 승산을, 제 2 승산기(307)는 입력레지스터(301)의 출력과 제 2 계수메모리(303)의 출력과의 승산을, 제 3 승산기(308)는 입력레지스터(301)의 출력과 제 2 계수메모리(304)의 출력과의 승산을 각각 실행하는 것이다. 일시 레지스터(309)는 제 1 승산기(306)의 출력을 일시유지하는 것이다. 제1~제 8 누산기(310~317)는 일시 레지스터(309)의 출력데이터와 제1 ~ 제 3 승산기(306~308)의 결과를 사용하여 8개의 내곱ω_0j, ω_1j, ω_2j, ω_3j, ω_4j, ω_5j, ω_6j, ω_7j,를 구하기 위한 누산을 병렬로 실행하는 것으로, 각각의 내부구성은 제5도 또는 제6도와 같다. 8입력셀렉터(318)는, 제1 ~ 제 8 누산기(310~317)의 결과를 차례로 선택하여, 데이터ωij(i=0~7,j=0~7)을, ω₀~ω₇₀, ω₁~ω₇₁, ..., ω₇~ω₇₇을 순서로 출력하는 것이다.

이하, 제9도 및 제5도에 의거하여, 본 발명의 제2실시예에 관한 1차원 IDCT프로세서의 동작을 설명한다.

제1 사이클에서는 입력단자에서 데이터y₀이 공급된다. 더욱이, 제1사이클의 마지막에서 상기 데이터y₀이 입력레지스터(301)에 기록된다.

제2 사이클에서는 입력단자에서 데이터y₁₀이 공급되고, 상기 데이터y₁₀이 2입력셀렉터(305)에 의해 선택된다. 한편, 계수메모리(302~304)에서 각각 t_1,t₀, t₀이 판독되고, 승산기(306~308)에 의해 3개의 곱t₁y₁₀, t₀y₀, t₀y₀이 병렬로 계산된다. 다음에, 누산기(310~317)의 4입력셀렉터(201)에 의해, 제2 및 제3의 승산기(307,308)의 결과 중 1개가 각각 선택된다. 이 경우, 제2 및 제3의 승산기(307,308)의 결과는 동일하므로, 어느것을 선택하여도 좋다. 누산기(310~317)의 2의 보수기(202)는 각각 4입력셀렉터(201)의 출력을 그대로 통과시킨다. 누산기(310~317)의 가산기(203)는, 2의 보수기(202)의 결과와, 미리 0으로 초기화된 누산레지스터(204)의 출력과의 합을 계산하고, 그 가산결과를 누산레지스터(204)에 각각 기록한다. 이 결과, 누산기(310~317) 모든 누산레지스터(204)에 같은 곱t₀y₀이 격납된다. 더욱이, 제2사이클의 마지막에서 데이터y₁₀이 입력레지스터(301)에 기록되고, 또한 제 1 승산기(306)의 결과t₁y₁₀이 일시 레지스터(309)에 기록된다.

제3 사이클에서는 입력단자에서 데이터y₂₀이 공급된다. 2입력셀렉터(305)는 입력레지스터(301)의 출력데이터y₁₀을 선택한다. 한편, 계수메모리(302~304)에서 각각 t_3,t₅, t₇이 판독되고, 승산기(306~308)에 의해 3개의 곱t₃y₁₀, t₅y₁₀,t₇y₁₀이 병렬로 계산된다. 다음은, 누산기(310~317)의 4입력셀렉터(201)에 의해,일시 레지스터(309)의 출력데이타와 3개의 승산기(306~308)의 결과 중 1개가 각각 선택된다. 이 경우, 제 1 누산기(310)에서는 일시 레지스터(309)의 출력데이터t₁y₁₀이, 제 2 누산기(311)에서는 제 1 승산기(306)의 결과 t₃y₁₀이, 제 3 누산기(312)에서는 제 2 승산기(307)의 결과t₅y₁₀이, 제 4 누산기(313)에서는 제 3 승산기(308)의 결과t₇y₁₀이, 제 5 누산기(314)에서는 제 3 승산기(308)의 결과t₇y₁₀이 제 6 누산기(315)에서는 제 2 승산기(307)의 결과t₅y₁₀이, 제 7 누산기(316)에서는 제 1 승산기(306)의 결과t₃y₁₀이, 제 8 누산기(317)에서는 일시 레지스터(309)의 출력데이터t₁y₁₀이 각각 선택된다. 제 1 ~ 제 4 누산기(310~313)의 2의 보수기(202)는 각각 4입력셀렉터(201)의 출력을 그대로 통과시킨다. 제 5 ~ 제 8 누산기(314~317)의 2의 보수기(202)는 각각 4입력셀렉터(201) 출력의 2의 보수를 출력한다. 누산기(310~317)의 가산기(203)는 2의 보수기(202)의 결과와 누산레지스터(204)의 출력과의 합을 계산하고, 그 가산결과를 누산레지스터(204)에 각각 기록한다. 이 결과, 제 1 누산기(310)에서는 t₀y₀+ t₁y₁₀이, 제 2 누산기(311)에서는 t₀y₀+ t₃y₁₀이, 제 3 누산기(312)에서는 t₀y₀+ t₅y₁₀이, 제 4 누산기(313)에서는 t₀y₀+ t₇y₁₀이, 제 5 누산기(314)에서는 t₀y₀- t₇y₁₀이, 제 6 누산기(315)에서는 t₀y₀- t₅y₁₀이, 제 7 누산기(316)에서는 t₀y₀- t₃y₁₀이, 제 8 누산기(317)에서는 t₀y₀- t₁y₁₀이 각각 누산레지스터(204)에 격납된다. 더욱이,제 3 사이클의 마지막에서 데이터y₂₀이 입력레지스터(301)에 기록되고, 또한 제 1 승산기(306)의 결과t₃y₁₀이 일시 레지스터(309)에 기록된다.

제4 사이클에서는 입력단자에서 데이터y₃₀이 공급되고, 상기 데이터y₃₀이 2입력셀렉터(305)에 의해 선택된다. 한편, 계수메모리(302~304)에서 각각 t₃, t₂, t₆,이 판독되고, 승산기(306~308)에 의해 3개의 곱t₃y₃₀, t₂y₂₀,t₆y₂₀이 병렬로 계산된다. 다음은, 누산기(310~317)의 4입력셀렉터(201)에 의해, 제 2 및 제 3 승산기(307,308)의 결과중 1개가 각각 선택된다. 이 경우, 제 1, 제 4, 제 5 및 제 8 누산기(310,313,314,317)에서는 제 2 승산기(307)의 결과t₂y₂₀이, 제 2 ,제 3, 제 6 및 제 7 누산기(311,312,315,316)에서는 제 3 승산기(308)의 결과t₆y₂₀이 각각 선택된다. 제 1, 제 2, 제7 및 제 8 누산기(310,311,316,317)의 2의 보수기(202)는, 각각 4입력셀렉터(201)의 출력을 그대로 통과시킨다. 제 3 ~ 제 6 누산기(312~315)의 2의 보수기(202)는 각각 4입력셀렉터(201) 출력의 2의 보수를 출력한다. 누산기(310~317)의 가산기(203)는 2의 보수기(202)의 결과와 누산레지스터(204)의 출력과의 합을 계산하고, 그 가산결과를 누산레지스터(204)에 각각 기록한다. 이 결과 제 1 누산기(310)에서는 t₀y₀+ t₁y₁₀+ t₂y₂₀이, 제 2 누산기(311)에서는 t₀y₀+ t₃y₁₀+ t₆y₂₀이 제 3 누산기(312)에서는 t₀y₀+ t₅y₁₀- t₆y₂₀이, 제 4 누산기(313)에서는 t₀y₀+ t₇y₁₀- t₂y₂₀이, 제 5 누산기(314)에서는 t₀y₀- t₇y₁₀- t₂y₂₀이, 제 6 누산기(315)에서는 t₀y₀- t₅y₁₀- t₆y₂₀이, 제 7 누산기(316)에서는 t₀y₀- t₃y₁₀+ t₆y₂₀이, 제 8 누산기(317)에서는 t₀y₀- t₁y₁₀+ t₂y₂₀이 각각 누산레지스터(204)에 격납된다. 더욱이, 제 4 사이클 마지막에서 데이터y₃₀이 입력레지스터(301)에 기록되고, 제 1 승산기(306)의 결과t₃y₃₀이 일시 레지스터(309)에 기록된다. 제 5 사이클에서는 입력단자에서 데이터y₄₀이 공급된다. 2입력셀렉터(305)는 입력레지스터(301)의 출력데이터y₃₀을 선택한다. 한편, 계수메모리(302~304)에서 각각 t₇, t₁, t₅가 판독되고, 승산기(306~308)에 의해 3개의 곱t₇y₃₀,t₁y₃₀, t₅y₃₀이 병렬로 계산된다. 다음은 누산기(310~317)의 4입력셀렉터(201)에 의해, 일시 레지스터(309)의 출력데이터와 3개의 승산기(306~308)의 결과 중 1개가 각각 선택된다. 이 경우, 제 1 누산기(310)에서는 일시 레지스터(309)의 출력데이터t₃y₃₀이, 제 2 누산기(311)에서는 제 1 승산기(306)의 결과t₇y₃₀이, 제 3 누산기(312)에서는 제 2 승산기(307)의 결과t₁y₃₀이, 제 4 누산기(313)에서는 제 3 승산기(308)의 결과t₅y₃₀이, 제 5 누산기(314)에서는 제 3 승산기(308)의 결과t₅y₃₀이, 제 6 누산기(315)에서는 제 2 승산기(307)의 결과t₁y₃₀이, 제 7 누산기(316)에서는 제 1 승산기(306)의 결과t₇y₃₀이, 제 8 누산기(317)에서는 일시 레지스터(309)의 출력데이터t₃y₃₀이 각각 선택된다. 제 1, 제 5, 제 6, 제 7 누산기(310,314,315,316)의 2의 보수기(202)는 각각 4입력셀렉터(201)의 출력을 그대로 통과시킨다. 제 2, 제 3, 제 4 및 제 8 누산기(311,312,313,317)의 2의 보수기(202)는 각각 4입력셀렉터(201)의 출력 2의 보수를 출력한다. 누산기(310~317)의 가산기(203)는 2의 보수기(202)의 결과와 누산레지스터(204)의 출력과의 합을 계산하고, 그 가산결과를 누산레지스터(204)에 각각 기록한다. 이 결과, 제 1 누산기(310)에서는 t₀y₀+ t₁y₁₀+ t₂y₂₀- t₃y₃₀이, 제 2 누산기(311)에서는 t₀y₀+ t₃y₁₀+ t₆y₂₀- t₇y₃₀이, 제 3 누산기(312)에서는 t₀y₀+ t₅y₁₀- t₆y₂₀- t₁y₃₀이, 제 4 누산기(313)에서는 t₀y₀+ t₇y₁₀- t₂y₂₀- t₅y₃₀이, 제 5 누산기(314)에서는 t₀y₀- t₇y₁₀- t₂y₂₀- t₅y₃₀이, 제 6 누산기(315)에서는 t₀y₀- t₅y₁₀- t₆y₂₀+ t₁y₃₀이, 제 7 누산기(316)에서는 t₀y₀- t₃y₁₀+ t₆y₂₀+ t₇y₃₀이, 제 8 누산기(317)에서는 t₀y₀- t₁y₁₀+ t₂y₂₀- t₃y₃₀이, 각각 누산레지스터(204)에 격납된다. 더욱이, 제 5 사이클 마지막에 데이터y₄₀이 입력레지스터(301)에 기록되고, 또한 제 1 승산기(306)의 결과t₇y₃₀이 일시 레지스터(309)에 기록된다.

제6에서 제9 사이클에서는 입력단자에서 데이터y₅₀, y₆₀, y₇₀, y₁이 차례로 공급된다. 따라서, 제9 사이클 마지막 누산기(310~317)의 누산레지스터(204)에, 8개의 내곱ω₀,ω₁₀,ω₂₀,ω₃₀,ω₄₀,ω₅₀,ω₆₀,ω₇₀이 격납된다. 게다가 제9 사이클 마지막에서 데이터y₁이 입력레지스터(301)에 기록되고, 또한 제 1 승산기(306)의 결과t₅y₇₀이 일시 레지스터(309)에 기록된다.

제10 사이클에서는 입력단자에서는 데이터y11이 공급되어 상기 제 2 사이클과 같은 처리가 실행되는 동시에, 누산기(310~317)의 누산레지스터(204)의 유지내용 ω₀,ω₁₀,ω₂₀,ω₃₀,ω₄₀,ω₅₀,ω₆₀,ω₇₀이 버퍼레지스터(205)에 각각 전송된다. 그리고 8입력셀렉터(318)는 제 1 누산기(310)의 출력ω₀을 선택출력한다.

이하와 같은 처리를 반복하는 것에 의해 연속적으로 공급되는 입력데이터y₀~y70, y₁~y₇₁,…,y₇~y₇₇에 대응한 출력데이터ω₀~ω₇₀, ω₁~ω₇₁,…, ω₇~ω₇₇을 연속하여 얻을 수 있다.

이상과 같이 제2 실시예에 의하면, 승산기의 수가 3으로 저감된 1차원 IDCT프로세서를 실현할 수 있다.

[실시예 3]

식(4)에서 t₀= t₄인 것을 즉시 알수 있다. 이 관계를 이용하면, 식(2)는,

와 같이 변형된다. 여기서 식(5)중의 ±는, i=0, 3, 4, 7의 경우에 +를 i=1, 2, 5, 6의 경우는 -를 각각 의미한다(제1도 참조). 또, 식(5)중의 ω_ij는 부분 내곱이고,

이다. 식(6)에 의하면, 제1도 행렬연산의 사이즈는 제10도와 같이 저감된다.

본 발명의 제3실시예에 관한 1차원 IDCT프로세서의 구성을 제11도에 표시한다. 이 구성은 식(5)의 연산을 실행하는 것이다. 제11도에 있어서 10은 입력버퍼, 11은 정수승산회로, 12는 분포연산(DA)회로, 13은 합성연산(RA)회로이다. 입력단자에서 16 비트길이의 2의 보수표시의 2진수 데이터y_ij(i=0~7.j=0~7)가 y₀~y₇₀, y₁~y₇₁, …, y₇~y₇₇의 순서로 입력버퍼(10)에 공급된다.

입력버퍼(10) y_0j, y_4j정수승산회로(11)에 데이터y_1j, y_2j, y_3j, y_5j, y_6j, y_7j를 DA회로(12)에 각각 공급한다. 정수승산회로(11)는 2개의 정수승산t₀y_0j, t₀y_4j를 실행하는 것이다. DA회로(12)는 제10도의 행렬연산을 실행하는 것에 의해 부분내곱ω_ij를 구하는 것이다. RA회로(13)는 t₀y_0j, t₀y_4j및 ω_ij에서 식(5)에 따라서 내곱ω_ij를 구하는 것이다.

입력버퍼(10)의 내부구성을 제12도에 표시한다. 입력버퍼(10)는 각각 데이터y_0j, y_1j, y_2j, y_3j, y_4j, y_5j, y_6j, y_7j를 유지하기 위한 8개의 레지스터(400~407)로 구성된다.

정수승산회로(11)의 내부구성을 제13도에 표시한다. 정수승산회로(11)는 데이터y_0j를 유지하기위한 입력레지스터(410)와, 데이터y_4j를 유지하기 위한 입력레지스터(411)와, 2개의 데이터y_0j, y_4j를 차례로 선택하기 위한 2입력셀렉터(412)와, 2개의 정수승산t₀y_oj, t₀y_4j를 차례로 실행하기 위한 승산기(413)과 곱t_{0 y0j}를 유지하기 위한 일시 레지스터(414)와, 곱t₀y_4j를 유지하기 위한 일시 레지스터(415)와, 당해 1차원 IDCT프로세서의 파이프 라인 동작을 보증하도록 양일시 레지스터(414,415)의 출력을 유지하기 위한 2개의 버퍼레지스터(416,417)로 구성된다.

DA회로(12)의 내부구성을 제14도에 표시한다. DA회로(12)는 6개의 시프트레지스터(420~425)와, 8개의 6비트 입력RAC(426~433)과 ,8개의 버퍼레지스터(434~441)와, 8입력셀렉터(442)로 구성된다. 시프트레지스터(420~425)는 각각 데이터y_1j, y_2j, y_3j, y_5j, y_6j, y_7j를 유지하고, 각각의 최하위 2비트를 잇달아 시프트 아우트하는 것이다. 시프트레지스터(420∼425) 각각의 최하위 비트는 제1 비트슬라이스워드q₀으로서, 각각의 최하위 비트보다 한자리 상위비트는 제2비트 슬라이스비트워드q₁로서 각각 6비트입력RAC(426∼433)에 공급된다. 6비트입력RAC(426)는 제15도에 표시하는 것과 같이, 제1 ROM(71)과, 제2 ROM(72)과, 3입력가감산기(73)와, 시프터(74)와, 누산레지스터(75)로 구성된다. 제 1 ROM(71)은 제 1 비트슬라이스워드q₀을 어드레서로서 받고, 대응하는 벡터내곱의 부분합을 3입력가감산기(73)에 제 1 입력으로서 공급하는 것이다. 제2 ROM(72)은 제2 비트슬라이스워드q₁를 어드레스로서 받고, 대응하는 벡터내곱의 부분합을 3입력가감산기(73)에 제2입력으로서 공급하는 것이다. 누산레지스터(75)의 유지출력은 3입력가감산기(73)에 제3 입력으로서 공급된다. 단 제2입력은 제 1 및 제 3 입력에서 1 비트 상위의 가중치를 갖는다. 누산레지스터(75)의 유지내용은 미리 0으로 초기화한다. 3입력가감산기(73)는 제1 ~ 제3입력의 가산을 실행하는 것이다. 단, 최후의 비트슬라이스워드q₁에 관한 부분합에 대해서는 감산을 실행한다. 시프터(74)는 3입력가감산기(73) 결과의 자리이동을 위한 좌시프터이다. 누산레지스터(75)의 유지내용은 시프터(74)의 출력으로 바꿔 쓸수 있다. 최종적으로 누산레지스터(75)에서 부분내곱ω_ij가 출력된다. 제14도중의 다른 6비트입력RAC의 내부구성도 제15도와 동일하다. 따라서, 8개의 6비트입력RAC(426~433)로 8개의 부분내곱ω_0j, ω_1j, ω_2j, ω_3j, ω_4j, ω_5j, ω_6j, ω_7j를 병렬로 구할 수 있다. 버퍼레지스터(434~441)는 당해 1차원 IDCT프로세서의 파이프라인 동작을 보증하도록, 6비트입력RAC(426~433)의 출력을 유지하는 것이다. 8입력셀렉터(442)는 버퍼레지스터(434~441)의 유지데이터를 차례로 선택하여 부분내곱ω_ij(i=0~7,j=0~7)를 ω_0j, ω_1j, ω_2j, ω_3j, ω_4j, ω_5j, ω_6j, ω_7j의 순서로 출력하는 것이다.

RA회로(13)의 내부구성을 제 16도에 표시한다. RA회로(13)는 정수승산회로(11)에서 공급된 2개의 곱t₀y_0j, t₀y_4j와, DA회로(12)에서 공급된 부분내곱ω_ij의 가감산을 실행하여 내곱ω_ij를 구하기 위한 3입력가감산기(450)로 구성된다. 단, 곱t₀y_4j에 대해서는 식(5)에 따라서, i값에 따라 가산 또는 감산이 선택된다. 구체적으로 i=0,3,4,7의 사이클에서는 가산을 선택하고, i=1,2,5,6의 사이클에서는 감산을 선택하도록 제어된다.

이하, 제11도∼제16도에 의거하여, 본 발명 제3 실시예에 관한 1차원 IDCT프로세서의 동작을 설명한다.

제1에서 제8 사이클에서는 입력단자에서 입력버퍼(10)에 8개의 데이터y₀, y₁₀, y₂₀, y₃₀, y₄₀, y₅₀, y₆₀, y₇₀이 차례로 입력된다. 이들의 데이터는 각각 레지스터(400∼407)에 격납된다.

제9 사이클에서는 입력버퍼(10)의 데이터가 정수승산회로(11) 및 DA회로(12)에 전송된다. 즉, 데이터y₀, y₄₀은 정수승산회로(11)의 입력레지스터(410, 411)에, 데이터y₁₀, y₂₀, y₃₀, y₅₀, y₆₀, y₇₀은 DA회로(12)의 시프트레지스터(420∼425)에 각각 격납되어 있다.

제10에서 제13 사이클에서는 정수승산회로(11)의 2입력셀렉터(412)에 의해 데이터y₀이 선택되어, 승산기(413)에 의해 정수승산t₀y₀이 실행되고, 그 결과가 일시 레지스터(414)에 기록된다. 제14에서 제17의 사이클에서는 2입력셀렉터(412)에 의해 데이터y₄₀이 선택되어, 승산기(413)에 의해 정수승산 y₀y₄₀이 실행되고, 그 결과가 일시 레지스터(415)에 기록된다. 한편, DA회로(12)에서는 제10에서 제17 사이클에 있어서, 6비트 입력RAC(426∼433)에 의해 8개의 부분내곱ω₀, ω₁₀, ω₂₀, ω₃₀, ω₄₀, ω₅₀, ω₆₀, ω₇₀을 구할 수 있다.

제18 사이클에서는 정수승산회로(11)의 일시 레지스터(414, 415)의 유지데이터가 버퍼레지스터(416, 417)로, DA회로(12)의 6비트입력RAC(426∼433)의 출력데이터가 버퍼레지스터(434∼441)에 각각 전송된다.

제19에서 제26 사이클에서는 DA회로(12)의 8입력셀렉터(442)가 부분내곱ω₀, ω₁₀, ω₂₀, ω₃₀, ω₄₀, ω₅₀, ω₆₀, ω₇₀을 RA회로(13)에 차례로 공급된다. 한편, 곱t₀y₀, t₀y₄₀이 정수연산회로(11)에서 RA회로(13)로 공급된다. RA회로(11)의 3입력가감산기(450)는 식(5)에 따라 내곱 ω₀, ω₁₀, ω₂₀, ω₃₀, ω₄₀, ω₅₀, ω₆₀, ω₇₀이 차례로 출력한다.

다음 8개의 데이터 y₁, y₁₁, y₂₁, y₃₁, y₄₁, y₅₁, y₆₁, y₇₁에 관한 처리는 제9에서 제34의 사이클에 있어서, 상기 제1에서 제26 사이클의 처리와 동일하게 행해진다. 이 결과, 제27에서 제34 사이클에서 내곱ω₁, ω₁₁, ω₂₁, ω₃₁, ω₄₁, ω₅₁, ω₆₁, ω₇₁이 순차 출력된다.

이하 동일한 처리를 반복하는 것에 의해 연속적으로 공급되는 입력데이터 y₀∼y₇₀, y₁∼y₇₁, …, y₇∼y₇₇에 대응한 출력데이터ω₀∼ω₇₀, ω₁∼ω₇₁, …, ω₇∼ω₇₇을 연속하여 얻을 수 있다.

이상과 같이, 제3 실시예에 의하면 승산기의 수가 1로 저감된 1차원 IDCT프로세서를 실현할 수 있다. 게다가, 정수승산회로(11)중의 승산기(413)는 2변수 입력의 승산기에 비하여 회로규모가 작다. 또, 내곱계산의 일부로 정수승산회로(11)로 실행하므로, DA회로(12)의 ROM사이즈가 저감된다.

이하, 상기 제3 실시예의 변형예에 대해 설명한다. 식(5)는,

와 같이 변형된다. 여기서, 식(7)중의 ±를, i=0, 3, 4, 7인 경우에 +를, i=1, 2,5,6인 경우에 -를 각각 의미한다(제1도 참조). 제17도의 정수승산회로(11) 및 제18도의 RA회로(13)는 식(7)의 연산수순을 채용한 것이다.

제17도에 표시한 정수승산회로(11)는 데이터y_0j를 유지하기 위한 입력레지스터(500)와 데이터y_4j를 유지하기 위한 입력레지스터(501)와, 가산y_0j+ y_4j및 감산 y_0j-y_4j를 차례로 실행하기 위한 2입력가감산기(502)와, 2개의 정수승산t₀(y_0j+ y_4j), t₀(y_0j- y_4j)를 차례로 실행하기 위한 승산기(503)과 곱t₀(y_0j+ y_4j)를 유지하기 위한 일시 레지스터(504)와, 곱t₀(y_0j- y_4j)를 유지하기 위한 일시레지스터(505)와, 양 일시 레지스터(504, 505)의 출력을 유지하기 위한 2개의 버퍼레지스터(506, 507)로 구성된다.

제17도의 정수승산회로(11)를 채용하는 경우에는 제16도의 RA회로(13)는 제18도와 같이 변형된돠. 제18도의 RA회로(13)는 정수승산회로(11)에서 공급된 2개의 곱t₀(y_0j+ y_4j), t₀(y_0j- y_4j) 중 어느 한쪽을 선택하기 위한 2입력셀렉터(510)와, 상기 2입력셀렉터(510)로 선택된 곱과 DA회로(12)에서 공급된 부분내곱ω_ij과의 가산을 실행하여 내곱ω_ij를 구하기 위한 2입력가산기(511)로서 구성된다. 2입력셀렉터(510)는 식(7)에 따라, i = 0, 3, 4, 7의 사이클에서는 t₀(y_0j+ j_4j)를 선택하고, i = 1, 2, 5, 6의 사이클에서는 t₀(y_0j- y_4j)를 선택하도록 제어된다.

그런데, 제10도의 행렬연산은 제 19도와 같이 변형된다. 제19도 중 8행 6열의 행렬 요소의 절반은 0이다. 따라서, 제 19도의 행렬연산은 제20도 a 및 제20도 b도와 같이 2개로 분할된다. 제20도 a중 4개의 부분내곱σ_0j, σ_1j, σ_2j, σ_3j는 4개의 2비트입력RAC로, 제20도 b중 4개의 부분내곱σ_0j, σ_1j, σ_2j, σ_3j는 4개의 4비트RAC 로 각각 구할 수 가 있다. 또, 제20도 a 및 제 20도 b에서,

인 것을 알 수 있다. 제21도의 DA회로(12)는 제20도 a 및 제20도 b의 행렬연산을 각각 RAC로 실행한 후에, 식(8)을 사용하여 부분내곱ω_ij를 구하는 것이다.

제21도의 DA회로(12)는 6개의 시프트레지스터(700~705)와 4개의 4비트입력RAC(70~709)와, 4개의 2비트입력RAC(710~713)와, 8개의 버퍼레지스터(714~721)와, 제1의 4입력셀렉터(722)와, 제2의 4입력셀렉터(723)과 2입력가감산기(724)로 구성된다. 시프트레지스터(700~705)는 각각 데이터y_1j, y_2j, y_3j, y_4j, y_5j, y_6j, y_7j를 유지하고, 각각의 최하위 2비트를 계속해서 시프트아우트하는 것이다. 4개의 시프트레지스터(700, 702, 703, 705)각각의 최하위 비트는 제1 비트슬라이스워드s₀로서, 각각의 최하위 비트에서 1자리 상위의 비트는 제 2 비트슬라이스워드s₀로서 각각 4비트입력RAC(706~709)에 공급된다. 2개의 시프트레지스터(701, 704)각각의 최하위 비트는 제3비트슬라이스워드r₀로서,각각의 최하위 비트에서 1자리 상위의 비트는 제4비트슬라이스워드r₁로서 각각 2비트입력RAC(710~713)에 공급된다. 4비트입력RAC(706)는 제22도에 표시하는 것과 같이, 제 1 ROM(81)과, 제 2 ROM(82)과 3입력가감산기(83)와, 시프터(84)의 누산레지스터(85)로 구성된다. 제21도중 다른 4비트입력RAC 내부구성도 제 22도와 동일하다. 따라서, 4개의 4비트입력RAC(706~709)로 4개의 부분내곱 σ_0j, σ_1j, σ_2j, σ_3j를 병렬로 구할 수 있다. 2비트입력RAC(710)는 제23도에 표시하는 것과 같은 제 1 ROM(91)과, 제 2 ROM(92)과, 3입력가감산기(93)과, 시프터(94)와, 누산레지스터(95)로 구성된다. 제 21도중 다른 2비트 입력RAC의 내부구성도 제23도와 같다. 따라서 4개의 2 비트입력RAC(710~713)로 4개의 부분내곱σ_0j, σ_1j, σ_2j, σ_3j를 병렬로 구할 수 있다. 버퍼레지스터(714~721)는 당해 1차원 IDCT프로세서의 파이프라인 동작을 보증하도록 8개의 RAC(706~713)의 출력을 유지하는 것이다. 제 1의 4입력셀렉터(722)는 버퍼레지스터(71~717)의 유지데이터를 선택하고 부분내곱σ_0j, σ_1j, σ_2j, σ_3j, σ_3j, σ_2j, σ_1j, σ_0j를 2입력가감산시(724)에 차례로 공급하는 것이다. 제 2의 4입력셀렉터(723)는 버퍼레지스터(718~721)의 유지데이터를 선택하고, 부분내곱σ_0j, σ_1j, σ_2j, σ_3j, σ_3j, σ_2j, σ_1j, σ_0j를 2입력가감산기(724)에 차례로 공급하는 것이다. 2입력가감산기(724)는 식(8)에 따라서 가감산을 실행하는 것이다. 즉, 부분내곱ω_ij(i=0~7, j=0~7)가, ω_0j, ω_1j, ω_2j, ω_3j, ω_4j, ω_5j, ω_6j, ω_7j의 순서로 2입력가감산기(724)에서 출력된다.

제11도 중 정수연산회로(11) 및 RA회로(13)의 내부구성은, 제13도와 제16도의 조합,제17도와 제18도의 조합등 중에서 적당히 선택된다. 또, 제11도 중 DA회로(12)의 내부구성도, 제14도 및 제21도 등 중에서 적당히 선택된다.

더욱이, 상기 제 1 ~ 제3 실시예에서는 8포인트IDCT처리에 대하여 설명하였으나, 각 실시예는 16 포인트 IDCT처리, 8포인트 IDST처리, 16포인트IDST처리 등으로 쉽게 변형할 수 있다.

Claims (20)

1. 2^n-1(n은 2 이상의 정수)개의 요소로 되는 입력데이터에 직교 변환처리를 시행하기 위한 직교변환 프로세서에 있어서, 직교변환행렬을 구성하는 2ⁿ⁺¹× 2ⁿ⁺¹개의 계수중의 2ⁿ⁺¹× 2ⁿ개의 계수 각각의 절대치를 각각 2ⁿ⁺¹개씩 격납하기 위한 제1에서 제 2ⁿ개의 계수메모리와, 상기 입력데이터중의 1 개의 요소와 상기 제 1 에서 제 2ⁿ개의 계수메모리중 대응하는 계수메모리 2ⁿ⁺¹개의 격납계수중 1 개와의 승산을 각각 실행하기 위한 제 1 에서 제 2ⁿ의 승산기와, 상기 직교변환행렬에 대응한 2ⁿ⁺¹개의 내곱을 병렬로 구하도록 상기 직교 변환행렬의 계수의 부호를 복원하면서 상기 제 1 에서 제 2ⁿ의 승산기의 결과를 사용한 누산을 각각 실행하기 위한 제 1 에서 제2ⁿ⁺¹의 누산기와, 상기 제 1 에서 제 2ⁿ⁺¹의 누산기의 결과를 상기 직교변환 프로세서의 출력데이터의 요소로서 차례로 선택 출력하기 위한 2ⁿ⁺¹입력셀렉터를 구비한 것을 특징으로 하는 직교변환 프로세서,
2. 제1항에 있어서, n이 2인 것을 특징으로 하는 직교변환 프로세서.
3. 제2항에 있어서, 상기 제 1 에서 제8의 누산기의 각각은 상기 제 1에서 제 4의 승산기중 1 개의 승산기의 결과 그것과, 이 결과의 2의 보수와의 어느건가를 선택 출력하기 위한 2의 보수기와, 상기 2의 보수기의 출력과 누산 결과와의 가산을 실행하기 위한 가산기와, 상기 누산결과의 초기치로 0을 사용하고, 또한 상기 누산결과의 중간치로서 상기 가산기의 결과를 유지 출력하기 위한 누산레지스터와, 상기 누산레지스터의 출력을 유지 출력하기 위한 버퍼레지스터를 구비한 것을 특징으로 하는 직교변환 프로세서.
4. 제3항에 있어서, 상기 제 1 에서 제 8 의 누산기의 각각은 상기 제 1 에서 제 4의 승산기 중 1개 승산기의 결과를 상기 2의 보수기 입력으로서 선택 출력하기 위한 4입력셀렉터를 더 구비한 것을 특징으로 하는 직교변환 프로세서.
5. 제2항에 있어서, 상기 제 1 에서 제 8의 누산기 각각은, 상기 제 1 에서 제 4의 승산기중의 1 개 승산기의 결과 그것과, 이 결과 1의 보수와의 어느건가를 선택 출력하기 위한 1의 보수기와, 상기 1의 보수기 출력과 누산결과의 가산을 실행하기 위한 가산기와, 상기 누산결과의 정수 초기치로서 정수를 이용하고, 또한 상기 누산결과를 중간치로서 상기 가산기의 결과를 유지 출력하기 위한 누산레지스터와, 상기 누산레지스터의 출력을 유지 출력하기 위한 버퍼레지스터를 구비한 것을 특징으로 하는 직교변환 프로세서.
6. 제5항에 있어서, 상기 제 1에서 제 8의 누산기 각각은, 상기 제 1 에서 제 4의 승산기중 1 개 승산기의 결과를 상기 1의 보수기의 입력으로서 선택 출력하기 위한 4입력셀렉터를 더 구비한 것을 특징으로 하는 직교변환 프로세서.
7. 2ⁿ⁺¹(n은 2 이상의 정수)개의 요소로 되는 입력데이터에 직교변환처리를 시행하기 위한 직교변환 프로세서에 있어서,직교변환행렬을 구성하는 2ⁿ⁺¹× 2ⁿ⁺¹개의 계수중 (2ⁿ-1) × 2ⁿ⁺¹개 계수 각각의 절대치를 각각 2ⁿ⁺¹개씩 격납하기 위한 제 1 에서 제 (2ⁿ-1)의 계수메모리와, 입력으로서 공급된 상기 입력데이터의 요소들 1 개씩 유지 출력하기 위한 입력레지스터와, 상기 입력레지스터의 입력과 출력과의 어느건가를 선택 출력하기 위한 2입력셀렉터와, 상기 2입력셀렉터의 출력과 상기 제 1의 계수메모리의 2ⁿ⁺¹개의 격납계수중 1 개와의 승산을 실행하기 위한 제 1 승산기와, 상기 입력레지스터 출력과 상기 2 에서 제 (2ⁿ-1)의 계수메모리중의 대응하는 계수메모리의 2ⁿ⁺¹개의 격납계수중의 1 개와의 승산을 각각 실행하기 위한 제 2에서 제 (2ⁿ-1)의 승산기와, 상기 제 1의 승산기의 결과를 유지 출력하기 위한 일시레지스터와, 상기 직교변환행렬에 대응한 2ⁿ⁺¹개의 내곱을 병렬로 구하도록 상기 직교 변환행렬의 계수 부호를 복원하면서 상기 제 1 에서 제 (2ⁿ-1) 승산기의 결과와 상기 일시레지스터의 출력을 사용한 누산을 각각 실행하기 위한 제 1에서 제 2ⁿ⁺¹의 누산기와, 제 2ⁿ⁺¹누산기의 결과를 상기 직교변환프로세서의 출력데이터의 요소로서 차례로 선택출력하기 위한 2ⁿ⁺¹입력셀렉터를 구비한 것을 특징으로 하는 직교변환 프로세서.
8. 제7항에 있어서, n이 2 인 것을 특징으로 하는 직교변환 프로세서.
9. 제8항에 있어서, 상기 제 1 에서 제 8의 누산기의 각각은, 상기 제 1 에서 제 3의 승산기의 결과와 상기 일시레지스터의 출력중 어느건가를 선택 출력하기 위한 4입력셀렉터와, 상기 4입력셀렉터의 출력 그것과, 이 출력의 2의 보수와의 어느건가를 선택 출력하기 위한 2의 보수기와, 상기 2의 보수기의 출력과 누산결과와의 가산을 실행하기 위한 가산기와, 상기 누산결과의 초기치로서 0을 미리 유지하고, 또한 상기 누산결과의 중간치로서 상기 가산기의 결과를 유지 출력하기 위한 누산레지스터와, 상기 누산레지스터의 출력을 유지 출력하기 위한 버퍼레지스터를 구비한 것을 특징으로 하는 직교변환 프로세서.
10. 제8항에 있어서, 상기 제 1 에서 제 8 누산기의 각각은, 상기 제 1 에서 제 3 승산기의 결과와 상기 일시레지스터의 출력중 어느 건가를 선택 출력하기 위한 4입력셀렉터와, 상기 4입력셀렉터의 출력 그것과, 이 출력의 1 의 보수와의 어느건가를 선택 출력하기 위한 1의 보수기와, 상기 1의 보수기의 출력과 누산결과와의 가산을 실행하기 위한 가산기와, 상기 누산결과의 정수 초기치를 미리 유지하고, 또한 상기 누산결과의 중간치로서 상기 가산기의 결과를 유지 출력하기 위한 누산레지스터와, 상기 누산레지스터의 출력을 유지 출력하기 위한 버퍼레지스터를 구비한 것을 특징으로 하는 직교변환 프로세서.
11. 2ⁿ⁺¹(n은 2 이상의 정수)개의 요소로 되는 입력데이터에 직교 변환처리를 시행하기 위한 직교변환 프로세서에 있어서, 상기 입력데이터의 연속하는 2ⁿ⁺¹의 요소를 일괄하여 유지 출력하기 위한 입력버퍼와, 상기 입력버퍼에서 상기 2ⁿ⁺¹개의 요소중 제 1 번째 요소와 제 (2ⁿ+1)번째 요소를 입력하여 2 개의 정수승산결과를 병렬 출력하기 위한 정수승산회로와, 상기 입력버퍼에서 다른 (2ⁿ⁺¹-2)개의 요소를 입력하고, 직교변환행렬에 대응한 2ⁿ⁺¹개의 부분내곱을 차례로 출력하기 위한 분포연산회로와, 상기 직교변환프로세서의 출력데이터의 요소를 구하도록 상기 정수승산회로의 2개 출력과 상기 분포연사회로의 출력과의 합성연산을 실행하기 위한 합성연산회로를 구비한 것을 특징으로 하는 직교변환프로세서
12. 제11항에 있어서, n이 2인 것을 특징으로 하는 직교변환 프로세서.
13. 제12항에 있어서, 상기 입력버퍼는 상기 입력데이터의 연속하는 8 개 요소의 각각을 유지 출력하기 위한 8개 레지스터를 구비한 것을 특징으로 하는 직교변환 프로세서.
14. 제12항에 있어서, 상기 정수승산회로는, 상기 입력데이터가 연속하는 8개 요소중 제 1 번째 요소를 유지 출력하기 위한 제 1 의 입력레지스터와, 상기 입력데이터가 연속하는 8 개 요소중 제 5 번째 요소를 유지 출력하기 위한 제 2의 입력레지스터와, 상기 제 1의 입력레지스터 출력과 상기 제 2 의 입력레지스터 출력을 차례로 선택 출력하기 위한 2입력셀렉터와, 상기 2입력셀렉터의 출력을 사용하여 상기 제 1 입력레지스터의 출력의 제 1 의 정수승산과, 상기 제 2 입력레지스터의 제 2의 정수승산을 차례로 실행하기 위한 승산기와, 상기 제 1의 정수승산결과를 유지 출력하기 위한 제 1 의 일시레지스터와, 상기 제 2의 정수승산결과를 유지 출력하기 위한 제2의 일시레지스터와, 상기 제1의 일시레지스터 출력을 유지 출력하기 위한 제 1 의 버퍼레지스터와, 상기 제2의 일시레지스터의 출력을 유지 출력하기 위한 제2의 버퍼레지스터를 구비하고, 또한 상기 합성연산회로는 상기 제 1의 버퍼레지스터 출력과 상기 분포연산회로의 출력을 각각 가산입력으로 하고, 또한 상기 제 2 버퍼레지스터의 출력을 가감산 입력으로 한 가감산을 실행하기 위한 3 입력 가감산기를 구비한 것을 특징으로 하는 직교변환 프로세서.
15. 제12항에 있어서, 상수 정수승산회로는, 상기 입력데이타가 연속하는 8개 요소중 제 1 번째 요소를 유지 출력하기 위한 제1의 입력레지스터와, 상기 입력데이터가 연속하는 8개 요소중 제5번째 요소를 유지 출력하기 위한 제 2의 입력레지스터와, 상기 제 1 의 입력레지스터의 출력과 상기 제 2 의 입력레지스터 출력과의 가산 및 감산을 차례로 실행하기 위한 2 입력 가감산기와, 상기 2 입력 가감산기의 가산결과의 제1의 정수승산과, 상기 2 입력 가감산기의 감산결과의 제 2 의 정수승산을 차례로 실행하기 위한 승산기와, 상기 제 1 의 정수승산결과를 유지 출력하기 위한 제1의 일시레지스터와, 상기 제 2의 정수승산결과를 유지 출력하기 위한 제2의 일시레지스터와, 상기 제1의 일시레지스터의 출력을 유지 출력하기 위한 제1의 버퍼레지스터와, 상기 제2의 일시레지스터의 출력을 유지 출력하기 위한 제 2의 버퍼레지스터를 구비하고, 또한 상기 합성연산회로는, 상기 제 1 및 제 2의 버퍼레지스터 출력의 어느건가를 선택 출력하기 위한 2입력셀렉터와, 상기 2입력셀렉터의 출력과 상기 분포연산회로의 출력과의 가산을 실행하기 위한 2 입력가산기를 구비한 것을 특징으로 하는 직교변환 프로세서.
16. 제12항에 있어서, 상기 분포연산회로는, 상기 입력데이터의 연속하는 8개 요소중의 제2, 제3, 제4, 제6, 제7 및 제8 번째의 요소를 유지하고, 또한 상기 6 요소 각각의 최하위비트를 모아서 제 1의 비트슬라이스워드로 하고, 상기 6 요소 각각의 최하위비트에서 한자리 상위의 비트를 모아서 제 2의 비트슬라이스워드로 하도록, 상기 6 요소 각각의 최하위 2 비트를 잇달아 시프트아우트하기 위한 6개의 시프트레지스터와, 상기 직교변환행렬에 대응한 8 개 부분 내곱을 병렬로 구하도록 상기 제 1 및 제 2의 비트슬라이스워드에 의거하는 곱합연산을 각각 실행하기 위한 8 개의 6 비트 입력 RAC와, 상기 8 개의 6 비트 입력 RAC 결과를 유지 출력하기 위한 8개의 버퍼레지스터와, 상기 8개의 버퍼레지스터의 출력을 차례로 선택 출력하기 위한 8입력셀렉터를 구비한 것을 특징으로 하는 직교변환 프로세서.
17. 제16항에 있어서,상기 8개의 입력 RAC인 각각은, 상기 제 1의 비트슬라이스워드를 어드레스로서 색인되도록 상기 직교변환 행렬에 의거하는 벡터 내곱의 부분합을 격납하기 위한 제 1 의 ROM과, 상기 제 2의 비트슬라이스워드를 어드레스로서 색인되도록 상기 직교변환 행렬에 의거하는 벡터내곱의 부분합을 격납하기 위한 제 2의 ROM과, 상기 제 1 의 ROM에서 색인된 부분합을 제 1의 가산입력으로 하고, 상기 제 2의 ROM에서 색인된 부분합을 가감산 입력으로 하고, 또한 누산결과를 제2의 가산입력으로 한 가감산을 실행하기 위한 3 입력가감산기와, 상기 3 입력가감산기의 결과를 좌시프트 출력하기 위한 시프터와, 상기 누산결과의 초기치로서 0을 미리 유지하고, 또한 상기 누산결과의 중간치로서 상기 시프터의 출력을 유지출력하기 위한 누산레지스터를 구비한 것을 특징으로 하는 직교변환 프로세서.
18. 제12항에 있어서, 상기 분포연산회로는, 상기 입력데이터의 연속하는 8개 요소중 제2, 제 4, 제 6 및 제 8번째 요소를 유지하고, 또한 상기 4 요소 각각의 최하위 비트를 모아서 제 1의 비트슬라이스워드로 하고 상기 4 요소 각각의 최하위 비트에서 한자리 상위의 비트를 모아서 제2의 비트슬라이스워드로 하도록 상기 4 요소 각각의 최하위 2 비트를 잇달아서 시프트아우트하기 위한 4개 시프트레지스터와, 상기 입력데이터가 연속하는 8개 요소중 제 3 및 제 7번째의 요소를 유지하고, 또한 상기 2요소 각각의 최하위 비트를 모아서 제 3의 비트슬라이스워드로 하고, 상기 2요소 각각의 최하위 비트에서 한자리 상위의 비트를 모아서 제 4의 비트슬라이스워드로 하도록 상기 2 요소 각각의 최하위 2 비트를 잇달아서 시프트아우트하기 위한 2개의 시프트레지스터와, 상기 직교변환행렬에 대응한 4 개의 부분내곱을 병렬로 구하도록 상기 제 1 및 제2의 비트슬라이스워드에 의거하여 곱합연산을 각각 실행하기 위한 4개의 4비트 입력 RAC와, 상기 직교변환행렬에 대응한 4 개의 부분내곱을 병렬로 구하도록 상기 제 3 및 제 4 비트슬라이스워드에 의거하는 곱합연산을 각각 실행하기 위한 4개의 2 비트 입력 RAC와, 상기 4 개의 4 비트 입력 RAC의 결과를 유지 출력하기 위한 제 1 에서 제 4의 버퍼레지스터와, 상기 4 개의 2 비트입력 RAC의 결과를 유지 출력하기 위한 제 5에서 제 8 버퍼레지스터와, 상기 제 1 에서 제 4의 버퍼레지스터의 출력을 차례로 선택 출력하기 위한 제 1의 4입력셀렉터와, 상기 제 5에서 제 8의 버퍼레지스터의 출력을 차례로 선택 출력하기 위한 제 2의 4입력셀렉터와, 상기 제 1의 4입력셀렉터의 출력을 가감산 입력으로 하고, 또한 상기 제2의 4입력셀렉터의 출력을 가산입력으로 한 가감산을 실행하기 위한 2 입력가감산기를 구비한 것을 특징으로 하는 직교변환 프로세서.
19. 제18항에 있어서, 상기 4 개의 4비트 입력 RAC의 각각은, 상기 제 1의 비트슬라이스워드를 어드레스로서 색인되도록 상기 직교변환 행렬에 의거하는 벡터내곱의 부분합을 격납하기 위한 제 1 의 ROM과, 상기 제 2 의 비트슬라이스워드를 어드레스로서 색인되도록 상기 직교변환행렬에 의거하는 벡터내곱의 부분합을 격납하기 위한 제2의 ROM과, 상기 제1의 ROM에서 색인된 부분합을 제 1 의 가산입력으로 하고, 상기 제 2의 ROM에서 색인된 부분합을 가감산 입력으로 하고, 또한 누산결과를 제 2의 가산입력으로 한 가감산을 실행하기 위한 3 입력가감산기와, 상기 3 입력가감산기의 결과를 좌시프트 출력하기 위한 시프터와, 상기 누산결과의 초기치로서 0을 미리 유지하고, 또한 상기 누산결과의 중간치로 하고 상기 시프터의 출력을 유지 출력하기 위한 누산레지스터를 구비한 것을 특징으로 하는 직교변환 프로세서.
20. 제18항에 있어서, 상기 4 개의 2 비트 입력 RAC의 각각은, 상기 제 3의 비트슬라이스워드를 어드레스로서 색인되도록 상기 직교변환행렬에 의거하는 벡터내곱의 부분합을 격납하기 위한 제 1 의 ROM과, 상기 제 4의 비트슬라이스워드를 어드레스로서 색인되도록 상기 직교변환행렬에 의거하는 벡터내곱의 부분합을 격납하기 위한 제 2의 ROM과, 상기 제 1의 ROM에서 색인된 부분합을 제 1의 가산입력으로 하고, 상기 제 2 의 ROM에서 색인된 부분합을 가감산 입력으로 하고, 또한 누산결과를 제 2 의 가산입력으로 한 가감산을 실행하기 위한 3 입력가감산기와, 상기 3 입력가감산기의 결과를 좌시프트 출력하기 위한 시프터와, 상기 누산결과의 초기치로서 0을 미리 유지하고, 또한 상기 누산결과의 중간치로서 상기 시프터의 출력을 유지 출력하기 위한 누산레지스터를 구비한 것을 특징으로 하는 직교변환 프로세서.