KR950033919A - 직교변환 프로세서 - Google Patents

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Abstract

8포인트 IDCT 처리를 위한 8행 8열의 역이산 코사인 행렬중의 상 4행의 각 요소의 절대치를 구성요소로한 4행 8열의 행렬의 각 행의 8개 요소를 4개 계수메모리에 각각 격납한다. 입력요소 yij가 4개의 승산기에 병렬로 공급된다. 4개의 승산기는 4개의 계수메모리중의 대응하는 계수메모리의 출력과 입력요소 yij와의 승산을 각각 실행한다. 8개의 누산기는 직교변환행렬의 계수의 부호를 복원하면서 4개의 승산기의 결과를 사용하여 8개의 내곱을 구하기 위한 누산을 병렬로 실행한다. 8입력셀렉터는 8개의 누산기의 결과를 차례로 선택하여 입력요소 yij에 대응한 내곱 wij를 출력한다.

Description

직교변환 프로세서
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 관한 IDCT프로세서에 의해 실행되어야 할 행렬연산은 표시하는 도면, 제4도는 제3도의 계수행렬을 채용한 본 발명 제1실시예에 관한 IDCT프로세서의 구성도.

Claims (20)

  1. 2n+1×2n+1(n은 2이상의 정수)개의 요소로 되는 입력데이터에 직교변환처리를 시행하기 위한 직교변환 프로세서 있어서, 직교변환행렬을 구성하는 2n+1×2n+1개의 계수중의 2n+1×2n+1개의 계수 각각의 절대치를 각각 2n+1개씩 격납하기 위한 제1에서 제2n개의 계수메모리와, 상기 입력데이터중의 1개의 요소와 상기 제1에서 제2n개의 계수메모리중 대응하는 계수메모리의 2n+1개의 격납계수중 1개와의 승산을 각각 실행하기 위한 제1에서 제2n의 승산기와, 상기 직교 변환행렬에 대응한 2n+1개의 내곱을 병렬로 구하도록 상기 직교변환행렬의 계수의 부호를 복원하면서 상기 제1에서 제2n 의 승산기의 결과를 사용한 누산을 각각 실행하기 위한 제1에서 제2n+1의 누산기와, 상기 제1에서 제2n+1의 누산기의 결과를 상기 직교 변환 프로세서의 출력데이터 요소로서 차례로 선택 출력하기 위한 2n+1입력셀렉터를 구비한 것을 특징으로 하는 직교변환 프로세서.
  2. 제1항에 있어서, n이 2인 것을 특징으로 하는 직교변환 프로세서.
  3. 제2항에 있어서, 상기 제1에서 제8의 누산기의 각각은, 상기 제1에서 제4의 승산기중 1개의 승산기의 결과 그것과, 이 결과의 2의 보수와의 어느건가를 선택 출력하기 위한 2의 보수기와, 상기 2의 보수기의 출력과 누산 결과와의 가산을 실행하기 위한 가산기와, 상기 누산결과의 초기치로 0을 미리 유지하고, 또한 상기 누산 결과의 중간치로서 상기 가산기의 결과를 유지 출력하기 위한 누산레지스터와, 상기 누산레지스터의 출력을 유지 출력하기 위한 버퍼레지스터를 구비한 것을 특징으로 하는 직교변환 프로세서.
  4. 제3항에 있어서, 상기 제1에서 제8의 누산기 각가은 상기 제1에서 제4의 승산기 중 1개의 승산기의 결과를 상기 2의 보수기 입력으로서 선택 출력하기 위한 4입력셀렉터를 더 구비한 것을 특징으로 하는 직겨변환 프로세서.
  5. 제2항에 있어서, 상기 제1에서 제8의 누산기 각각은, 상기 제1에서 제4의 승산기중의 1개의 승산기의 결과 그것과, 이 결과 1의 보수와의 어느건가를 선택 출력하기 위한 1의 보수기와, 상기 1의 보수기 출력과 누산결과의 가산을 실행하기 위한 가산기와, 상기 누산결과의 정수 초기치를 미리 유지하고, 또한 상기 상기 누산결과의 중간치로서 상기 가산기의 결과를 유지 출력하기 위한 누산레지스터와, 상기 누산레지스터의 출력을 유지 출력하기 위한 버퍼레지스터를 구비한 것을 특징으로 하는 직교변환 프로세서.
  6. 제5항에 있어서, 상기 제1에서 제8의 누산기 각각은, 상기 제1에서 제4의 승산기중 1개 승산기의 결과를 상기 1의 보수기 입력으로서 선택 출력하기 위한 4입력셀렉터를 더 구비한 것을 특징으로 하는 직교변환 프로세서.
  7. 2n+1×2n+1(n은 2이상의 정수)개의 요소로 되는 입력데이터에 직교변환처리를 시행하기 위한 직교변환 프로세서에 있어서, 직교변환행렬을 구성하는 2n+1×2n+1개의 계수중 (2n-1)×2n+1개 계수 각각의 절대치를 각각 2n+1개씩 격납하기 위한 제1에서 제 (2n-1)의 계수 메모리와, 입력으로서 공급된 상기 입력데이터의 요소를 1개씩 유지 출력하기 위한 입력레지스터와, 상기 입력레지스터의 입력과 출력과의 어느건가를 선택 출력하기 위한 2입력셀렉터와, 상기 2입력셀렉터의 출력과 상기 제1의 계수 메모리의 2n+1개의 격납계수중 1개와의 승산을 실행하기 위한 제1의 승산기와, 상기 입력레지스터 출력과 상기 제2에서 제 (2n+1-1)의 계수메모리중의 대응하는 계수메모리의 2n+1개의 격납계수중의 1개와의 승산을 각각 실행하기 위한 제2에서 제(2n+1-1)승산기의 결과와 내곱을 병렬로 구하도록 상기 직교변환행렬의 계수 부호를 복원하면서 상기 제1에서 제(2n+1-1)승산기의 결과와 상기 일시레지스터의 출력을 사용한 누산을 각각 실행하기 위한 제1에서 제2n+1의 누산기와, 상기 제1에서 제2n+1누산기의 결과를 상기 직교변환프로세서의 출력데이터의 요소로서 차례로 선택출력하기 위한 2n+1입력셀렉터를 구비한 것을 특징으로 하는 직교변환 프로세서.
  8. 제7항에 있어서, n이 2인 것을 특징으로 하는 직교변환 프로세서.
  9. 제8항에 있어서, 상기 제1에서 제8의 누산기의 각각은, 상기 제1에서 제3의 승산기의 결과와 상기 일시레지스터의 출력중 어느건가를 선택 출력하기 위한 4입력셀렉터와, 상기 4입력셀렉터의 출력 그것과, 이 출력의 2의 보수와의 어느건가를 선택 출력하기 위한 2의 보수기와, 상기 2의 보수기의 출력과 누산결과와의 가산을 실행하기 위한 가산기와, 상기 누산결과의 초기치로서 0을 미리 유지하고, 또한 상기 누산결과의 중간치로서 상기 가산기의 결과를 유지 출력하기 위한 누산레지스터와, 상기 누산레지스터의 출력을 유지 출력하기 위한 버퍼레지스터를 구비한 것을 특징으로 하는 직교변환 프로세서.
  10. 제8항에 있어서, 상기 제1에서 제8누산기의 각각은, 상기 제1에서 제3승산기의 결과와 상기 일시레지스터의 출력중 어느건가를 선택 출력하기 위한 4입력 셀렉터와, 상기 4입력 셀렉터의 출력 그것과, 이 출력의 1의 보수와의 어느건가를 선택 출력하기 위한 1의 보수기와, 상기 1의 보수기의 추력과 누산결과와의 가산을 실행하기 위한 가산기와, 상기 누산결과의 초기치를 미리 유지하고, 또한 상기 누산결과의 중간치로서 상기 가산기의 결과를 유지 출력하기 위한 누산레지스터와, 상기 누산레지스터의 출력을 유지 출력하기 위한 버퍼레지스터를 구비한 것을 특징으로 하는 직교변환 프로세서.
  11. 2n+1×2n+1(n은 2이상의 정수)개의 요소로 되는 입력데이터에 직교변환처리를 시행하기 위한 직교변환 프로세서에 있어서, 상기 입력데이터의 연속하는 2n+1개의 요소를 일괄하여 유지 출력하기 위한 입력버퍼와, 상기 입력버퍼에서 상기2n+1개의 요소중 제1번째 요소와 제(2n+1)번째 요소를 입력하여 2개의 정수승산결과를 병렬 출력하기 위한 정수승산회로와, 상기 입력버퍼에서 다른(2n+1-2)개의 요소를 입력하고, 직교변환행렬에 대응한 2n+1개의 부분내곱을 차례로 출력하기 위한 분포연산회로와, 상기 직교변화프로세서의 출력데이터의 요소를 구하도록 상기 정수승산회로 2개 출력과 상기 분포연산회로의 출력과의 합성 연산을 실행하기 위한 합성연산회로를 구비한 것을 특징으로 하는 직교변환프로세서.
  12. 제11항에 있어서, n이 2인 것을 특징으로 하는 직교변환 프로세서.
  13. 제12항에 있어서, 상기 입력버퍼는 상기 입력데이터의 연속하는 8개의 요소의 각각을 유지 출력하기 위한 8개 레지스터를 구비한 것을 특징으로 하는 직교변환 프로세서.
  14. 제12항에 있어서, 상기 정수승산회로는, 상기 입력데이타가 연속하는 8개 요소중 제1번째 요소를 유지출력하기 위한 제1의 입력레지스터와, 상기 입력데이터가 연속하는 8개 요소중 제5번째 요소를 유지 출력하기 위한 제2의 입력레지스터와, 상기 제1의 입력레지스터 출력과 상기 제2의 입력레지스터 출력을 차례로 선택출력하기 위한 2입력셀렉터와, 상기 2입력셀렉터의 출력을 사용하여 상기 제1입력레지스터의 출력의 제1의 정수승산과, 상기 제2입력레지스터의 제2의 정수승산을 차례로 실행하기 위한 승산기와, 상기 제1의 정수승산결과를 유지 출력하기 위한 제1의 일시레지스터와, 상기 제2의 정수승산결과를 유지 출력하기 위한 제2의 일시레지스터와, 상기 제1의 일시레지스터 출력을 유지 출력하기 위한 제1의 버퍼레지스터와, 상기 제2의 일시레지스터의 출력을 유지 출력하기 위한 제2의 버퍼레지스터를 구비하고, 또한 상기 합성연산회로는 상기 제1의 버퍼레지스터 출력과 상기 분포연상회로의 출력을 각각 가산입력으로 하고, 또한 상기 제2버퍼레지스터의 출력을 가감산 입력으로 한 가감산을 실행하기 위한 3입력 가감산기를 구비한 것을 특징으로 하는 직교변환 프로세서.
  15. 제12항에 있어서, 상기 정수승산회로는, 상기 입력데이타가 연속하는 8개 요소중 제1번째 요소를 유지출력하기 위한 제1의 입력레지스터와, 상기 입력데이터가 연속하는 8개 요소중 제5번째 요소를 유지 출력하기 위한 제2의 입력레지스터와, 사익 제2의 입력레지스터의 출력과 상기 제2의 입력레지스터 출력과의 가산 및 감산을 차례로 실행하기 위한 2입력 가감산기와, 상기 2입력 가감산기의 가산결과의 제1의 정수승산과, 상기 2입력 가감산기의 감산결과의 제2의 정수승산을 차례로 실행하기 위한 승산기와, 상기 제1의 정수승산결과를 유지 출력하기 위한 제1의 일시레지스터와, 상기 제2의 정수승산결과를 유지 출력하기 위한 제2의 일시레지스터와, 상기 제1의 일시레지스터 출력을 유지 출력하기 위한 제1의 버퍼레지스터와, 상기 제2의 일시레지스터의 출력을 유지 출력하기 위한 제2의 버퍼레지스터를 구비하고, 또한 상기 합성연산회로는, 상기 제1및 제2의 버퍼레지스터 출력의 어느건가를 선택 출력하기 위한 2입력셀렉터와, 상기 2입력셀렉터의 출려과 상기 분포연산회로의 출력과의 가산을 실행하기 위한 2입력가산기를 구비한 것을 특징으로 하는 직교변환 프로세서.
  16. 제12항에 있어서, 상기 분포연산회로는, 상기 입력데이터의 연속하는 8개 요소중의 제2,제3, 제4, 제6, 제7 및 제8번째 요소를 유지하고, 또한 상기 6요소 각각의 최하위비트를 모아서 제1의 비트슬라이스워드로하고, 상기 6요소 각각의 최하위비트에서 한자리 상위의 비트를 모아서 제2의 비트슬라이스워드로 하도록, 상기 6요소 각각의 최아위 2비트를 잇달아 시프트아우트하기 위한 6개의 시프트레지스터와, 상기 직교변환행렬에 대응한 8개 부분 내곱을 병렬로 구하도록 상기 제1및 제2의 비트슬라이스워드에 의거하는 곱합연산을 각각실행하기 위한 8개의 6비트 입력 RAC와, 상기 8개의 6비트 입력 RAC 결과를 유지 출력하기 위한 8개의 버퍼레지스터와, 상기 8개의 버퍼레지스터의 출력을 차례로 선택 출력하기 위한 8입력셀렉터를 구비한 것을 특징으로 하는 직교변환 프로세서.
  17. 제16항에 있어서, 상기 8개의 입력 RAC의 각각은, 상기 제1의 비트슬라이스워드를 어드레스로서 색인 되도록 상기 직교변환행렬에 의거하는 벡터 내곱의 부분합을 격납하기 위한 제1의 ROM과, 상기 제2의 비트슬라이스워드를 어드레스로서 색인되도록 상기 직교변환행렬에 의거하는 벡터내곱의 부분합을 격납하기 위한 제2의 ROM과, 상기 제1의 ROM에서 색인된 부분합을 제1의 가산입력으로 하고, 상기 제2의 ROM에서 색인된 부분합을 가감산 입력으로 하고, 또한 누산결과를 제2의 가산입력으로 한 가감산을 실행하기 위한 3입력가감산기와, 상기 3입력가감산기의 결과를 좌시프트 출력하기 위한 시프터와, 상기 누산결과의 초기치로서 0을 미리 유지하고, 또한 상기 누산결과의 중간치로서 상기 시프터의 출력을 유지출력하기 위한 누산레지스터를 구비한 것을 특징으로 하는 직교변환 프로세서.
  18. 제12항에 있어서, 상기 분포연산회로는, 상기 입력데이터의 연속하는 8개 요소중 제2, 제4, 제6 및 제8번째 요소를 유지하고, 또한 상기 4요소 각각의 최하위 비트를 모아서 제1의 비트슬라이스워드로 하고 상기 4요소 각각의 최하위 비트에서 한자리 상위의 비트를 모아서 제2의 비트슬라이스워드로 하도록 상기 4요소 각각의 최하위 2비트를 잇달아서 시프트아우트하기 위한 4개 시프트레지스터와, 상기 입력데이터가 연속하는 8개 요소중 제3 및 제7번째의 요소를 유지하고, 또한 상기 2요소 각각의 최하위 비트에서 한자리 상위의 비트를 모아서 제4의 비트슬라이스워드로 하도록 상기 2요소 각각의 최하위 2비트르 잇달아서 시프트아우트하기 위한 2개의 시트프레지스터와, 상기 직교변환행렬에 대응한 4개의 부분내곱을 병렬로 구하도록 상기 제2및 제2의 비트슬라이스워드에 의거하는 곱합 연산을 각각 실행하기 위한 4개의 4비트 입력 RAC와, 상기 직교변환행렬에 대응한 4개의 부분내곱을 병렬로 구하도록 상기 제3 및 제4비트슬라이스워드에 의거하는 곱합연산을 각각 실행하기 위한 4개의 2비트 입력 RAC와, 상기 4개의 4비트 입력 RAC의 결과를 유지 출력하기 위한 제1에서 제4의 버퍼레지스터와, 상기 4개의 2비트 입력 RAC의 결과를 유지 출력하기 위한 제5에서 제8버퍼레지스터와, 상기 제1에서 제4의 버퍼레지스터의 출력을 차례로 선택 출력하기 위한 제1의 4입력셀렉터와, 상기 제5에서 제8의 버퍼레지스터의 출력을 차례로 선택 출력하기 위한 제1의 4입력셀렉터와, 상기 제5에서 제8의 버퍼레지스터의 출력을 차례로 선택 출력하기 위한 제2의 4입력셀렉터와, 상기 제1의 4입력셀렉터의 출력을 가감산 입력으로 하고, 또한 상기 제2의 4입력 셀렉터의 출력을 가산입력으로 한 가감산을 실행하기 위한 2입력가삼산기를 구비한 것을 특징으로 하는 직교변환 프로세서.
  19. 제18항에 있어서, 상기 4개의 4비트 입력 RAC의 각각은, 상기 제1의 비트슬라이스워드를 어드레스로서 색인되도록 상기 직교변환행렬에 의거하는 벡터내곱의 부분합을 격납하기 위한 제1의 ROM과, 상기 제2의 비트슬라이스워드를 어드레스로서 색인되도록 상기 직교변환행렬에 의거하는 벡터내곱의 부분합을 격납하기 위한 제2의 ROM과, 상기 제1의 ROM에서 색인된 부분합을 제1의 가산입력으로 하고, 상기 제2의 ROM에서 색인된 부분합을 가감산 입력으로 하고, 또한 누사결과를 제2의 가산입력으로 한 가감산을 실행하기 위한 3입력가삼산기와, 상기 3입력가감산기의 결과를 좌시프트 출력하기 위한 시프터와, 상기 누산결과를 초기치로서 0을 미리 유지하고, 또한 상기 누산결과의 중간치로 하고 상기 시프터의 출력을 유지 출력하기 위한 누산레지스터를 구비한 것을 특징으로 하는 직교변환 프로세서.
  20. 제18항에 있어서, 상기 4개의 2비트 입력 RAC의 각각은, 상기 제3의 비트슬라이스워드를 어드레스로서 색인되도록 상기 직교변환행렬에 의거하는 벡터내곱의 부분합을 격납하기 위한 제1의 ROM과, 상기 제4의 비트슬라이스워드를 어드레스로서 색인되도록 상기 직교변환행렬에 의거하는 벡터내곱의 부분합을 격납하기 위한 제2의 ROM과, 상기 제1의 ROM에서 색인된 부분합을 제1의 가산입력으로 하고, 상기 제2의 ROM에서 색인된 부분합을 가감산 입력으로 하고, 또한 누산결과를 제2의 가산입력으로 한 가감산을 실행하기 위한 3입력 가감산기와, 상기 3입력 가감산기의 결과를 좌시프트 출력하기 위한 시프터와, 상기 누산결과의 초기치로서 0을 미리 유지하고, 또한 상기 누산결과의 중간치로서 상기 시프터의 출력을 유지하기 위한 누산레지스터를 구비한 것을 특징으로 하는 직교변환 프로세서.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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