KR0175733B1

KR0175733B1 - 비트-시리얼 메트릭스 전치를 위한 초대규모 집적회로

Info

Publication number: KR0175733B1
Application number: KR1019950039153A
Authority: KR
Inventors: 김견수; 장순화; 권순홍
Original assignee: 이준; 한국전기통신공사
Priority date: 1995-11-01
Filing date: 1995-11-01
Publication date: 1999-04-15
Also published as: GB2306716B; GB2306716A; JPH09259115A; GB9622841D0; KR970029772A; US5805476A

Abstract

본 발명은 입력되는 각각의 데이터를 비트-시리얼 데이터로 변환하여 메트릭스의 전치동작을 고속으로 수행시킨 초대규모 집적회로에 관한 것으로, N×N 메트릭스의 전치를 수행할 경우에 N의 입력 지연만 지나면 전치 셀들의 동작 점유율이 100%가 된다. 그리고 비트-시리얼로 처리하는 알고리즘을 사용하므로 데이터의 처리 단위가 작아져서 고속으로 동작할 수 있다. 또한, 초대규모 집적회로로 구현 할 경우에 게이트의 수를 줄일 수 있다. 그리고, 파이프라인 구조를 가지므로 디지틀 TV, 고선명 TV등 고속의 신호 처리를 요구하는 시스템을 VLSI 로 설계 및 구현할 때 대단히 유용한 효과가 있다.

Description

비트-시리얼 메트릭스 전치를 위한 초대규모 집적회로

제1a도는 2개의 N×N 메트릭스 곱셈의 특성도.

제1b도는 2개의 N×N 메트릭스 곱셈 결과 출력 형태도.

제2도는 본 발명에 의한 비트-시리얼 메트릭스 전치 구성도.

제3도는 제2도에 도시된 입력 쉬프트 레지스터 모듈의 구성도.

제4도는 제2도에 도시된 비트-시리얼 전치 모듈의 구성도.

제5도는 제4도에 도시된 전치 셀의 구성도.

제6도는 제2도에 도시된 출력 멀티플렉스 모듈의 구성도.

제7도는 제2도에 도시된 출력 레지스터 모듈의 구성도.

* 도면의 주요부분에 대한 부호의 설명

11 : 입력 쉬프트 레지스터 모듈 12 : 비트-시리얼 전치 모듈

13 : 출력 멀티플렉스 모듈 14 : 출력 레지스터 모듈

21 : 쉬프트 레지스터 22, 52 : 2비트 카운터

31 : 전치 셀 32 : 2비트 레지스터

41 : 2비트 2입력 멀티플렉스 51 : 레지스터

본 발명은 비트-시리얼 메트릭스 전치를 위한 초대규모 집적회로 (VLSI)에 관한 것으로, 특히 입력되는 각각의 데이터를 비트-시리얼 데이터로 변환하여 메트릭스의 전치동작을 고속으로 수행시킨 초대규모 집적회로에 관한 것이다.

본 발명의 비트-시리얼 메트릭스 전치를 위한 초대규모 집적회로는 신호처리나 영상처리 분야에서 여러 가지 변환 알고리즘을 채용하는 시스팀이 다차원의 메트릭스 연산을 할 때 메트릭스의 전치를 위해서 응용될 수 있다.

신호처리나 영상처리분야에서는 고속푸리에변환(FET), 이산코사인 변환(DCT)과 같은 여러 가지 변환 알고리즘이 많이 이용되고 있다. 그리고 이 변환 알고리즘들을 초대규모 집적회로(VLSI)로 구현하는 연구가 활발하게 진행되고 있다.

대부분의 응용 분야에서 변환 알고리즘들은 다차원의 데이터를 연산 하여야 하는데, 이때 유용하게 이용되는 연산이 메트릭스 연산이다. 대부분의 변환 알고리즘에서는 2개의 N×N메트릭스 곱셈을 먼저하고 이어서 메트릭스의 전치를 수행하며, 그 결과와 다른 N×N메트릭스를 곱하는 일련의 과정을 연속으로 수행하여 원하는 변환 영역의 연산 결과를 얻는다.

여기서, 전치 연산은 N×N메트릭스의 행과 열을 서로 바꾸는 것을 말하며, HDTV, 혹은 디지털 TV와 같은 다차원 신호처리 분야에서는 특히 고속 처리를 필요로 한다. 고속 처리를 위해서는 병렬처리 혹은 파이프라인 구조가 적합하다.

지금까지 발표된 메트릭스 전치 방법은 다음과 같이 네가지 부류로 구분된다.

첫째, 메모리와 같은 저장 매체를 이용하여, 행/열로 저장하고, 이를 다시 열/행으로 읽어내어 전치를 수행하는 방법이다. 여기서는 크게 어드레스를 발생하는 기법과 사용 메모리를 최소화하는 기법이 요구되는데, 어드레스를 계산하는 로직이 필요하고, 저장 매체를 필요로 함과 동시에 데이터를 액세스하는데 시간이 많이 소요되는 결점이 있어서 대규모 혹은 고속 연산을 위한 VLSI로 구현하기에 적합하지 않다.

둘째, 두 개의 램(RAM)을 사용하여 라이트(write)/리드(read)를 서로 바꾸어가면서 수행하는 방법이 있는데, 이는 메모리 리드/라이트 동작을 위한 입출력이 많이 소요되고 처리속도도 RAM의 속도에 제한을 받는다.

세째, 레지스터를 적절히 연결하여 네트윅을 구성함으로서 전치 결과를 얻는 방법인데, 레지스터의 갯수는 일반적으로 N×N 메트릭스에 대해서 N개 이상으로 줄이기는 힘들고 라우팅과 제어가 복잡하다.

네째, 이와 같은 방법을 개선한 새로운 구조가 있는데, 이는 레지스터의 개수는 N²개가 필요하지만 비교적 간단한 제어, 연결, 그리고 규칙적인 구조를 갖는다. 이 구조는 어드레스의 계산이나 메모리 액세스 시간과 같은 결점을 없애고 간단한 연결을 도모하여 라우팅 지연을 최소화함으로서 처리 속도를 매우 빠르게 할 수 있다. 그러나 이 구조는 내부 레지스터의 연결을 제어하는 셀과 입, 출력단에 각각 연결된 디멀티플렉서와 멀티플렉서에서 지연이 생길 우려가 있으며, 특히, 입력되는 데이터의 비트폭이 큰 경우에 더욱 심각한 문제점이 있었다.

따라서 본 발명의 목적은 입력되는 각각의 데이터를 비트-시리얼 데이터로 변환하여 메트릭스의 전치동작을 고속으로 수행시킨 비트-시리얼 메트릭스 전치를 위한 초대규모 집적회로를 제공함에 있다.

상기 달성하기 위하여, 본 발명에 의한 비트-시리얼 메트릭스 전치를 위한 초대규모 집적회로에서는 2개의 N×N 메트릭스 곱셈 결과를 8비트로 입력하여 로딩 신호에 의해 2비트씩 쉬프트시켜 출력하는 입력 쉬프트 레지스터 모듈 수단과, 상기 입력 쉬프트 레지스터 모듈 수단으로부터 쉬프트된 2비트 데이터 신호를 클럭 신호에 의해 선택하여 출력하는 비트-시리얼 전치 모듈 수단과, 상기 비트-시리얼 전치 모듈 수단으로부터 출력되는 2비트의 데이터를 각각의 멀티플렉서에 의해 선택하여 출력하기 위한 출력 멀티플렉스 모듈 수단과, 상기 출력 멀티플렉스 모듈 수단으로부터 선택된 2비트 데이터를 각각의 레지스터에 저장하였다가 4개의 2비트 데이터를 한 개의 데이터로 통합하여 8비트로 출력하는 출력 레지스터 모듈 수단을 구비하였다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.

먼저, 2차원 변환과 같은 메트릭스 연산에서는 보통 먼저 N×N메트릭스 2개를 곱하고, 그 결과를 전치한 다음 나머지 메트릭스와 다시 곱한다. 2개의 N×N 메트릭스를 곱할 때 먼저 제1a도와 같이 첫 번째 메트릭스의 행 R1 과 두 번째 메트릭스의 열 C1의 각 요소들을 곱하여 각각을 더해서 계산 결과를 얻는다. 그리고 이 계산을 R2, R3,....RN과 C1에 대해서도 동시에 수행하면 한 열에 대한 N개의 결과가 얻어진다. 이런 절차를 N번 수행하면 결과를 N×N메트릭스 형태로 얻을 수 있다. 이와 같은 계산 결과는 제1b도와 같이 RC1, RC2,...., RCN이 각각 N클럭을 주기로 출력된다.

특히 이 구조는 N개 단위로 순차적으로 데이터를 입력 받아서 비트-시리얼로 3개의 N×N 메트릭스를 곱셈, 전치, 곱셈을 연속적으로 행하는 구조에서는 특히 두 번째 메트릭스 곱셈을 위한 입력 데이터의 변환부분이 메트릭스 전치 구조내에서 자동적으로 수행되므로 필요없게 된다. 따라서 위의 세 번째 방법과 같은 N개의 레지스터를 절약하는 효과도 있다.

본 발명에서는 각 계산 결과가 전치 모듈로 입력되는 데이터의 비트폭이 k 비트이면 k/N(k=nN, n=1, 2,...)비트로 나누어서 입력하므로 결국 k/N 비트-시리얼로 입력되는 데이터를 전치하는 것이다.

지금부터는 k=8 비트, N=4인 경우에 대해서 본 발명에서 제시하는 구조를 설명하도록 한다. 즉, N×N메트릭스의 전치를 수식으로 표시하면,

X_ij= X_ji, i,j = 1,2,....,N

과 같이 나타낼 수 있으며, N=4인 경우에 대해서 도해하면 다음과 같다.

따라서 2비트-시리얼 메트릭스 전치 구조는 제1도와 같은 메트릭스 계산 결과의 출력 형태를 이용한 새로운 구조로서 전체적인 구성은 제2도와 같다.

제2도는 본 발명에 의한 비트-시리얼 메트릭스 전치의 구성도로서, 입력 쉬프트 레지스터 모듈(11), 비트-시리얼 전치 모듈(12), 출력 멀티플렉스 모듈(13), 그리고 출력 레지스터 모듈(14)로 구성된다.

먼저, 첫 번째 2개의 N×N 곱셈 결과가 8비트로 입력 쉬프트 레지스터모듈(11)에 입력되어 2비트씩 쉬프트하면서 출력된다. 이는 실선과 점선으로 나누어 동시에 입력되고, 비트-시리얼 전치 모듈(12)의 내부 전치셀(제4도에 도시됨)에서 처음 16개 클럭 동안은 실선의 데이터를 선택하고, 다음16개 클럭 동안은 점선의 데이터를 선택한다. 출력의 선택을 위한 출력 멀티플렉스 모듈(13)도 같은 형태로 선택되며, 결국 16클럭의 초기 클럭 지연이 지난 후에 전치 결과가 출력되기 시작한다. 출력되는 결과를 다음 메트릭스 곱셈의 비트-시리얼 입력으로 사용할 경우에는 출력 레지스터 모듈(14)이 필요없으나, 만약 8비트 단위의 데이터를 생성해야할 경우에는 2비트-시리얼 출력을 다시 8비트의 데이터로 통합하는 것이 필요하다. 이것은 입력 쉬프트 레지스터의 역과정이다.

제3도는 제2도에 도시된 입력 쉬프트 레지스터 모듈(11)의 구성도로서, 2비트 카운터(22)에서 발생되는 캐리에 의해 로딩되는 4개의 쉬프트 레지스터(SR)로 구성된다. 입력 쉬프트 레지스터 모듈(11)로 4개의 계산 결과가 4개의 클럭 동안 동일값으로 계속해서 출력되는 것을 이용하여 전치 모듈(12)의 입력을 첫 번째 열의 계산 결과가 출력되는 싯점에 로딩하여 다음 열의 계산 결과가 출력될 때까지 4클럭동안 2비트씩 나누어 출력시킨다. 로딩 신호로는 2비트 카운터(22)의 캐리 신호를 이용한다.

제4도는 제2도에 도시된 비트-시리얼 전치 모듈(12)의 구성도로서, 각 전치 셀(TC)들을 연결을 나타낸 것이다. 입력 데이터가 전치 셀(TC11)(31)에 도착하여 TC14에 도달하는데는 16클럭이 소요되고, TC14, TC24, TC34, TC44의 전치 셀에 모든 데이터가 도달하면, 그때 스위칭 제어 신호가 바뀌어 점선으로 연결된다. 그 후 16클럭 동안에 점선으로 입력과 출력이 동시에 이루어지며 이때 실선으로는 데이터의 입력과 출력을 허용하지 않는다.

각 전치 셀(TC)들은 제5도와 같이 2비트 레지스터 4개와 전, 후에 각각 스위칭을 위한 2비트 2입력 멀티플렉서 및 디멀티플렉서로 구성된다. 레지스터들은 단지 데이터의 전달만을 담당하며, 입력단과 출력단에 각각 연결된 멀티플렉서와 디멀티플렉서는 스위칭 제어 신호에 따라서 in0/in1 및 out0/out1을 선택한다.

제6도는 제2도에 도시된 출력 멀티플렉서 모듈(13)의 구성도로서, 전치 모듈에서 출력되는 데이터를 선택하기 위한 4개의 멀티플렉서(41)를 구비한다.

상기 멀티플렉스 모듈(41)은 4×4 메트릭스의 경우에 처음 16클럭 동안은 오른쪽으로 출력되는 데이터를 선택하고, 다음 16클럭 동안은 위쪽으로 출력되는 데이터를 선택한다. 이것은 2비트 2:1 멀티플렉서(41)들로 구성되므로 8비트 디멀티플렉서에 비해서 처리 속도와 복잡도 면에서 대단히 우수하다.

제7도는 제2도에 도시된 출력레지스터 모듈(14)의 구성도로서, 8비트의 데이터가 4개의 2비트 데이터로 분리되어 있는 것을 다시 8비트로 통합하는 모듈이다. 이는 4클럭 동안 2 비트 데이터를 레지스터에 저장하였다가 4개의 데이터를 한 개의 데이터로 통합하여 출력하는 것이므로 처리속도가 일반적인 레치와 같이 빠르고 구성 및 제어면에서 간단하다.

이상에서 설명한 바와 같이, 본 발명에 의한 비트-시리얼 메트릭스 전치를 위한 초대규모 집적회로를 이용하여 N×N 메트릭스의 전치를 수행할 경우에 N의 입력 지연만 지나면 전치 셀들의 동작 점유율이 100%가 된다. 그리고 비트-시리얼로 처리하는 알고리즘을 사용하므로 데이터의 처리 단위가 작아져서 고속으로 동작할 수 있다. 또한, 초대규모 집적회로로 구혈 할 경우에 게이트의 수를 줄일 수 있다. 그리고, 파이프라인 구조를 가지므로 디지틀 TV, 고선명 TV등 고속의 신호 처리를 요구하는 시스템을 VLSI로 설계 및 구현할 때 대단히 유용한 효과가 있다.

Claims

2개의 N×N 메트릭스 곱셈 결과를 K비트로 입력하여 로딩 신호에 의해 K/N비트씩 쉬프트시켜 출력하는 입력 쉬프트 레지스터 모듈 수단과, 상기 입력 쉬프트 레지스터 모듈 수단으로부터 쉬프트된 K/N비트 데이터 신호를 스위칭 제어 신호에 의해 선택하여 출력하는 비트-시리얼 전치 모듈 수단과, 상기 비트-시리얼 전치 모듈 수단으로부터 출력되는 K/N비트의 데이터를 각각의 멀티플렉서에 의해 선택하여 출력하기 위한 출력 멀티플렉스 모듈 수단과, 상기 출력 멀티플렉스 모듈 수단으로부터 선택된 K/N비트 데이터를 각각의 레지스터에 저장하였다가 N개의 K/N비트 데이터를 한 개의 데이터로 통합하여 K비트로 출력하는 출력 레지스터 모듈 수단을 구비하는 것을 특징으로 하는 비트-시리얼 메트릭스 전치를 위한 초대규모 집적회로.
제1항에 있어서, 상기 입력 쉬프트 레지스터 모듈 수단은 N개의 쉬프트 레지스터로 구성된 것을 특징으로 하는 비트-시리얼 메트릭스 전치를 위한 초대규모 집적회로.
제1항에 있어서, 상기 입력 쉬프트 레지스터 모듈 수단은 log₂N 비트 카운터의 캐리신호에 의해 로딩되는 것을 특징으로 하는 비트-시리얼 메트릭스 전치를 위한 초대규모 집적회로.
제1항에 있어서, 상기 비트-시리얼 전치 모듈 수단은 N²개의 전치 셀(TC11∼TCNN)로 구성된 것을 특징으로 하는 비트-시리얼 메트릭스 전치를 위한 초대규모 집적회로.
제4항에 있어서, 상기 전치 셀은 K/N비트 레지스터 N개와 전, 후에 각각 스위칭을 위한 K/N비트 2입력 멀티플렉서 및 디멀티플렉서로 구성된 것을 특징으로 하는 비트-시리얼 메트릭스 전치를 위한 초대규모 집적회로.
제1항에 있어서, 상기 출력 멀티플렉스 모듈 수단은 각각 스위칭을 위한 K/N비트 2입력 멀티플렉서가 N개로 구성된 것을 특징으로 하는 비트-시리얼 메트릭스 전치를 위한 초대규모 집적회로.
제1항에 있어서, 상기 출력 레지스터 모듈 수단은 log₂N 비트 카운터로 부터의 캐리신호에 의해 로딩되는 N개의 레지스터로 구성된 것을 특징으로 하는 비트-시리얼 메트릭스 전치를 위한 초대규모 집적회로.