JPH05143289A

JPH05143289A - 加算回路

Info

Publication number: JPH05143289A
Application number: JP30605091A
Authority: JP
Inventors: Mitsuharu Oki; 光晴大木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-11-21
Filing date: 1991-11-21
Publication date: 1993-06-11

Abstract

(57)【要約】【目的】処理速度をさらに高速化し、回路をより小さ
くする。【構成】パラレル／シリアル変換回路１２、２２、セ
レクタ３２、ｒビット加算器４２、レジスタ５２、及び
シリアル／パラレル変換回路６２と、パラレル／シリア
ル変換回路１３、２３、セレクタ３３、ｒビット加算器
４３、レジスタ５３、及びシリアル／パラレル変換回路
６３の構成は、それぞれ従来と同じに構成される。そし
てレジスタ群１１１、１１２は、上位ビット側の入力タ
イミングを、下位ビット側の入力タイミングより、ｐ／
２サイクル遅らせるためのものであり、加算器４３で
（ｐ／２）ｒ〜（ｐ／２＋１）ｒ−１ビット目の計算を
行うときに、セレクタ３３をレジスタ５２の出力側にす
ることにより、下位ビット側から上位ビット側への、即
ち（ｐ／２）ｒビット目への桁上げ（キャリ）も、加算
器４３で計算できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パラレルに入力されて
くる複数の入力データを加算して、その加算結果をパラ
レルに出力する加算回路に関するものである。

【０００２】

【従来の技術】ｐｒビット語長（ただし、ｒは１以上の
整数、ｐは２以上の整数）のパラレル入力、パラレル出
力の加算器は、ｐｒビット加算器が必要であり、回路規
模が大きくなってしまうという欠点があった。

【０００３】そこで、パラレル入力データをパラレル／
シリアル変換して、シリアル加算器により加算して、そ
して得られた加算結果（シリアル出力データ）をシリア
ル／パラレル変換して出力端子から取り出すことによっ
て、回路規模を小さくする試みがあった。

【０００４】この従来の回路の一例を図５に示す。この
図は２入力データの加算の場合である。入力データＡ＝
（Ａ_pr-1〔ＭＳＢ〕，Ａ_pr-2，・・・，Ａ₂,Ａ₁,Ａ₀
〔ＬＳＢ〕）及びＢ＝（Ｂ_pr-1〔ＭＳＢ〕，Ｂ_pr-2，・
・・，Ｂ₂,Ｂ₁,Ｂ₀ 〔ＬＳＢ〕）が入力されて来たと
き、まず、パラレル／シリアル変換回路１、２でｒビッ
ト毎のデータに分けられ、ｒビット分ずつ変換回路１、
２から出力される。

【０００５】つまり、変換回路１及び２にＡ及びＢが取
り込まれた時刻を、１サイクル目とすれば、２サイクル
目に、１．１（ｒビット入力）から（１サイクル目に）
入力されたデータＡ₀〜Ａ_r-1と、２．１（ｒビット入
力）から（１サイクル目に）入力されたデータＢ₀〜Ｂ
_r-1が、変換回路１のｏｕｔ（ｒビット出力）及び変換
回路２のｏｕｔ（ｒビット出力）から出力される。

【０００６】３サイクル目に、１．２（ｒビット入力）
から（１サイクル目に）入力されたデータＡ_r〜Ａ_2r-1
と、２．２（ｒビット入力）から（１サイクル目に）入
力されたデータＢ_r〜Ｂ_2r-1が、変換回路１のｏｕｔ
（ｒビット出力）及び変換回路２のｏｕｔ（ｒビット出
力）から出力される。

【０００７】４サイクル目に、１．３（ｒビット入力）
から（１サイクル目に）入力されたデータＡ_2r〜Ａ_3r-1
と、２．３（ｒビット入力）から（１サイクル目に）入
力されたデータＢ_2r〜Ｂ_3r-1が、変換回路１のｏｕｔ
（ｒビット出力）及び変換回路２のｏｕｔ（ｒビット出
力）から出力される。：：

【０００８】ｐ＋１サイクル目に、１．ｐ（ｒビット入
力）から（１サイクル目に）入力されたデータＡ_(p-1)r
〜Ａ_pr-1と、２．ｐ（ｒビット入力）から（１サイクル
目に）入力されたデータＢ_(p-1)r〜Ｂ_pr-1が、変換回路
１のｏｕｔ（ｒビット出力）及び変換回路２のｏｕｔ
（ｒビット出力）から出力される。

【０００９】従って１サイクル目のみセレクタ３を０側
にしておくことにより、ｒビット加算器４で２サイクル
目に、１．１と２．１との加算（図６参照）を行い、０
ビット目〜ｒ−１ビット目の値及びｒビット目への桁上
げを求める。また０ビット目〜ｒ−１ビット目の値はパ
ラレル／シリアル変換器６を介して６．１から出力端子
Ｏ₀〜Ｏ_r-1へ出力される。そして、ｒビット目への桁
上げ値は、単位遅延素子（レジスタ）５に格納される。

【００１０】３サイクル目に、１．２と２．２とレジス
タ５に格納されているｒビット目への桁上げ値の加算
（図６参照）を行い、ｒビット目〜２ｒ−１ビット目の
値及び２ｒビット目への桁上げを求める。またｒビット
目〜２ｒ−１ビット目の値はパラレル／シリアル変換器
６を介して６．２から出力端子Ｏ_r〜Ｏ_2r-1へ出力され
る。そして、２ｒビット目への桁上げ値は、レジスタ５
に格納される。

【００１１】４サイクル目に、１．３と２．３とレジス
タ５に格納されている２ｒビット目への桁上げ値の加算
（図６参照）を行い、２ｒビット目〜３ｒ−１ビット目
の値及び３ｒビット目への桁上げを求める。また２ｒビ
ット目〜３ｒ−１ビット目の値は変換器６を介して６．
３から出力端子Ｏ_2r〜Ｏ_3r-1へ出力される。そして、３
ｒビット目への桁上げ値は、レジスタ５に格納される。：：

【００１２】ｐ＋１サイクル目に、１．ｐと２．ｐとレ
ジスタ５に格納されている（ｐ−１）ｒビット目への桁
上げ値の加算（図６参照）を行い、（ｐ−１）ｒビット
目〜ｐｒ−１ビット目の値及びｐｒビット目への桁上げ
を求める。また（ｐ−１）ｒビット目〜ｐｒ−１ビット
目の値は変換器６を介して６．ｐから出力端子Ｏ_(p-1 _)r
〜Ｏ_pr-1へ出力される。なおｐｒビット目への桁上げ値
は無視する。

【００１３】このように、ｐｒビットの加算をｒビット
毎にｒビット加算器で順次加算していくことにより、す
なわちｐｒビット加算器でなく、ｒビット加算器で済む
ことにより、回路規模が小さくなる。なお図５の太線
は、ｒビットのバス線を示す。

【００１４】しかし、図５の回路構成では、回路規模が
小さくなるという利点があるものの、ｒビット加算器を
ｐ重の時分割多重処理で使用しているため、処理速度が
遅いという欠点があった。またこの回路構成は、ｐｒビ
ット加算器でなくｒビット加算器で済むことにより回路
規模がある程度小さくなるという利点があるものの、パ
ラレル／シリアル変換回路及びシリアル／パラレル変換
回路を合計３個持たなくてはいけなく、もっと回路規模
を小さくしたいという要望に答えられなかった。さらに
この回路構成では、ｒビット加算器をｐ重の時分割多重
処理で使用しているため処理速度が遅いという欠点があ
った。

【００１５】

【発明が解決しようとする課題】解決しようとする問題
点は、処理速度が遅く、また回路規模を充分に小さくす
ることができないというものである。

【００１６】

【課題を解決するための手段】本発明による第１の手段
は、パラレルに入力されてくる複数の入力データを加算
して、その加算結果をパラレルに出力する加算回路にお
いて、各入力データを複数のグループに分け、各グルー
プ毎にパラレル／シリアル変換器１２、２２、１３、２
３を介して、加算器４２、４３により加算し、シリアル
／パラレル変換器６２、６３を介して出力するように
し、下位ビット側のグループでの加算が終り上位ビット
側のグループへの桁上げが求まる時刻までの遅延回路
（レジスタ群１１１、１１２）を介することにより、上
位ビット側のグループの上記パラレル／シリアル変換器
への入力を遅らせ、下位グループからの桁上げをも含め
た形で上記加算器により加算を行い、上位ビット側のグ
ループでの加算が終り上記シリアル／パラレル変換器か
ら出力される時刻までの遅延回路（レジスタ群１１３）
を介することにより下位ビット側のグループの上記シリ
アル／パラレル変換器からの出力を遅らせることを特徴
とする加算回路である。

【００１７】本発明による第２の手段は、パラレルに入
力されてくるｎ個の入力データを加算して、その加算結
果をパラレルに出力する加算回路において、各入力デー
タを複数のグループに分け、上記入力データの内ｎ−１
個の入力データは各グループ毎にパラレル／シリアル変
換器１２、２２を介して、残りの１個の入力データは各
グループ毎にシフトレジスタ７２、７３を介して、加算
器４２、４３に入力し、上記加算器により加算し、加算
結果を上記シフトレジスタに入力し、下位ビット側のグ
ループでの加算が終り上位ビット側のグループへの桁上
げが求まる時刻までの遅延回路（レジスタ群１１１、１
１２）を介することにより、上位ビット側のグループの
上記上位ビット側のパラレル／シリアル変換器及び上位
ビット側のシフトレジスタへの入力を遅らせ、下位グル
ープからの桁上げをも含めた形で上記上位ビット側の加
算器により加算を行い、上位ビット側のグループでの加
算が終り上記上位ビット側のシフトレジスタから上位ビ
ット側の加算結果がパラレル出力される時刻までの遅延
回路（レジスタ群１１３）を介することにより、上記下
位ビット側のシフトレジスタからの出力である下位ビッ
ト側の加算結果を遅らせることを特徴とする加算回路で
ある。

【００１８】

【作用】これによれば、入力データをｍ個のグループに
分け、下位ビット側のグループでの加算が終り、上位ビ
ット側のグループへの桁上げが求まった時刻において、
上位ビット側のグループを入力し、下位グループからの
桁上げをも含めた形で加算を行うことにより、従来より
もさらに処理速度を高速化できる。また入力段にある１
つのパラレル／シリアル変換回路と、出力段にあるシリ
アル／パラレル変換回路を、１つのシフトレジスタで兼
用することにより、回路をより小さくできる。

【００１９】

【実施例】本発明の実施例を図１に記す。なお図１はｍ
＝２の場合である。この図において、パラレル／シリア
ル変換回路１２、２２、セレクタ３２、ｒビット加算器
４２、レジスタ５２、及びシリアル／パラレル変換回路
６２と、パラレル／シリアル変換回路１３、２３、セレ
クタ３３、ｒビット加算器４３、レジスタ５３、及びシ
リアル／パラレル変換回路６３の構成は、それぞれ従来
（図５）とほぼ同じなので、説明は省略する。ただ１つ
従来と違う点は、従来はパラレル／シリアル変換回路に
取り込んだデータｐｒビットを、ｒビットずつｐサイク
ルかけて出力して、その出力データをｒビット加算器で
ｐサイクルかけて加算を行っていたのに対し、この例
（図１）では、各パラレル／シリアル変換回路にはｐｒ
／２ビットしか取り込まず、ｒビットずつｐ／２サイク
ルかけて出力して、その出力データをｒビット加算器で
ｐ／２サイクルかけて加算を行っている点である。

【００２０】従って、従来ｐ重の時分割多重処理で、即
ちｐサイクルかけて処理していたのに対し、この例で
は、ｐ／２重の時分割多重処理で、即ちｐ／２サイクル
かけて処理しているので、従来の２倍の高速処理が可能
となる。

【００２１】すなわち、パラレル／シリアル変換回路１
２、２２、セレクタ３２、ｒビット加算器４２、及びレ
ジスタ５２で入力データＡの下位側＝（Ａ_(p/2)r-1〔Ｍ
ＳＢ〕，Ａ_(p/2)r-2，・・・Ａ₁,Ａ₀ 〔ＬＳＢ〕）及び
Ｂの下位側＝（Ｂ_(p/2)r-1〔ＭＳＢ〕，Ｂ_(p/2)r-2，・
・・Ｂ₁,Ｂ₀ 〔ＬＳＢ〕）の加算を行い、その加算結果
を順次ｒビットずつ加算器４２の和出力（Ｓ）から出力
していく。

【００２２】また、パラレル／シリアル変換回路１３、
２３、セレクタ３３、ｒビット加算器４３、及びレジス
タ５３で入力データＡの上位側＝（Ａ_pr-1〔ＭＳＢ〕，
Ａ_pr _-2，・・・Ａ_(p/2)r+1，Ａ_(p/2)r〔ＬＳＢ〕）及び
Ｂの上位側＝（Ｂ_pr-1〔ＭＳＢ〕，Ｂ_pr-2，・・・Ｂ
_(p/2)r+1，Ｂ_(p/2)r〔ＬＳＢ〕）の加算を行い、その加
算結果を順次ｒビットずつ加算器４３の和出力（Ｓ）か
ら出力していく。

【００２３】しかし、これらの加算がｐ／２サイクルか
けて行われた時点で、下位側から上位側への、即ち（ｐ
／２）ｒビット目への桁上げ（キャリ）が加算器４２の
桁上げ出力（Ｃｏ）から出力されており、このキャリを
上位側に、即ち（ｐ／２）ｒビット目に加算しなくては
いけない。

【００２４】そこでレジスタ群１１１、１１２は、上位
ビット側の入力タイミングを、下位ビット側の入力タイ
ミングより、ｐ／２サイクル遅らせるためのものであ
り、従ってレジスタ群１１１、１１２に供給するクロッ
クは、レジスタ５２、５３に供給するクロックのｐ／２
倍の遅さのものである。また、下位ビット側の出力タイ
ミングは、上位ビット側の出力タイミングより、ｐ／２
サイクル早めに出力されてしまうので、レジスタ群１１
３により、下位ビット側の出力を遅らせている。従っ
て、レジスタ群１１３に供給するクロックもレジスタ５
２、５３に供給するクロックｐ／２倍の遅さのものであ
る。

【００２５】従ってパラレル／シリアル変換回路１２、
２２、セレクタ３２、ｒビット加算器４２、及びレジス
タ５２で入力データＡの下位側＝（Ａ_(p/2)r-1〔ＭＳ
Ｂ〕，Ａ_(p/2)r-2，・・・Ａ₁,Ａ₀ 〔ＬＳＢ〕）及びＢ
の下位側＝（Ｂ_(p/2)r-1〔ＭＳＢ〕，Ｂ_(p/2)r-2，・・
・Ｂ₁,Ｂ₀ 〔ＬＳＢ〕）の加算を行い、その加算結果を
順次ｒビットずつ加算器４２の和出力（Ｓ）から出力し
ていく。そしてシリアル／パラレル変換回路６２で、こ
の加算結果をパラレル化する。

【００２６】これらの加算はｐ／２サイクルかけて行わ
れ、そしてｐ／２サイクル後には、下位ビット側から上
位ビット側への、即ち（ｐ／２）ｒビット目への桁上げ
（キャリ）が加算器４２の桁上げ出力（Ｃｏ）から出力
されており、このキャリを上位側に、即ち（ｐ／２）ｒ
ビット目に加算しなくてはいけない。

【００２７】ところで、上位ビット側のデータであるＡ
の上位側＝（Ａ_pr-1〔ＭＳＢ〕，Ａ_pr-2，・・・Ａ
_(p/2)r+1，Ａ_(p/2)r〔ＬＳＢ〕）及びＢの上位側＝（Ｂ
_pr-1〔ＭＳＢ〕，Ｂ_pr-2，・・・Ｂ_(p/2)r+1，Ｂ_(p/2)r
〔ＬＳＢ〕）は、レジスタ群１１１、１１２を介するこ
とによりｐ／２サイクル遅れて、パラレル／シリアル変
換回路１３、２３、セレクタ３３、ｒビット加算器４
３、及びレジスタ５３に入力されるので、加算器４３で
（ｐ／２）ｒ〜（ｐ／２＋１）ｒ−１ビット目の計算を
行うときに、セレクタ３３をレジスタ５２の出力側にす
ることにより、下位ビット側から上位ビット側への、即
ち（ｐ／２）ｒビット目への桁上げ（キャリ）も、加算
器４３で計算できる。

【００２８】このとき、加算器４３で、
（Ａ_(p/2+1)r-1，Ａ_(p/2+1)r-2，・・・Ａ_(p/2)r+1，Ａ
_(p/2)r）と（Ｂ_(p/2+1)r-1，Ｂ_(p/2+1)r-2，・・・Ｂ
_(p/2)r+1，Ｂ_(p/2)r）及び、下位ビット側から上位ビッ
ト側への、即ち（ｐ／２）ｒビット目への桁上げ（キャ
リ）の加算を行い、（ｐ／２）ｒ〜（ｐ／２＋１）ｒ−
１ビット目の値及び（ｐ／２＋１）ｒビット目への桁上
げを求める。また（ｐ／２）ｒ〜（ｐ／２＋１）ｒ−１
ビット目の値はシリアル／パラレル変換回路６３を介し
て出力端子Ｏ_(p/2)r〜Ｏ_(p/2+1)r-1へ出力される。そし
て、（ｐ／２＋１）ｒビット目への桁上げ値は、レジス
タ５３に格納される。

【００２９】次の時刻には、（Ａ_(p/2+2)r-1，Ａ
_(p/2+2)r-2，・・・Ａ_(p/2+1)r+1，Ａ_(p/2 _+1)r）と（Ｂ
_(p/2+2)r-1，Ｂ_(p/2+2)r-2，・・・Ｂ_(p/2+1)r+1，Ｂ
_(p/2+1)r）及び、レジスタ５３に格納されている（ｐ／
２＋１）ｒビット目への桁上げ値の加算を行い、（ｐ／
２＋１）ｒ〜（ｐ／２＋２）ｒ−１ビット目の値及び
（ｐ／２＋２）ｒビット目への桁上げを求める。また
（ｐ／２＋１）ｒ〜（ｐ／２＋２）ｒ−１ビット目の値
はシリアル／パラレル変換回路６３を介して出力端子Ｏ
_(p/2 _+1)r〜Ｏ_(p/2+2)r-1へ出力される。そして、（ｐ／
２＋２）ｒビット目への桁上げ値は、レジスタ５３に格
納される。

【００３０】さらにその次の時刻には、
（Ａ_(p/2+3)r-1，Ａ_(p/2+3)r-2，・・・Ａ_(p/2+2)r ₊₁，
Ａ_(p/2+2)r）と（Ｂ_(p/2+3)r-1，Ｂ_(p/2+3)r-2，・・・
Ｂ_(p/2+2)r+1，Ｂ_(p _/2+2)r）及び、レジスタ５３に格納
されている（ｐ／２＋２）ｒビット目への桁上げ値の加
算を行い、（ｐ／２＋２）ｒ〜（ｐ／２＋３）ｒ−１ビ
ット目の値及び（ｐ／２＋３）ｒビット目への桁上げを
求める。また（ｐ／２＋２）ｒ〜（ｐ／２＋３）ｒ−１
ビット目の値はシリアル／パラレル変換回路６３を介し
て出力端子Ｏ_(p/2+2)r〜Ｏ_(p/2+3)r-1へ出力される。そ
して、（ｐ／２＋３）ｒビット目への桁上げ値は、レジ
スタ５３に格納される。以下、同様にしてｐｒ−１ビッ
ト目まで求まる。

【００３１】かくして、シリアル／パラレル変換回路６
３からは加算結果の内、（ｐ／２）ｒ〜ｐｒ−１ビット
目の値が出力される。また、下位側（０〜（ｐ／２）ｒ
−１ビット目）の出力であるシリアル／パラレル変換回
路６２の出力は、シリアル／パラレル変換回路６３から
の上位側の出力タイミングと合わせるためにｐ／２サイ
クル遅らせる必要がある。そのために、レジスタ群１１
３を介して出力させている。なお図１の太線は、ｒビッ
トのバス線を示す。

【００３２】今、２つのデータ（Ａ、Ｂ）の加算の場合
について、本発明を適用した例を示したが一般にｎ個の
データの加算の場合には、各データを上位側と下位側に
分け、それぞれ、パラレル／シリアル変換回路にてｒビ
ット毎に順次加算器に供給していけば良い。ただし、こ
の場合は、加算器では、図３に示す加算を行うことにな
る。さらに、各入力データを上位側と下位側の２つに分
けるのではなく、３つ以上のグループに分けることも可
能である。

【００３３】こうして上述の装置によれば、入力データ
をｍ個のグループに分け、下位ビット側のグループでの
加算が終り、上位ビット側のグループへの桁上げが求ま
った時刻において、上位ビット側のグループを入力し、
下位グループからの桁上げをも含めた形で加算を行うこ
とにより、従来よりもさらに処理速度を高速化できるも
のである。

【００３４】さらに本発明の他の実施例を図３に記す。
なおこの実施例の説明に先立って、図３で使用されてい
るシフトレジスタについての説明する。このシフトレジ
スタの実際の回路構成を図４のＡ、Ｂ、Ｃを用いて説明
する。すなわち図３では、図４のＡのように書いてある
が、実際には例えば同図のＢあるいは同図のＣの構成を
している。図４のＡ、Ｂ、Ｃの太線は、ｒビットのバス
線を示す。

【００３５】即ち、図４のＢに示すパラレルロード入力
端子Ｉ₁〜Ｉ_k（図３ではｋ＝ｐ）から、それぞれｒビ
ットのデータ（合計ｋｒビット）が単位遅延素子（レジ
スタ）２ｂ₁₁〜２ｂ_1kにセレクタ２ｂ₂₁〜２ｂ_2kを介し
て格納される。このセレクタの制御は、セレクタ制御回
路により行われる。セレクタ２ｂ₂₁〜２ｂ_2kは連動して
切れ代わる（データＩ₁〜Ｉ_kを取り込んだ後は、セレ
クタ２ｂ₂₁〜２ｂ_2kはそれぞれレジスタ２ｂ₁₂〜２ｂ_1k
出力及びｉｎ側にする）。従って、単位時間（１サイク
ル間）たつと、レジスタ２ｂ₁₁に格納されていたデータ
Ｉ₁がシリアル出力端子ｏｕｔより出力され、同時に、
レジスタ２ｂ₁₂〜２ｂ_1kに格納されていたデータＩ₂〜
Ｉ_kはレジスタ２ｂ₁₁〜２ｂ_1k-1に格納され、さらにシ
リアル入力端子ｉｎから入力されてきたｒビットのデー
タ（ｉｎ₁とする）が２ｂ_1kに格納される。

【００３６】さらに、単位時間（１サイクル間）たつと
レジスタ２ｂ₁₁に格納されていたデータＩ₂がシリアル
出力端子ｏｕｔより出力され、同時に、レジスタ２ｂ₁₂
〜２ｂ_1kに格納されていたデータＩ₃〜Ｉ_k及びｉｎ₁
はレジスタ２ｂ₁₁〜２ｂ_1k-1に格納され、さらにシリア
ル入力端子ｉｎから入力されてきたｒビットのデータ
（ｉｎ₂とする）がレジスタ２ｂ_1kに格納される。

【００３７】以下、同様の操作が行われ、順次データＩ
₃、Ｉ₄、．．．Ｉ_kがシリアル出力端子ｏｕｔより出
力され、同時に、シリアル入力端子ｉｎから入力されて
きたｒビットのデータ（ｉｎ₃〜ｉｎ_k）がレジスタ２
ｂ₁₃〜２ｂ_1kに格納される。

【００３８】そして、データＩ₁〜Ｉ_kがシリアル出力
端子ｏｕｔより出力され終り、データｉｎ₁〜ｉｎ_kが
レジスタ２ｂ₁₁〜２ｂ_1kに格納された時点でパラレル出
力端子ＯＯ₁〜ＯＯ_kからデータを取り出すことにより
ｉｎ₁〜ｉｎ_kがパラレルに出力される。

【００３９】また、図４のＣにおいては、パラレルロー
ド入力端子Ｉ₁〜Ｉ_kから入力されてきたデータをスイ
ッチ３ｂ₂₁〜３ｂ_2kをｏｎすることにより、ｒビットの
データを記憶するメモリ素子３ｂ₁₁〜３ｂ_1kに格納す
る。スイッチ３ｂ₂₁〜３ｂ_2kの制御は、スイッチ制御回
路により行われる。スイッチ３ｂ₂₁〜３ｂ_2kは連動して
切れ代わる。なおデータＩ₁〜Ｉ_kを取り込んだ後は、
スイッチ３ｂ₂₁〜３ｂ_2kはｏｆｆする。

【００４０】単位時間（１サイクル間）たつと、スイッ
チ３ｂ₄₁をｏｎすることにより、メモリ素子３ｂ₁₁に格
納されていたデータＩ₁がシリアル出力端子ｏｕｔより
出力され、同時に、スイッチ３ｂ₃₁をｏｎすることによ
り、シリアル入力端子ｉｎから入力されてきたデータ
（ｉｎ₁とする）がメモリ素子３ｂ₁₁に格納される。

【００４１】さらに、単位時間（１サイクル間）たつ
と、スイッチ３ｂ₄₂をｏｎすることにより、メモリ素子
３ｂ₁₂に格納されていたデータＩ₂がシリアル出力端子
ｏｕｔより出力され、同時に、スイッチ３ｂ₃₂をｏｎす
ることにより、シリアル入力端子ｉｎから入力されてき
たデータ（ｉｎ₂とする。）がメモリ素子３ｂ₁₂に格納
される。

【００４２】以下、同様の操作が行われ、順次データＩ
₃、Ｉ₄、・・・Ｉ_kがシリアル出力端子ｏｕｔより出
力され、同時に、シリアル入力端子ｉｎから入力されて
きたｒビットのデータ（ｉｎ₃〜ｉｎ_k）がメモリ素子
３ｂ₁₃〜３ｂ_1kに格納される。

【００４３】そして、データＩ₁〜Ｉ_kがシリアル出力
端子ｏｕｔより出力され終り、ｉｎ₁〜ｉｎ_kがメモリ
素子３ｂ₁₁〜３ｂ_1kに格納された時点でパラレル出力端
子ＯＯ₁〜ＯＯ_kからデータを取り出すことにより、ｉ
ｎ₁〜ｉｎ_kがパラレルに出力される。

【００４４】図４のＢ、図４のＣにおいて、注意して欲
しい点は、レジスタもしくはメモリ素子が合計ｋｒビッ
ト分しかないことであり、これは、パラレルにデータを
取り込んでシリアルに出力するパラレル／シリアル変換
回路と、同程度の回路規模である。なお、パラレル／シ
リアル変換回路もパラレルにデータを取り込むために、
合計ｋｒビット分のレジスタもしくはメモリ素子が必要
である。

【００４５】このように、本発明で用いているシフトレ
ジスタは、パラレルロード入力端子から入力されてきた
データをシリアル出力端子から順々に出力するととも
に、シリアル入力端子から入力されてきたデータをパラ
レル出力端子からパラレルに出力する回路のことをさし
ており、図４のＢ、Ｃに限定されるものではない。

【００４６】そこで図３において、この図は、ｍ＝２の
場合である。この図において、パラレル／シリアル変換
回路１２、シフトレジスタ７２、セレクタ３２、ｒビッ
ト加算器４２、及びレジスタ５２と、パラレル／シリア
ル変換回路１３、シフトレジスタ７３、セレクタ３３、
ｒビット加算器４３、及びレジスタ５３の構成はそれぞ
れ上述の図１とほぼ同じなので、説明は省略する。ただ
１つ違う点は、図１は、パラレル／シリアル変換回路及
びシフトレジスタに取り込んだデータｐｒビットを、ｒ
ビットずつｐサイクルかけて出力して、その出力データ
をｒビット加算器でｐサイクルかけて加算を行っていた
のに対し、この実施例（図３）では、各パラレル／シリ
アル変換回路及びシフトレジスタにはｐｒ／２ビットし
か取り込まずｒビットずつｐ／２サイクルかけて出力
して、その出力データをｒビット加算器でｐ／２サイク
ルかけて加算を行っている点である。

【００４７】従って、従来ｐ重の時分割多重処理で、即
ちｐサイクルかけて処理していたのに対し、本発明で
は、ｐ／２重の時分割多重処理で、即ちｐ／２サイクル
かけて処理しているので、従来の２倍の高速処理が可能
となる。

【００４８】すなわち、パラレル／シリアル変換回路１
２、２２、セレクタ３２、ｒビット加算器４２、及びレ
ジスタ５２で入力データＡの下位側＝（Ａ_(p/2)r-1〔Ｍ
ＳＢ〕，Ａ_(p/2)r-2，・・・Ａ₁,Ａ₀ 〔ＬＳＢ〕）及び
Ｂの下位側＝（Ｂ_(p/2)r-1〔ＭＳＢ〕，Ｂ_(p/2)r-2，・
・・Ｂ₁,Ｂ₀ 〔ＬＳＢ〕）の加算を行い、その加算結果
を順次ｒビットずつ加算器４２の和出力（Ｓ）から出力
していく。

【００４９】また、パラレル／シリアル変換回路１３、
２３、セレクタ３３、ｒビット加算器４３、及びレジス
タ５３で入力データＡの上位側＝（Ａ_pr-1〔ＭＳＢ〕，
Ａ_pr _-2，・・・Ａ_(p/2)r+1，Ａ_(p/2)r〔ＬＳＢ〕）及び
Ｂの上位側＝（Ｂ_pr-1〔ＭＳＢ〕，Ｂ_pr-2，・・・Ｂ
_(p/2)r+1，Ｂ_(p/2)r〔ＬＳＢ〕）の加算を行い、その加
算結果を順次ｒビットずつ加算器４３の和出力（Ｓ）か
ら出力していく。

【００５０】しかし、これらの加算がｐ／２サイクルか
けて行われた時点で、下位側から上位側への、即ち（ｐ
／２）ｒビット目への桁上げ（キャリ）が加算器４２の
桁上げ出力（Ｃｏ）から出力されており、このキャリを
上位側に、即ち（ｐ／２）ｒビット目に加算しなくては
いけない。

【００５１】そこでレジスタ群１１１、１１２は、上位
ビット側の入力タイミングを、下位ビット側の入力タイ
ミングより、ｐ／２サイクル遅らせるためのものであ
り、従ってレジスタ群１１１、１１２に供給するクロッ
クは、レジスタ５２、５３に供給するクロックのｐ／２
倍の遅さのものである。また、下位ビット側の出力タイ
ミングは、上位ビット側の出力タイミングより、ｐ／２
サイクル早めに出力されてしまうので、レジスタ群１１
３により、下位ビット側の出力を遅らせている。従っ
て、レジスタ群１１３に供給するクロックもレジスタ５
２、５３に供給するクロックｐ／２倍の遅さのものであ
る。

【００５２】従ってパラレル／シリアル変換回路１２、
７２、セレクタ３２、ｒビット加算器４２、及びレジス
タ５２で入力データＡの下位側＝（Ａ_(p/2)r-1〔ＭＳ
Ｂ〕，Ａ_(p/2)r-2，・・・Ａ₁,Ａ₀ 〔ＬＳＢ〕）及びＢ
の下位側＝（Ｂ_(p/2)r-1〔ＭＳＢ〕，Ｂ_(p/2)r-2，・・
・Ｂ₁,Ｂ₀ 〔ＬＳＢ〕）の加算を行い、その加算結果を
順次ｒビットずつ加算器４２の和出力（Ｓ）から出力し
ていく。そしてシリアル／パラレル変換回路７２に取り
込まれ、シリアル／パラレル変換回路７２のパラレル出
力端子からパラレルに出力される。

【００５３】これらの加算はｐ／２サイクルかけて行わ
れ、そしてｐ／２サイクル後には、下位ビット側から上
位ビット側への、即ち（ｐ／２）ｒビット目への桁上げ
（キャリ）が加算器４２の桁上げ出力（Ｃｏ）から出力
されており、このキャリを上位側に、即ち（ｐ／２）ｒ
ビット目に加算しなくてはいけない。

【００５４】ところで、上位ビット側のデータであるＡ
の上位側＝（Ａ_pr-1〔ＭＳＢ〕，Ａ_pr-2，・・・Ａ
_(p/2)r+1，Ａ_(p/2)r〔ＬＳＢ〕）及びＢの上位側＝（Ｂ
_pr-1〔ＭＳＢ〕，Ｂ_pr-2，・・・Ｂ_(p/2)r+1，Ｂ_(p/2)r
〔ＬＳＢ〕）は、レジスタ群１１１、１１２を介するこ
とによりｐ／２サイクル遅れて、パラレル／シリアル変
換回路１３、７３、セレクタ３３、ｒビット加算器４
３、及びレジスタ５３に入力されるので、加算器４３で
（ｐ／２）ｒ〜（ｐ／２＋１）ｒ−１ビット目の計算を
行うときに、セレクタ３３をレジスタ５２の出力側にす
ることにより、下位ビット側から上位ビット側への、即
ち（ｐ／２）ｒビット目への桁上げ（キャリ）も、加算
器４３で計算できる。

【００５５】このとき、加算器４３で、
（Ａ_(p/2+1)r-1，Ａ_(p/2+1)r-2，・・・Ａ_(p/2)r+1，Ａ
_(p/2)r）と（Ｂ_(p/2+1)r-1，Ｂ_(p/2+1)r-2，・・・Ｂ
_(p/2)r+1，Ｂ_(p/2)r）及び、下位ビット側から上位ビッ
ト側への、即ち（ｐ／２）ｒビット目への桁上げ（キャ
リ）の加算を行い、（ｐ／２）ｒ〜（ｐ／２＋１）ｒ−
１ビット目の値及び（ｐ／２＋１）ｒビット目への桁上
げを求める。また（ｐ／２）ｒ〜（ｐ／２＋１）ｒ−１
ビット目の値はシリアル／パラレル変換回路７３のシリ
アル入力端子ｉｎからシリアル／パラレル変換回路７３
に取り込まれる。そして、（ｐ／２＋１）ｒビット目へ
の桁上げ値は、レジスタ５３に格納される。

【００５６】次の時刻には、（Ａ_(p/2+2)r-1，Ａ
_(p/2+2)r-2，・・・Ａ_(p/2+1)r+1，Ａ_(p/2 _+1)r）と（Ｂ
_(p/2+2)r-1，Ｂ_(p/2+2)r-2，・・・Ｂ_(p/2+1)r+1，Ｂ
_(p/2+1)r）及び、レジスタ５３に格納されている（ｐ／
２＋１）ｒビット目への桁上げ値の加算を行い、（ｐ／
２＋１）ｒ〜（ｐ／２＋２）ｒ−１ビット目の値及び
（ｐ／２＋２）ｒビット目への桁上げを求める。また
（ｐ／２＋１）ｒ〜（ｐ／２＋２）ｒ−１ビット目の値
はシリアル／パラレル変換回路７３のシリアル入力端子
ｉｎからシリアル／パラレル変換回路７３に取り込まれ
る。そして、（ｐ／２＋２）ｒビット目への桁上げ値
は、レジスタ５３に格納される。

【００５７】さらにその次の時刻には、
（Ａ_(p/2+3)r-1，Ａ_(p/2+3)r-2，・・・Ａ_(p/2+2)r ₊₁，
Ａ_(p/2+2)r）と（Ｂ_(p/2+3)r-1，Ｂ_(p/2+3)r-2，・・・
Ｂ_(p/2+2)r+1，Ｂ_(p _/2+2)r）及び、レジスタ５３に格納
されている（ｐ／２＋２）ｒビット目への桁上げ値の加
算を行い、（ｐ／２＋２）ｒ〜（ｐ／２＋３）ｒ−１ビ
ット目の値及び（ｐ／２＋３）ｒビット目への桁上げを
求める。また（ｐ／２＋２）ｒ〜（ｐ／２＋３）ｒ−１
ビット目の値はシリアル／パラレル変換回路７３のシリ
アル入力端子ｉｎからシリアル／パラレル変換回路７３
に取り込まれる。そして、（ｐ／２＋３）ｒビット目へ
の桁上げ値は、レジスタ５３に格納される。以下、同様
にしてｐｒ−１ビット目まで求まる。

【００５８】かくして、（ｐ／２）ｒ〜ｐｒ−１ビット
目まで求まり、その結果がシリアル／パラレル変換回路
７３に取り込まれた時点において、シリアル／パラレル
変換回路７３のパラレル出力端子からデータを取り出せ
ば、「Ａ＋Ｂ」の加算結果の内、（ｐ／２）ｒ〜ｐｒ−
１ビット目がパラレルに求まる。また、下位側（０〜
（ｐ／２）ｒ−１ビット目）の出力であるシリアル／パ
ラレル変換回路７２の出力は、シリアル／パラレル変換
回路７３からの上位側の出力タイミングと合わせるため
にｐ／２サイクル遅らせる必要がある。そのために、レ
ジスタ群１１３を介して出力させている。なお図３の太
線は、ｒビットのバス線を示す。

【００５９】今、２つのデータ（Ａ、Ｂ）の加算の場合
について、本発明を適用した例を示したが一般にｎ個の
データの加算の場合には、各データを上位側と下位側に
分け、それぞれ、パラレル／シリアル変換回路にてｒビ
ット毎に順次加算器に供給していけば良い。ただし、こ
の場合は、加算器では、上述の図３に示す加算を行うこ
とになる。さらに、各入力データを上位側と下位側の２
つに分けるのではなく、３つ以上のグループに分けるこ
とも可能である。

【００６０】こうして上述の装置によれば、入力データ
をｍ個のグループに分け、下位ビット側のグループでの
加算が終り、上位ビット側のグループへの桁上げが求ま
った時刻において、上位ビット側のグループを入力し、
下位グループからの桁上げをも含めた形で加算を行うこ
とにより、従来よりもさらに処理速度を高速化できるも
のである。また入力段にある１つのパラレル／シリアル
変換回路と、出力段にあるシリアル／パラレル変換回路
を、１つのシフトレジスタで兼用することにより、回路
をより小さくできるものである。

【００６１】

【発明の効果】この発明によれば、入力データをｍ個の
グループに分け、下位ビット側のグループでの加算が終
り、上位ビット側のグループへの桁上げが求まった時刻
において、上位ビット側のグループを入力し、下位グル
ープからの桁上げをも含めた形で加算を行うことによ
り、従来よりもさらに処理速度を高速化できるようにな
った。また入力段にある１つのパラレル／シリアル変換
回路と、出力段にあるシリアル／パラレル変換回路を、
１つのシフトレジスタで兼用することにより、回路をよ
り小さくできるようになった。

【図面の簡単な説明】

【図１】本発明による加算回路の一例の構成図である。

【図２】その説明のための図である。

【図３】本発明による加算回路の他の例の構成図であ
る。

【図４】その説明のための図である。

【図５】従来の加算回路のの構成図である。

【図６】その説明のための図である。

【符号の説明】

１２、２２、１３、２３パラレル／シリアル変換回路３２、３３セレクタ４２、４３ｒビット加算器５２、５３レジスタ６２、６３シリアル／パラレル変換回路１１１、１１２、１１３レジスタ群

Claims

【特許請求の範囲】

【請求項１】パラレルに入力されてくる複数の入力デ
ータを加算して、その加算結果をパラレルに出力する加
算回路において、各入力データを複数のグループに分け、各グループ毎に
パラレル／シリアル変換器を介して、加算器により加算
し、シリアル／パラレル変換器を介して出力するように
し、下位ビット側のグループでの加算が終り上位ビット
側のグループへの桁上げが求まる時刻までの遅延回路を
介することにより、上位ビット側のグループの上記パラ
レル／シリアル変換器への入力を遅らせ、下位グループ
からの桁上げをも含めた形で上記加算器により加算を行
い、上位ビット側のグループでの加算が終り上記シリア
ル／パラレル変換器から出力される時刻までの遅延回路
を介することにより下位ビット側のグループの上記シリ
アル／パラレル変換器からの出力を遅らせることを特徴
とする加算回路。
【請求項２】パラレルに入力されてくるｎ個の入力デ
ータを加算して、その加算結果をパラレルに出力する加
算回路において、各入力データを複数のグループに分け、上記入力データ
の内ｎ−１個の入力データは各グループ毎にパラレル／
シリアル変換器を介して、残りの１個の入力データは各
グループ毎にシフトレジスタを介して、加算器に入力
し、上記加算器により加算し、加算結果を上記シフトレ
ジスタに入力し、下位ビット側のグループでの加算が終
り上位ビット側のグループへの桁上げが求まる時刻まで
の遅延回路を介することにより、上位ビット側のグルー
プの上記上位ビット側のパラレル／シリアル変換器及び
上位ビット側のシフトレジスタへの入力を遅らせ、下位
グループからの桁上げをも含めた形で上記上位ビット側
の加算器により加算を行い、上位ビット側のグループで
の加算が終り上記上位ビット側のシフトレジスタから上
位ビット側の加算結果がパラレル出力される時刻までの
遅延回路を介することにより、上記下位ビット側のシフ
トレジスタからの出力である下位ビット側の加算結果を
遅らせることを特徴とする加算回路。