JPH1185470A - 演算回路 - Google Patents
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- JPH1185470A JPH1185470A JP9235712A JP23571297A JPH1185470A JP H1185470 A JPH1185470 A JP H1185470A JP 9235712 A JP9235712 A JP 9235712A JP 23571297 A JP23571297 A JP 23571297A JP H1185470 A JPH1185470 A JP H1185470A
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- arithmetic
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- arithmetic circuit
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Abstract
(57)【要約】
【課題】回路規模のコンパクト化が図られ、かつ複雑な
順序制御が不要な演算回路を提供する。 【解決手段】加算回路１３，インバータ２０を有する乗
算器２１と加算器１４を有する乗算器２２とからなる第
１の演算回路でＭ×７５，Ｓ×７５の演算を行ない演算
結果をＭレジスタ１６，Ｓレジスタ１７に格納するとと
もにデータＦをＦレジスタ１８に格納し、第１の演算回
路および加算回路１９からなる第２の演算回路でＭ×７
５に６０を乗算しさらにＳ×７５とＦとを加算する。
順序制御が不要な演算回路を提供する。 【解決手段】加算回路１３，インバータ２０を有する乗
算器２１と加算器１４を有する乗算器２２とからなる第
１の演算回路でＭ×７５，Ｓ×７５の演算を行ない演算
結果をＭレジスタ１６，Ｓレジスタ１７に格納するとと
もにデータＦをＦレジスタ１８に格納し、第１の演算回
路および加算回路１９からなる第２の演算回路でＭ×７
５に６０を乗算しさらにＳ×７５とＦとを加算する。
Description
【０００１】
【発明の属する技術分野】本発明は、入力データが書き
込まれ演算結果が読み出されるタイプの演算回路に関す
る。
込まれ演算結果が読み出されるタイプの演算回路に関す
る。
【０００２】
【従来の技術】従来より、フルアダーを複数個並列に配
置して構成された並列型乗算回路が知られてる。このよ
うな並列型乗算回路で、例えばデータＡを入力しＡ×７
５の乗算を行なうには、以下に示すような４つの部分積
を４つのフルアダーでたし算することにより行なわれ
る。
置して構成された並列型乗算回路が知られてる。このよ
うな並列型乗算回路で、例えばデータＡを入力しＡ×７
５の乗算を行なうには、以下に示すような４つの部分積
を４つのフルアダーでたし算することにより行なわれ
る。
【０００３】Ａ×７５＝（Ａ＜＜６）＋（Ａ＜＜３）＋
（Ａ＜＜１）＋Ａ ここで、Ａ＜＜６はデータＡを左に６ビットシフトして
生成された部分積（×６４）、Ａ＜＜３はデータＡを左
に３ビットシフトして生成された部分積（×８）、Ａ＜
＜１はデータＡを左に１ビットシフトして生成された部
分積（×２）、ＡはデータＡそのもの、即ちシフトなし
の部分積（×１）である。
（Ａ＜＜１）＋Ａ ここで、Ａ＜＜６はデータＡを左に６ビットシフトして
生成された部分積（×６４）、Ａ＜＜３はデータＡを左
に３ビットシフトして生成された部分積（×８）、Ａ＜
＜１はデータＡを左に１ビットシフトして生成された部
分積（×２）、ＡはデータＡそのもの、即ちシフトなし
の部分積（×１）である。
【０００４】また、１つのフルアダーで部分積を順次累
積することにより乗算を行なう直列型乗算回路も知られ
ている。
積することにより乗算を行なう直列型乗算回路も知られ
ている。
【０００５】
【発明が解決しようとする課題】しかし、並列型乗算回
路は、フルアダーを複数個並列に配置した構成であるた
め、演算結果を得るまでの処理時間は短くて済むものの
回路規模が大きいという問題がある。一方、直列型乗算
回路は、１つのフルアダーで部分積を順次累積するもの
であるため、回路規模は小さくて済むものの演算結果を
得るまでの処理時間が長いという問題がある。また、部
分積を順次累積するための、基準クロックで制御される
複雑な順序制御回路が必要であるという問題もある。
路は、フルアダーを複数個並列に配置した構成であるた
め、演算結果を得るまでの処理時間は短くて済むものの
回路規模が大きいという問題がある。一方、直列型乗算
回路は、１つのフルアダーで部分積を順次累積するもの
であるため、回路規模は小さくて済むものの演算結果を
得るまでの処理時間が長いという問題がある。また、部
分積を順次累積するための、基準クロックで制御される
複雑な順序制御回路が必要であるという問題もある。
【０００６】本発明は、上記事情に鑑み、回路規模のコ
ンパクト化が図られ、かつ複雑な順序制御が不要な演算
回路を提供することを目的とする。
ンパクト化が図られ、かつ複雑な順序制御が不要な演算
回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成する本発
明の演算回路は、入力データが書き込まれ演算結果が読
み出される演算回路において、 （１）書き込まれたデータに対し所定の第１の演算を行
なう第１の演算回路 （２）上記第１の演算回路による第１の演算結果を一時
的に格納しておくレジスタ （３）上記第１の演算回路の中の一部もしくは全部から
なる共用回路をその第１の演算回路と共用し、上記レジ
スタに格納された第１の演算結果が入力されて第２の演
算を行なうことにより最終的な演算結果を得る第２の演
算回路 を備えたことを特徴とする。
明の演算回路は、入力データが書き込まれ演算結果が読
み出される演算回路において、 （１）書き込まれたデータに対し所定の第１の演算を行
なう第１の演算回路 （２）上記第１の演算回路による第１の演算結果を一時
的に格納しておくレジスタ （３）上記第１の演算回路の中の一部もしくは全部から
なる共用回路をその第１の演算回路と共用し、上記レジ
スタに格納された第１の演算結果が入力されて第２の演
算を行なうことにより最終的な演算結果を得る第２の演
算回路 を備えたことを特徴とする。
【０００８】本発明の演算回路は、入力データを書き込
み、演算結果を読み出すタイプの演算回路である。この
ようなタイプの演算回路を用いると、入力データを書き
込むステップと、演算結果を読み出すステップとの２段
階のステップが必要である。本発明は、この点に着目し
たものであり、入力データが書き込まれたタイミングで
先ず途中まで演算しておき、次いで、例えば演算結果が
読み出されるのに先立って、後半部分の演算を行ない、
これら２回の演算で最終の演算結果を得るように構成し
たものである。このような演算手法は、汎用な演算を行
なう演算回路を構成するには不向きな点もあるが、２回
の演算で同一の部分演算を含むような演算回路を構成す
るときに回路規模のコンパクト化が図られる。
み、演算結果を読み出すタイプの演算回路である。この
ようなタイプの演算回路を用いると、入力データを書き
込むステップと、演算結果を読み出すステップとの２段
階のステップが必要である。本発明は、この点に着目し
たものであり、入力データが書き込まれたタイミングで
先ず途中まで演算しておき、次いで、例えば演算結果が
読み出されるのに先立って、後半部分の演算を行ない、
これら２回の演算で最終の演算結果を得るように構成し
たものである。このような演算手法は、汎用な演算を行
なう演算回路を構成するには不向きな点もあるが、２回
の演算で同一の部分演算を含むような演算回路を構成す
るときに回路規模のコンパクト化が図られる。
【０００９】ここで、上記共用回路が、乗算器を含むも
のであってもよい。このように、共用回路が乗算器を含
むと、１つの乗算器で２回にわたり乗算を行なうことが
できるため、１つの乗算器で一度に乗算を行なう場合と
比較し、大きな数の乗算を回路規模の小さな乗算器で行
なうことができる。また、上記共用回路が、データどう
しを加算する加算回路を有する乗算器を含むものであ
り、上記第１の演算回路が構成された状態において上記
加算器に乗算のために入力されるデータの数の方が、上
記第２の演算回路が構成された状態において上記加算器
に乗算のために入力されるデータの数よりも少ない数と
なるように、上記第１の演算と上記第２の演算との演算
内容が分配されてなることが好ましい。
のであってもよい。このように、共用回路が乗算器を含
むと、１つの乗算器で２回にわたり乗算を行なうことが
できるため、１つの乗算器で一度に乗算を行なう場合と
比較し、大きな数の乗算を回路規模の小さな乗算器で行
なうことができる。また、上記共用回路が、データどう
しを加算する加算回路を有する乗算器を含むものであ
り、上記第１の演算回路が構成された状態において上記
加算器に乗算のために入力されるデータの数の方が、上
記第２の演算回路が構成された状態において上記加算器
に乗算のために入力されるデータの数よりも少ない数と
なるように、上記第１の演算と上記第２の演算との演算
内容が分配されてなることが好ましい。
【００１０】このように、加算器にデータを入力して第
１の演算と第２の演算との演算内容を分配すると、第２
の演算回路では、乗算用には空いている加算器の入力部
をデータどうしの加算演算に使用することができる。ま
た、本発明では、上記レジスタとして、ラッチ回路を使
用することができる。このため、レジスタとしてフリッ
プフロップ回路を用いる場合と比較し、回路規模が小さ
くて済む。
１の演算と第２の演算との演算内容を分配すると、第２
の演算回路では、乗算用には空いている加算器の入力部
をデータどうしの加算演算に使用することができる。ま
た、本発明では、上記レジスタとして、ラッチ回路を使
用することができる。このため、レジスタとしてフリッ
プフロップ回路を用いる場合と比較し、回路規模が小さ
くて済む。
【００１１】前述した直列型乗算回路は、１つのフルア
ダーで部分積を演算するとともに部分積どうしを順次累
積する構成であるため、途中段階の演算結果はフリップ
フロップからなるレジスタに格納しておく必要がある。
このレジスタとして仮にラッチ回路を使用すると、フル
アダーとレジスタとの間に制御されないフィードバック
ループが形成され、フルアダーによる演算結果が再びフ
ルアダーに非同期的に入力され、暴走してしまうからで
ある。このため、直列形乗算回路では、フリップフロッ
プからなるレジスタが用いられ、複雑な順序制御を行な
う必要がある。
ダーで部分積を演算するとともに部分積どうしを順次累
積する構成であるため、途中段階の演算結果はフリップ
フロップからなるレジスタに格納しておく必要がある。
このレジスタとして仮にラッチ回路を使用すると、フル
アダーとレジスタとの間に制御されないフィードバック
ループが形成され、フルアダーによる演算結果が再びフ
ルアダーに非同期的に入力され、暴走してしまうからで
ある。このため、直列形乗算回路では、フリップフロッ
プからなるレジスタが用いられ、複雑な順序制御を行な
う必要がある。
【００１２】これに対し、本発明の演算回路において
は、マルチプレクサあるいはスイッチ回路等で第１の演
算回路と第２の演算回路との切り換えを行なえばよく、
第１の演算回路による途中の演算結果がレジスタを経由
して非同期的にフィードバックされても問題はなく、第
１の演算回路から第２の演算回路に切り換えられた時点
で非同期的に第２の演算回路による演算が実行される。
従って、本発明では、レジスタはラッチ回路からなるも
のであってもよく、さらに複雑な順序制御も不要であ
る。
は、マルチプレクサあるいはスイッチ回路等で第１の演
算回路と第２の演算回路との切り換えを行なえばよく、
第１の演算回路による途中の演算結果がレジスタを経由
して非同期的にフィードバックされても問題はなく、第
１の演算回路から第２の演算回路に切り換えられた時点
で非同期的に第２の演算回路による演算が実行される。
従って、本発明では、レジスタはラッチ回路からなるも
のであってもよく、さらに複雑な順序制御も不要であ
る。
【００１３】また、上記演算回路が、３つの入力データ
Ｍ，Ｓ，Ｆを入力し、Ｍ×４５００＋Ｓ×７５＋Ｆの演
算を行なう演算回路であって、上記第１の演算回路が、
Ｍ×７５およびＳ×７５の第１の演算を実行する回路で
あり、上記第２の演算回路が、第１の演算結果の１つで
あるＭ×７５に６０を乗算するとともにその乗算結果に
第１の演算結果の１つであるＳ×７５と入力データＦと
を加算することにより、（Ｍ×７５）×６０＋Ｓ×７５
＋Ｆ＝Ｍ×４５００＋Ｓ×７５＋Ｆの演算結果を得る回
路であることも好ましい形態である。
Ｍ，Ｓ，Ｆを入力し、Ｍ×４５００＋Ｓ×７５＋Ｆの演
算を行なう演算回路であって、上記第１の演算回路が、
Ｍ×７５およびＳ×７５の第１の演算を実行する回路で
あり、上記第２の演算回路が、第１の演算結果の１つで
あるＭ×７５に６０を乗算するとともにその乗算結果に
第１の演算結果の１つであるＳ×７５と入力データＦと
を加算することにより、（Ｍ×７５）×６０＋Ｓ×７５
＋Ｆ＝Ｍ×４５００＋Ｓ×７５＋Ｆの演算結果を得る回
路であることも好ましい形態である。
【００１４】本発明は、一例として、Ｍ×４５００＋Ｓ
×７５＋Ｆの演算に好適に適用することができる。具体
的には実施形態の欄で説明する。また、上記第１の演算
を実行するときのみ上記第１の演算回路が構成されるよ
うに回路を切り換える切換手段を備えたものが好まし
い。第１の演算が終了した後直ちに第２の演算が実行さ
れ、演算結果を読み出す際にはその演算結果を直ちに読
み出すことができる。
×７５＋Ｆの演算に好適に適用することができる。具体
的には実施形態の欄で説明する。また、上記第１の演算
を実行するときのみ上記第１の演算回路が構成されるよ
うに回路を切り換える切換手段を備えたものが好まし
い。第１の演算が終了した後直ちに第２の演算が実行さ
れ、演算結果を読み出す際にはその演算結果を直ちに読
み出すことができる。
【００１５】
【発明の実施の形態】以下、本発明の実施形態について
説明する。図１は、本発明の演算回路の一実施形態の回
路図である。本実施形態の演算回路は、入力データＭ
BCD ，ＳBCD ，ＦBCD が書き込まれ、次いで、演算結果
としてＭ×４５００＋Ｓ×７５＋Ｆの値が読み出される
タイプの演算回路である。
説明する。図１は、本発明の演算回路の一実施形態の回
路図である。本実施形態の演算回路は、入力データＭ
BCD ，ＳBCD ，ＦBCD が書き込まれ、次いで、演算結果
としてＭ×４５００＋Ｓ×７５＋Ｆの値が読み出される
タイプの演算回路である。
【００１６】図１に示す演算回路を構成するＢＣＤ／Ｂ
ＩＮ変換回路１１には、図示しないＣＰＵから、８ビッ
トのＢＣＤコードからなるデータＭBCD が先ず入力され
る。ＢＣＤ／ＢＩＮ変換回路１１では、入力されたデー
タＭBCD を、７ビットのバイナリコードからなるＭBIN
に変換する。セレクタ１２は、入力端子１を経由して入
力された、ＢＣＤ／ＢＩＮ変換回路１１からのデータを
出力する第１のモードと、入力端子２を経由して入力さ
れた、後述するＭレジスタ１６からのデータを出力する
第２のモードとを有する。セレクタ１２では、図示しな
いＣＰＵからデータＭBCD ，ＳBCD ，ＦBCD が書き込ま
れるにあたってのみ、第１のモードに切り換えられる。
ここでは、セレクタ１２は第１のモードに切り換えら
れ、セレクタ１２の入力端子１に入力されたデータＭ
BIN がそのセレクタ１２から出力される。出力されたデ
ータＭBIN は乗算器２１に入力される。この乗算器２１
は、入力されたデータを左に４ビットシフト（×１６）
するための配線（図示せず）と、入力されたデータを反
転するためのインバータ２０と、それら配線，インバー
タ２０により生成されたデータどうしを加算する加算回
路１３とを有する。
ＩＮ変換回路１１には、図示しないＣＰＵから、８ビッ
トのＢＣＤコードからなるデータＭBCD が先ず入力され
る。ＢＣＤ／ＢＩＮ変換回路１１では、入力されたデー
タＭBCD を、７ビットのバイナリコードからなるＭBIN
に変換する。セレクタ１２は、入力端子１を経由して入
力された、ＢＣＤ／ＢＩＮ変換回路１１からのデータを
出力する第１のモードと、入力端子２を経由して入力さ
れた、後述するＭレジスタ１６からのデータを出力する
第２のモードとを有する。セレクタ１２では、図示しな
いＣＰＵからデータＭBCD ，ＳBCD ，ＦBCD が書き込ま
れるにあたってのみ、第１のモードに切り換えられる。
ここでは、セレクタ１２は第１のモードに切り換えら
れ、セレクタ１２の入力端子１に入力されたデータＭ
BIN がそのセレクタ１２から出力される。出力されたデ
ータＭBIN は乗算器２１に入力される。この乗算器２１
は、入力されたデータを左に４ビットシフト（×１６）
するための配線（図示せず）と、入力されたデータを反
転するためのインバータ２０と、それら配線，インバー
タ２０により生成されたデータどうしを加算する加算回
路１３とを有する。
【００１７】ここで、本実施形態の演算回路で実行され
る演算、即ちＭ×４５００＋Ｓ×７５＋Ｆは、（Ｍ×６
０＋Ｓ）×７５＋Ｆと表わすことができる。さらに、 ７５＝１５×５＝（１６−１）×（４＋１） ６０＝１５×４＝（１６−１）×４ と表わすことができる。
る演算、即ちＭ×４５００＋Ｓ×７５＋Ｆは、（Ｍ×６
０＋Ｓ）×７５＋Ｆと表わすことができる。さらに、 ７５＝１５×５＝（１６−１）×（４＋１） ６０＝１５×４＝（１６−１）×４ と表わすことができる。
【００１８】この乗算器２１では、先ずＭ×７５＝Ｍ×
（１６−１）×（４＋１）の演算のうちのＭ×（１６−
１）の演算が行なわれる。乗算器２１では、その乗算器
２１を構成する配線により、入力されたデータＭBIN が
左に４ビットシフトされ加算回路１３の一方に入力され
るとともに、インバータ２０により、入力されたデータ
ＭBIN が反転されて加算回路１３の他方に入力される。
加算回路１３では、これら入力されたデータどうしを加
算して、１１ビットのデータ（Ｍ×（１６−１））（以
下、データＭ１５と称する）を生成する。生成されたデ
ータＭ１５は、乗算器２２およびセレクタ１５に入力さ
れる。
（１６−１）×（４＋１）の演算のうちのＭ×（１６−
１）の演算が行なわれる。乗算器２１では、その乗算器
２１を構成する配線により、入力されたデータＭBIN が
左に４ビットシフトされ加算回路１３の一方に入力され
るとともに、インバータ２０により、入力されたデータ
ＭBIN が反転されて加算回路１３の他方に入力される。
加算回路１３では、これら入力されたデータどうしを加
算して、１１ビットのデータ（Ｍ×（１６−１））（以
下、データＭ１５と称する）を生成する。生成されたデ
ータＭ１５は、乗算器２２およびセレクタ１５に入力さ
れる。
【００１９】先ずセレクタ１５について説明する。この
セレクタ１５は、入力端子１を経由して入力された、加
算回路１３からのデータを出力する第１のモードと、入
力端子２を経由して入力された、後述する加算回路１９
からのデータを出力する第２のモードとを有する。セレ
クタ１５では、前述したセレクタ１２と同様に、ＣＰＵ
からデータＭBCD ，ＳBCD ，ＦBCD が書き込まれるにあ
たってのみ、第１のモードに切り換えられる。ここで
は、セレクタ１５は第１のモードに切り換えられてお
り、このためセレクタ１５の入力端子１に入力されたデ
ータＭ１５がそのセレクタ１５から出力される。
セレクタ１５は、入力端子１を経由して入力された、加
算回路１３からのデータを出力する第１のモードと、入
力端子２を経由して入力された、後述する加算回路１９
からのデータを出力する第２のモードとを有する。セレ
クタ１５では、前述したセレクタ１２と同様に、ＣＰＵ
からデータＭBCD ，ＳBCD ，ＦBCD が書き込まれるにあ
たってのみ、第１のモードに切り換えられる。ここで
は、セレクタ１５は第１のモードに切り換えられてお
り、このためセレクタ１５の入力端子１に入力されたデ
ータＭ１５がそのセレクタ１５から出力される。
【００２０】一方、乗算器２２は、入力されたデータを
左に２ビットシフト（×４）するための配線（図示せ
ず）と、それら配線により生成されたデータとセレクタ
１５から出力されたデータとを加算する加算回路１４と
を有する。乗算器２２では、その乗算器２２を構成する
配線により、入力されたデータＭ１５が左に２ビットシ
フトされて加算回路１４の一方に入力されるとともに、
セレクタ１５から出力されたデータＭ１５がそのまま加
算回路１４の他方に入力される。加算回路１４では、こ
れら入力されたデータどうしを加算して、１３ビットの
データＭ１５×（４＋１）、即ちデータ（Ｍ×（１６−
１）×（４＋１））（以下、データＭ７５と称する）を
生成する。
左に２ビットシフト（×４）するための配線（図示せ
ず）と、それら配線により生成されたデータとセレクタ
１５から出力されたデータとを加算する加算回路１４と
を有する。乗算器２２では、その乗算器２２を構成する
配線により、入力されたデータＭ１５が左に２ビットシ
フトされて加算回路１４の一方に入力されるとともに、
セレクタ１５から出力されたデータＭ１５がそのまま加
算回路１４の他方に入力される。加算回路１４では、こ
れら入力されたデータどうしを加算して、１３ビットの
データＭ１５×（４＋１）、即ちデータ（Ｍ×（１６−
１）×（４＋１））（以下、データＭ７５と称する）を
生成する。
【００２１】生成された１３ビットのデータＭ７５は、
ＣＰＵから出力されるＩ／Ｏライト信号ＷMBCDが変化し
たタイミングで、複数のラッチ回路で構成されたＭレジ
スタ１６にラッチされる。ここでは、Ｍレジスタ１６と
してラッチ回路が採用されており、このためＭレジスタ
１６にラッチされる前の乗算器２２からの出力はＭレジ
スタ１６をそのまま通り抜けるが、この通り抜けたデー
タはセレクタ１２に阻止されるため問題はない。このよ
うにして、（Ｍ×６０＋Ｓ）×７５＋Ｆの演算のうちの
Ｍ×７５の演算が行なわれ、その演算結果がＭレジスタ
１６に格納される。
ＣＰＵから出力されるＩ／Ｏライト信号ＷMBCDが変化し
たタイミングで、複数のラッチ回路で構成されたＭレジ
スタ１６にラッチされる。ここでは、Ｍレジスタ１６と
してラッチ回路が採用されており、このためＭレジスタ
１６にラッチされる前の乗算器２２からの出力はＭレジ
スタ１６をそのまま通り抜けるが、この通り抜けたデー
タはセレクタ１２に阻止されるため問題はない。このよ
うにして、（Ｍ×６０＋Ｓ）×７５＋Ｆの演算のうちの
Ｍ×７５の演算が行なわれ、その演算結果がＭレジスタ
１６に格納される。
【００２２】次に、ＢＣＤ／ＢＩＮ変換回路１１にデー
タＳBCD が入力され、前述したデータＭBCD と同様にし
てセレクタ１２，１５，乗算器２１，２２で１３ビット
のデータＳ７５が生成され、Ｉ／Ｏライト信号ＷSBCDが
変化したタイミングで、複数のラッチ回路で構成された
Ｓレジスタ１７にラッチされる。Ｓレジスタ１７にラッ
チされる前の乗算器２２からの出力はＳレジスタ１７を
そのまま通り抜けるが、この通り抜けたデータはセレク
タ１５で阻止される。このようにして、（Ｍ×６０＋
Ｓ）×７５＋Ｆの演算のうちのＳ×７５の演算が行なわ
れ、その演算結果がＳレジスタ１７に格納される。
タＳBCD が入力され、前述したデータＭBCD と同様にし
てセレクタ１２，１５，乗算器２１，２２で１３ビット
のデータＳ７５が生成され、Ｉ／Ｏライト信号ＷSBCDが
変化したタイミングで、複数のラッチ回路で構成された
Ｓレジスタ１７にラッチされる。Ｓレジスタ１７にラッ
チされる前の乗算器２２からの出力はＳレジスタ１７を
そのまま通り抜けるが、この通り抜けたデータはセレク
タ１５で阻止される。このようにして、（Ｍ×６０＋
Ｓ）×７５＋Ｆの演算のうちのＳ×７５の演算が行なわ
れ、その演算結果がＳレジスタ１７に格納される。
【００２３】さらにＢＣＤ／ＢＩＮ変換回路１１にデー
タＦBCD が入力され、そのＢＣＤ／ＢＩＮ変換回路１１
で７ビットのバイナリコードからなるデータＦBIN に変
換され、このデータＦBIN がＩ／Ｏライト信号ＷFBCDが
変化したタイミングで、複数のラッチ回路で構成された
Ｆレジスタ１８にラッチされる。このＦレジスタ１８に
ラッチされる前の不定のデータはセレクタ１５で阻止さ
れる。このようにして、書き込まれたデータＭBCD ，Ｓ
BCD ，ＦBCD に対し、乗算器２１，２２からなる、本発
明にいう第１の演算回路により演算の前半部分（本発明
にいう第１の演算）が行なわれる。この前半部分の演算
終了後、セレクタ１２，１５は第２のモードに切り換え
られ、後半部分の演算に移行する。
タＦBCD が入力され、そのＢＣＤ／ＢＩＮ変換回路１１
で７ビットのバイナリコードからなるデータＦBIN に変
換され、このデータＦBIN がＩ／Ｏライト信号ＷFBCDが
変化したタイミングで、複数のラッチ回路で構成された
Ｆレジスタ１８にラッチされる。このＦレジスタ１８に
ラッチされる前の不定のデータはセレクタ１５で阻止さ
れる。このようにして、書き込まれたデータＭBCD ，Ｓ
BCD ，ＦBCD に対し、乗算器２１，２２からなる、本発
明にいう第１の演算回路により演算の前半部分（本発明
にいう第１の演算）が行なわれる。この前半部分の演算
終了後、セレクタ１２，１５は第２のモードに切り換え
られ、後半部分の演算に移行する。
【００２４】セレクタ１２は、第２のモードに切り換え
られると、入力端子２を経由して入力された、Ｍレジス
タ１６からのデータＭ７５を乗算器２１に出力する。乗
算器２１では、入力されたデータＭ７５を左に４ビット
シフト（×１６）するとともに、入力されたデータＭ７
５をインバータ２０で反転し、さらに加算回路１３で加
算することにより１７ビットのデータ（Ｍ×７５×（１
６−１））を生成する。生成されたデータ（Ｍ×７５×
（１６−１））は乗算器２２に入力される。
られると、入力端子２を経由して入力された、Ｍレジス
タ１６からのデータＭ７５を乗算器２１に出力する。乗
算器２１では、入力されたデータＭ７５を左に４ビット
シフト（×１６）するとともに、入力されたデータＭ７
５をインバータ２０で反転し、さらに加算回路１３で加
算することにより１７ビットのデータ（Ｍ×７５×（１
６−１））を生成する。生成されたデータ（Ｍ×７５×
（１６−１））は乗算器２２に入力される。
【００２５】乗算器２２では、入力されたデータ（Ｍ×
７５×（１６−１））を左に２ビットシフト（×４）し
て、１９ビットのデータ（Ｍ×７５×６０）を生成し、
加算回路１４の一方に入力する。また、加算回路１４の
他方には、加算回路１９により加算された、Ｓレジスタ
１７に格納されているデータＳ７５とＦレジスタ１８に
格納されているデータＦBIN との加算結果データ（Ｓ×
７５＋Ｆ）が、セレクタ１５を経由して入力される。前
述した、乗算器２１，２２からなる第１の演算回路およ
び加算回路１９が、本発明にいう第２の演算回路に相当
する。尚、本発明にいう共用回路は第１の演算回路全体
からなる。加算回路１４では、入力されたデータ（Ｍ×
７５×６０）とデータ（Ｓ×７５＋Ｆ）とを加算して、
１９ビットのデータ（（Ｍ×６０＋Ｓ）×７５＋Ｆ）
（データＸBIN と称する）を出力する。出力されたデー
タＸBIN は、その後の任意のタイミングにおいてＣＰＵ
により読み出される。
７５×（１６−１））を左に２ビットシフト（×４）し
て、１９ビットのデータ（Ｍ×７５×６０）を生成し、
加算回路１４の一方に入力する。また、加算回路１４の
他方には、加算回路１９により加算された、Ｓレジスタ
１７に格納されているデータＳ７５とＦレジスタ１８に
格納されているデータＦBIN との加算結果データ（Ｓ×
７５＋Ｆ）が、セレクタ１５を経由して入力される。前
述した、乗算器２１，２２からなる第１の演算回路およ
び加算回路１９が、本発明にいう第２の演算回路に相当
する。尚、本発明にいう共用回路は第１の演算回路全体
からなる。加算回路１４では、入力されたデータ（Ｍ×
７５×６０）とデータ（Ｓ×７５＋Ｆ）とを加算して、
１９ビットのデータ（（Ｍ×６０＋Ｓ）×７５＋Ｆ）
（データＸBIN と称する）を出力する。出力されたデー
タＸBIN は、その後の任意のタイミングにおいてＣＰＵ
により読み出される。
【００２６】本実施形態の演算回路では、このようにＭ
×４５００＋Ｓ×７５＋Ｆの値、即ち（Ｍ×６０＋Ｓ）
×７５＋Ｆの値を求めるにあたり、乗算器２１，２２か
らなる第１の演算回路によりＭ×７５，Ｓ×７５の演算
を行ない、その第１の演算回路および加算回路１９から
なる第２の演算回路により、Ｍ×７５に６０を乗算して
さらにＳ×７５と変数Ｆとを加算するものであるため、
第１の演算回路（共用回路）を共用することとなり、回
路規模が小さくて済む。また、１つの演算回路で一度に
行なう場合と比較し、大きな数の乗算であるＭ×４５０
０の演算を、２回に分けて回路規模の小さな乗算器で行
なうことができる。さらに、Ｍレジスタ１６，Ｓレジス
タ１７，Ｆレジスタ１８は、それぞれ複数のラッチ回路
で構成されているため、複数のフリップフロップ回路で
構成されたレジスタと比較し、回路規模が小さくて済
む。従って、回路規模のコンパクト化が図られる。
×４５００＋Ｓ×７５＋Ｆの値、即ち（Ｍ×６０＋Ｓ）
×７５＋Ｆの値を求めるにあたり、乗算器２１，２２か
らなる第１の演算回路によりＭ×７５，Ｓ×７５の演算
を行ない、その第１の演算回路および加算回路１９から
なる第２の演算回路により、Ｍ×７５に６０を乗算して
さらにＳ×７５と変数Ｆとを加算するものであるため、
第１の演算回路（共用回路）を共用することとなり、回
路規模が小さくて済む。また、１つの演算回路で一度に
行なう場合と比較し、大きな数の乗算であるＭ×４５０
０の演算を、２回に分けて回路規模の小さな乗算器で行
なうことができる。さらに、Ｍレジスタ１６，Ｓレジス
タ１７，Ｆレジスタ１８は、それぞれ複数のラッチ回路
で構成されているため、複数のフリップフロップ回路で
構成されたレジスタと比較し、回路規模が小さくて済
む。従って、回路規模のコンパクト化が図られる。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
回路規模のコンパクト化が図られ、かつ複雑な順序制御
が不要な演算回路を得ることができる。
回路規模のコンパクト化が図られ、かつ複雑な順序制御
が不要な演算回路を得ることができる。
【図面の簡単な説明】
【図１】本発明の演算回路の一実施形態の回路図であ
る。
る。
１１ ＢＣＤ／ＢＩＮ変換回路 １２，１５ セレクタ １３，１４，１９ 加算回路 １６ Ｍレジスタ １７ Ｓレジスタ １８ Ｆレジスタ ２０ インバータ ２１，２２ 乗算器
Claims (4)
- 【請求項１】 入力データが書き込まれ演算結果が読み
出される演算回路において、 書き込まれたデータに対し所定の第１の演算を行なう第
１の演算回路と、 前記第１の演算回路による第１の演算結果を一時的に格
納しておくレジスタと、 前記第１の演算回路の中の一部もしくは全部からなる共
用回路を該第１の演算回路と共用し、前記レジスタに格
納された第１の演算結果が入力されて第２の演算を行な
うことにより最終的な演算結果を得る第２の演算回路と
を備えたことを特徴とする演算回路。 - 【請求項２】 前記共用回路が、データどうしを加算す
る加算回路を有する乗算器を含むものであり、 前記第１の演算回路が構成された状態において前記加算
器に乗算のために入力されるデータの数の方が、前記第
２の演算回路が構成された状態において前記加算器に乗
算のために入力されるデータの数よりも少ない数となる
ように、前記第１の演算と前記第２の演算との演算内容
が分配されてなることを特徴とする請求項１記載の演算
回路。 - 【請求項３】 前記演算回路が、３つの入力データＭ，
Ｓ，Ｆを入力し、Ｍ×４５００＋Ｓ×７５＋Ｆの演算を
行なう演算回路であって、 前記第１の演算回路が、Ｍ×７５およびＳ×７５の第１
の演算を実行する回路であり、前記第２の演算回路が、
第１の演算結果の１つであるＭ×７５に６０を乗算する
とともに該乗算結果に第１の演算結果の１つであるＳ×
７５と入力データＦとを加算することにより、（Ｍ×７
５）×６０＋Ｓ×７５＋Ｆ＝Ｍ×４５００＋Ｓ×７５＋
Ｆの演算結果を得る回路であることを特徴とする請求項
１記載の演算回路。 - 【請求項４】 前記第１の演算を実行するときのみ前記
第１の演算回路が構成されるように回路を切り換える切
換手段を備えたものであることを特徴とする請求項１記
載の演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9235712A JPH1185470A (ja) | 1997-09-01 | 1997-09-01 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9235712A JPH1185470A (ja) | 1997-09-01 | 1997-09-01 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1185470A true JPH1185470A (ja) | 1999-03-30 |
Family
ID=16990122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9235712A Withdrawn JPH1185470A (ja) | 1997-09-01 | 1997-09-01 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1185470A (ja) |
-
1997
- 1997-09-01 JP JP9235712A patent/JPH1185470A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041102 |