JPH04216126A

JPH04216126A - 直並列型乗算器

Info

Publication number: JPH04216126A
Application number: JP2402364A
Authority: JP
Inventors: Jun Goto; 純後藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-12-14
Filing date: 1990-12-14
Publication date: 1992-08-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、直並列型乗算器に関す
る。

【０００２】

【従来の技術】乗算器には、並列型、直列型及び直並列
型がある。

【０００３】並列型乗算器は１サイクルで乗算を高速実
行することができるが、回路が大規模になる。一方、直
列型乗算器は、回路規模が小さくなるが、乗数を１ビッ
トシフトさせ、部分積を累積加算し、これを乗数の全ビ
ットについて繰り返し行う必要があるため、乗算速度が
遅い。

【０００４】これに対し、直並列型乗算器は、回路規模
が並列型よりも小規模であり、乗算速度は直列型よりも
速いという利点がある。

【０００５】

【発明が解決しようとする課題】しかし、従来の直列型
、並列型及び直並列型乗算器はいずれも、乗数及び被乗
数のビット数が増加すると、ハードウエア構成を単純に
拡張することができない。

【０００６】本発明の目的は、このような問題点に鑑み
、乗数及び被乗数のビット数が増加しても、ハードウエ
ア構成を単純に拡張することができる直並列型乗算器を
提供することにある。

【０００７】

【課題を解決するための手段及びその作用】第１図は直
並列型乗算器の原理構成を示す。この直並列型乗算器は
、Ａ０、Ａ１、・・・、Ａｍ及びＢ０、Ｂ１、・・・、
Ｂｍがそれぞれｎビットで表わされ、Ａ＝Ａ０＋Ａ１×
２ｎ　＋・・・＋Ａｍ×２ｍｎ、Ｂ＝Ｂ０＋Ｂ１×２ｎ
　＋・・・＋Ｂｍ×２ｍｎと表わされるＡとＢとの積を
演算するものであって、同一構成のｍ＋１段の演算ユニ
ットＵ０〜Ｕｍと、制御回路Ｃとを備えており、ｎビッ
トを１桁として演算する。

【０００８】第ｉ段の該演算ユニットＵｉは、Ａｉが格
納されるｎビットの第１入力レジスタＲＡｉと、Ｂｉが
格納されるｎビットの第２入力レジスタ（ＲＢｉ）と、
開閉制御信号に応答して開状態又は閉状態にするゲート
Ｇｉと、一方の入力端子に第１入力レジスタＲＡｉの出
力端子がゲートＧｉを介して接続され、他方の入力端子
に第２入力レジスタＲＢｉの出力端子が接続され、該両
入力端子に供給される値の積を演算する乗算器Ｍｉと、
該乗算器Ｍｉの出力端子に接続され、第１保持制御信号
に応答して該積を部分積として保持する２ｎビットの中
間レジスタＲＭｉと、前段の該演算ユニットから桁送り
された値と中間レジスタＲＭｉに保持された値とについ
て、同一桁の部分積の和を演算し、該桁と異なる桁の値
を次段の該演算ユニットに桁送りする桁加算回路ＡＤｉ
と、第２保持制御信号に応答して該部分積の和を保持す
る出力レジスタＲＣｉとを有する。

【０００９】また、各該演算ユニットの該乗算器の該一
方の入力端子が互いに接続され、該桁上げが行なわれる
ように該桁加算回路が該演算ユニット間で接続されてい
る。

【００１０】制御回路Ｃは、ゲートＧ０〜Ｇｍに開閉信
号を供給して第ｉ段の演算ユニットＵｉのゲートＧｉの
みを開状態にさせることにより、Ａ０、Ａ１、・・・、
ＡｍとＢｉとの部分積を乗算器Ｍ０〜Ｍｍに演算させ、
中間レジスタＲＭ０〜ＲＭｍに第１保持制御信号を供給
して該部分積を中間レジスタＲＭ０〜ＲＭｍに保持させ
、出力レジスタＲＣ０〜ＲＣｍに第２保持制御信号を供
給して該部分積の該和を出力レジスタＲＣ０〜ＲＣｍに
保持させ、該演算及び該保持をｉ＝０〜ｍの各々につい
て順に実行させる。

【００１１】上記構成の直並列型乗算器によれば、乗数
及び被乗数のビット数の増加に対しては、単に同一構成
の演算ユニットの段数を増やせばよいので、ハードウエ
ア構成を単純に拡張することができる。また、直列型乗
算器のような１ビット単位のシフト演算を行わずに、ｎ
ビット単位で演算ユニット間において桁送り（並列デー
タ転送）を行うので、高速演算が可能となる。

【００１２】上記構成の直並列型乗算器において、例え
ば、ａ側端子が前記ゲートの前記乗算器側の端子に接続
され、ｂ側端子が前記桁送りを出力する端子に接続され
、共通端子が次段の前記演算ユニットの前記ゲートの前
記乗算器側の端子に接続され、切換制御信号ＳＣに応じ
て該共通端子を該ａ側端子又は該ｂ側端子の一方に接続
させる切換スイッチ手段を備え、前記制御回路Ｃは、該
切換スイッチ手段に該切換制御信号を供給して該切換ス
イッチ手段をａ側にさせた状態で前記部分積を演算させ
、該切換スイッチ手段に該切換制御信号を供給して該切
換スイッチ手段をｂ側にさせた状態で前記部分積の和を
演算させかつ前記桁送りを行なわせるように構成する。

【００１３】この構成の場合、演算ユニット間において
、各ゲートＧｉの乗算器Ｍｉ側の端子間の接続と桁加算
回路間の接続とを、１つに纏めることができるので、演
算ユニット間の接続が簡単になる。

【００１４】上記桁加算回路ＡＤｉは、例えば、前記中
間レジスタの上位ｎビットの値と１つ上位の桁の前記演
算ユニットからの桁下がりとの和を演算する第１加算器
と、該中間レジスタの下位ｎビットの値と前記出力レジ
スタの内容との和を演算する第２加算器とを有し、該第
１加算器の出力が前記出力レジスタに保持され、該第２
加算器の出力が桁下がりとして次段の該演算ユニットに
供給されるように構成されている。

【００１５】この構成の場合、１桁がｎビットで共にｍ
＋１桁であるＡとＢとの積の上位ｍ＋１桁を、最も少な
いｍ＋１段の演算ユニットを用いた直並列型乗算器によ
り、最も高速に演算することができる。この構成は、主
に、浮動小数点数の乗算に用いられる。

【００１６】上記桁加算回路ＡＤｉは、例えば、前記中
間レジスタの下位ｎビットの値と１つ下位の桁の前記演
算ユニットからの桁上がりとの和を演算する第１加算器
と、該中間レジスタの上位ｎビットの値と前記出力レジ
スタの内容との和を演算する第２加算器とを有し、該第
１加算器の出力が前記出力レジスタに保持され、該第２
加算器の出力が桁上がりとして次段の該演算ユニットに
供給されるように構成されている。

【００１７】この構成の場合、１桁がｎビットで共にｍ
＋１桁であるＡとＢとの積の下位ｍ＋１桁を、最も少な
いｍ＋１段の演算ユニットを用いた直並列型乗算器によ
り、最も高速に演算することができる。この構成は主に
、ＡとＢの数値が比較的小さい場合に利用される。

【００１８】

【実施例】以下、図面に基づいて本発明の実施例を説明
する。

【００１９】第２図は、各１バイトのレジスタ１、２及
び３に格納された合計３バイトの値と、同じく各１バイ
トのレジスタＡ、Ｂ及びＣに格納された合計３バイトの
値との乗算方法説明図であって、バイト単位の積である
部分積と、バイト単位を１桁として部分積を加算した積
との関係を示す。図中、例えば３ＣＨは、レジスタ３に
格納された値とレジスタＣに格納された値との積の上位
８ビットを示し、３ＣＬはこの積の下位８ビットを示す
。他の部分積についても同様である。

【００２０】以下の第１実施例では、積の上位３バイト
を求める直並列型乗算器を示し、第２実施例では、積の
下位３バイトを求める直並列型乗算器を示す。第１実施
例は主に浮動小数点数の乗算に用いられ、第２実施例は
１〜３バイト×１〜３バイトの積の下位３バイトを求め
るのに用いられる。

【００２１】（１）第１実施例第３図乃至第９図は、直並列型乗算器の各クロックサイ
クルにおける状態を示す。第１０図は、この直並列型乗
算器の動作を示すタイミングチャートである。

【００２２】この直並列型乗算器は、同一構成の３つの
演算ユニット１０、２０及び３０が並置され、隣合う演
算ユニット間が１バイト分のデータバスで接続されてい
る。

【００２３】演算ユニット１０は、上記レジスタ１及び
Ａと、構成要素１１〜１７とを備えている。レジスタ１
は、ゲート１２を介して乗算器１１の一方の入力端子に
接続され、レジスタＡは、乗算器１１の他方の入力端子
に接続されている。乗算器１１の出力端子は、２バイト
のレジスタ１３の入力端子に接続されている。レジスタ
１３は、上位バイトレジスタ１３Ｈと下位バイトレジス
タ１３Ｌとからなる。上位バイトレジスタ１３Ｈの出力
端子は、加算器１４の一方の入力端子に接続され、加算
器１４の他方の入力端子は、ゲート１２の乗算器１１側
の端子に接続されている。加算器１４の出力端子は、レ
ジスタ１５を介して加算器１６の一方の入力端子に接続
され、加算器１６の他方の入力端子には、下位バイトレ
ジスタ１３Ｌの出力端子が接続されている。加算器１６
の出力端子は、双方向セレクタ１７のｂ側端子に接続さ
れている。双方向セレクタ１７は、共通端子をａ側又は
ｂ側に切換え接続するものであり、そのａ側端子は、ゲ
ート１２の乗算器１１側の端子に接続されている。

【００２４】加算器１６のキャリー出力端子は、加算器
１４のキャリー入力端子に接続されており、加算器１６
からキャリーＣ１１が加算器１４に供給される。

【００２５】また、ゲート１２は開閉信号Ｓ１で開閉制
御され、双方向セレクタ１７は切換信号ＳＣで切換制御
される。レジスタ１３は、クロックφ１の立上がりのタ
イミングで入力データを保持し、レジスタ１５はクロッ
クφ０の立上がりのタイミングで入力データを保持する
。

【００２６】演算ユニット２０の構成要素２ｉ（ｉ＝１
〜７、以下同様。）及び演算ユニット３０の構成要素３
ｉは、演算ユニット１０の構成要素１ｉに対応している
。また、演算ユニット２０中の開閉信号Ｓ２及びキャリ
ーＣ２１並びに演算ユニット３０中の開閉信号Ｓ３及び
キャリーＣ３１はそれぞれ、演算ユニット１０中の開閉
信号Ｓ１及びキャリーＣ１１に対応している。

【００２７】演算ユニット１０と演算ユニット２０との
間は、双方向セレクタ１７の共通端子が双方向セレクタ
２７のａ側端子に接続されている。また、加算器２４の
キャリー出力端子が加算器１４の一方の入力端子の第１
ビットに接続されて、加算器２４からのキャリーＣ２２
が加算器１４に供給される。演算ユニット２０と演算ユ
ニット３０との間は、双方向セレクタ２７の共通端子が
双方向セレクタ３７のａ側端子に接続されている。また
、演算ユニット３０と演算ユニット１０との間は、加算
器３４のキャリー出力端子が加算器１６のキャリー入力
端子に接続されており、加算器３４からのキャリーＣ３
２が加算器１６に供給される。

【００２８】次に、上記の如く構成された直並列型乗算
器の動作を説明する。

【００２９】第１０図に示す如く、クロックφ０の立ち
上がりから次のクロックφ１の立ち上がりまでの時間を
クロックサイクル１ａ、２ａ、３ａ、４ａとし、クロッ
クφ１の立ち上がりから次のクロックφ０の立ち上がり
までの時間をクロックサイクル１ｂ、２ｂ、３ｂとする
。第３乃至第９図はそれぞれ、クロックサイクル１ａ、
１ｂ、２ａ、２ｂ、３ａ、３ｂ及び４ａでの状態を示す
。

【００３０】■クロックサイクル１ａ（第３図）開閉信
号Ｓ１及びＳ２によりそれぞれゲート１２及び２２が閉
状態にされ、開閉信号Ｓ３によりゲート３２が開状態に
され、切換信号ＳＣにより双方向セレクタ１７、２７及
び３７がａ側に切換えられ、クリア信号（不図示）によ
りレジスタ１５、２５及び３５がクリアされる。

【００３１】これにより、レジスタ３の内容が、乗算器
３１の一方の入力端子に供給されると共に、ゲート３２
及び双方向セレクタ２７を介して乗算器２１の一方の入
力端子に供給され、さらに双方向セレクタ１７を介して
乗算器１１の一方の入力端子に供給される。そして、レ
ジスタ３の内容とレジスタＣの内容との積が乗算器３１
で演算され、レジスタ３の内容とレジスタＢの内容との
積が乗算器２１で演算され、レジスタ３の内容とレジス
タＡの内容との積が乗算器１１で演算される。

【００３２】■クロックサイクル１ｂ（第４図）乗算器
１１、２１及び３１の演算結果がクロックφ１の立ち上
がりのタイミングで、それぞれレジスタ１３、２３及び
３３に保持され、開閉信号Ｓ３によりゲート３２が閉状
態にされる。また、切換信号ＳＣにより双方向セレクタ
１７、２７及び３７がｂ側に切換えられる。

【００３３】これにより、上位バイトレジスタ１３Ｈの
内容３ＡＨとキャリーＣ１１とキャリーＣ２２との和が
加算器１４で演算され、下位バイトレジスタ１３Ｌの内
容３ＡＬとレジスタ１５の内容０とキャリーＣ３２との
和が加算器１６で演算され、この演算結果と上位バイト
レジスタ２３Ｈの内容３ＢＨとキャリーＣ２１との和が
加算器２４で演算される。また、下位バイトレジスタ２
３Ｌの内容３ＢＬとレジスタ２５の内容０との和が加算
器２６で演算され、この演算結果と上位バイトレジスタ
３３Ｈの内容３ＣＨとキャリーＣ３１との和が加算器３
４で演算され、下位バイトレジスタ３３Ｌの内容３ＣＬ
とレジスタ３５の内容０との和が加算器３６で演算され
る。

【００３４】■クロックサイクル２ａ（第５図）加算器
１４、２４及び３４の演算結果がクロックφ０の立ち上
がりのタイミングで、それぞれレジスタ１５、２５及び
３５に保持される。また、開閉信号Ｓ２によりゲート２
２が開状態にされ、切換信号ＳＣにより双方向セレクタ
１７、２７及び３７がａ側に切換えられる。

【００３５】これにより、レジスタ２の内容が、ゲート
２２を介して乗算器２１の一方の入力端子に供給される
と共に、ゲート２２及び双方向セレクタ１７を介して乗
算器１１の一方の入力端子に供給され、さらに、ゲート
２２及び双方向セレクタ２７を介して乗算器３１の一方
の入力端子に供給される。そして、レジスタ２の内容と
レジスタＡの内容との積が乗算器１１で演算され、レジ
スタ２の内容とレジスタＢの内容との積が乗算器２１で
演算され、レジスタ２の内容とレジスタＣの内容との積
が乗算器３１で演算される。

【００３６】■クロックサイクル２ｂ（第６図）乗算器
１１、２１及び３１の演算結果がクロックφ１の立ち上
がりのタイミングで、それぞれレジスタ１３、２３及び
３３に保持され、開閉信号Ｓ２によりゲート２２が閉状
態にされる。また、切換信号ＳＣにより双方向セレクタ
１７、２７及び３７がｂ側に切換えられる。

【００３７】これにより、上位バイトレジスタ１３Ｈの
内容２ＡＨとキャリーＣ１１とキャリーＣ２２との和が
加算器１４で演算され、下位バイトレジスタ１３Ｌの内
容２ＡＬとレジスタ１５の内容３ＡＨとキャリーＣ３２
との和が加算器１６で演算され、この演算結果と上位バ
イトレジスタ２３Ｈの内容２ＢＨとキャリーＣ２１との
和が加算器２４で演算される。また、下位バイトレジス
タ２３Ｌの内容２ＢＬとレジスタ２５の内容３ＡＬ＋３
ＢＨとの和が加算器２６で演算され、この演算結果と上
位バイトレジスタ３３Ｈの内容２ＣＨとキャリーＣ３１
との和が加算器３４で演算され、下位バイトレジスタ３
３Ｌの内容２ＣＬとレジスタ３５の内容３ＢＬ＋３ＣＨ
との和が加算器３６で演算される。

【００３８】■クロックサイクル３ａ（第７図）加算器
１４、２４及び３４の演算結果がクロックφ０の立ち上
がりのタイミングで、それぞれレジスタ１５、２５及び
３５に保持される。また、開閉信号Ｓ１によりゲート１
２が開状態にされ、切換信号ＳＣにより双方向セレクタ
１７、２７及び３７がａ側に切換えられる。

【００３９】これにより、レジスタ１の内容が、ゲート
１２を介して乗算器１１の一方の入力端子に供給される
と共に、ゲート１２及び双方向セレクタ１７を介して乗
算器２１の一方の入力端子に供給され、さらに双方向セ
レクタ２７を介して乗算器３１の一方の入力端子に供給
される。そして、レジスタ１の内容とレジスタＡの内容
との積が乗算器１１で演算され、レジスタ１の内容とレ
ジスタＢの内容との積が乗算器２１で演算され、レジス
タ１の内容とレジスタＣの内容との積が乗算器３１で演
算される。

【００４０】■クロックサイクル３ｂ（第８図）乗算器
１１、２１及び３１の演算結果がクロックφ１の立ち上
がりのタイミングで、それぞれレジスタ１３、２３及び
３３に保持され、開閉信号Ｓ１によりゲート１２が閉状
態にされる。また、切換信号ＳＣにより双方向セレクタ
１７、２７及び３７がｂ側に切換えられる。

【００４１】これにより、上位バイトレジスタ１３Ｈの
内容１ＡＨとキャリーＣ１１とキャリーＣ２２との和が
加算器１４で演算され、下位バイトレジスタ１３Ｌの内
容１ＡＬとレジスタ１５の内容２ＡＨとキャリーＣ３２
との和が加算器１６で演算され、この演算結果と上位バ
イトレジスタ２３Ｈの内容１ＢＨとキャリーＣ２１との
和が加算器２４で演算される。また、下位バイトレジス
タ２３Ｌの内容１ＢＬとレジスタ２５の内容３ＡＨ＋２
ＡＬ＋２ＢＨとの和が加算器２６で演算され、この演算
結果と上位バイトレジスタ３３Ｈの内容１ＣＨとキャリ
ーＣ３１との和が加算器３４で演算され、下位バイトレ
ジスタ３３Ｌの内容１ＣＬとレジスタ３５の内容３ＡＬ
＋３ＢＨ＋２ＢＬ＋２ＣＨとの和が加算器３６で演算さ
れる。

【００４２】■クロックサイクル４ａ（第９図）加算器
１４、２４及び３４の演算結果がクロックφ０の立ち上
がりのタイミングで、それぞれレジスタ１５、２５及び
３５に保持される。

【００４３】このようにして、レジスタ１、２及び３に
格納された３バイトの値と、レジスタＡ、Ｂ及びＣに格
納された３バイトの値との積の上位３バイト１ＡＨ、２
ＡＨ＋１ＡＬ＋１ＢＨ、３ＡＨ＋２ＡＬ＋２ＢＨ＋１Ｂ
Ｌ＋１ＣＨが、それぞれレジスタ１５、２５及び３５に
保持される。

【００４４】（２）第２実施例第１１図乃至第１７図は、直並列型乗算器の各クロック
サイクルにおける状態を示す。第１８図は、この直並列
型乗算器の動作を示すタイミングチャートである。

【００４５】この直並列型乗算器は、上記第１実施例と
同様に、同一構成の３つの演算ユニット１０Ａ、２０Ａ
及び３０Ａが並置され、隣合う演算ユニット間が１バイ
ト分のデータバスで接続されている。

【００４６】演算ユニット１０Ａ、２０Ａ及び３０Ａ内
の構成要素はそれぞれ、第３図の演算ユニット１０、２
０及び３０内の構成要素と左右鏡像関係に配置されてい
る。すなわち、演算ユニット１０Ａは、下位バイトレジ
スタ１３Ｌの出力端子が加算器１４の一方の入力端子に
接続され、上位バイトレジスタ１３Ｈの出力端子が加算
器１４の一方の入力端子に接続されている外は、演算ユ
ニット１０と同一である。演算ユニット２０Ａ、３０Ａ
についても同様である。

【００４７】加算器１４のキャリー出力端子は、加算器
１６のキャリー入力端子に接続されており、加算器１４
からキャリーＣ１１が加算器１６に供給される。演算ユ
ニット２０Ａ中のキャリーＣ２１及び演算ユニット３０
Ａ中のキャリーＣ３１は、演算ユニット１０Ａ中のキャ
リーＣ１１に対応している。

【００４８】演算ユニット１０Ａと演算ユニット２０Ａ
との間は、双方向セレクタ２７の共通端子が双方向セレ
クタ１７のａ側端子に接続され、演算ユニット２０Ａと
演算ユニット３０Ａとの間は、双方向セレクタ３７の共
通端子が双方向セレクタ２７のａ側端子に接続されてい
る。また、演算ユニット３０Ａと演算ユニット１０Ａと
の間は、加算器３６のキャリー出力端子が加算器１４の
キャリー入力端子に接続されており、加算器３６からの
キャリーＣ３２が加算器１４に供給される。

【００４９】次に、上記の如く構成された直並列型乗算
器の動作を説明する。

【００５０】第１実施例と同様に、第１８図に示す如く
、クロックφ０の立ち上がりから次のクロックφ１の立
ち上がりまでの時間をクロックサイクル１ａ、２ａ、３
ａ、４ａとし、クロックφ１の立ち上がりから次のクロ
ックφ０の立ち上がりまでの時間をクロックサイクル１
ｂ、２ｂ、３ｂとする。第１１乃至第１７図はそれぞれ
、クロックサイクル１ａ、１ｂ、２ａ、２ｂ、３ａ、３
ｂ及び４ａでの状態を示す。

【００５１】■クロックサイクル１ａ（第１１図）開閉
信号Ｓ２及びＳ３によりそれぞれゲート２２及び３２が
閉状態にされ、開閉信号Ｓ１によりゲート１２が開状態
にされ、切換信号ＳＣにより双方向セレクタ１７、２７
及び３７がａ側に切換えられ、クリア信号（不図示）に
よりレジスタ１５、２５及び３５がクリアされる。

【００５２】これにより、レジスタ１の内容が、乗算器
１１の一方の入力端子に供給されると共に、ゲート１２
及び双方向セレクタ２７を介して乗算器２１の一方の入
力端子に供給され、さらに双方向セレクタ３７を介して
乗算器３１の一方の入力端子に供給される。そして、レ
ジスタ１の内容とレジスタＡの内容との積が乗算器１１
で演算され、レジスタ１の内容とレジスタＢの内容との
積が乗算器２１で演算され、レジスタ１の内容とレジス
タＣの内容との積が乗算器３１で演算される。

【００５３】■クロックサイクル１ｂ（第１２図）乗算
器１１、２１及び３１の演算結果がクロックφ１の立ち
上がりのタイミングで、それぞれレジスタ１３、２３、
３３に保持され、開閉信号Ｓ３によりゲート３２が閉状
態にされる。また、切換信号ＳＣにより双方向セレクタ
１７、２７及び３７がｂ側に切換えられる。

【００５４】これにより、下位バイトレジスタ３３Ｌの
内容１ＣＬと０との和が加算器３４で演算され、上位バ
イトレジスタ３３Ｈの内容１ＣＨとレジスタ３５の内容
０とキャリーＣ３１との和が加算器３６で演算され、こ
の演算結果と下位バイトレジスタ２３Ｌの内容１ＢＬと
の和が加算器２４で演算される。また、上位バイトレジ
スタ２３Ｈの内容１ＢＨとレジスタ２５の内容０とキャ
リーＣ２１との和が加算器２６で演算され、この演算結
果と下位バイトレジスタ１３Ｌの内容１ＡＬとキャリー
Ｃ３２との和が加算器１４で演算され、上位バイトレジ
スタ１３Ｈの内容１ＡＨとレジスタ１５の内容０とキャ
リーＣ１１との和が加算器１６で演算される。

【００５５】■クロックサイクル２ａ（第１３図）加算
器１４、２４及び３４の演算結果がクロックφ０の立ち
上がりのタイミングで、それぞれレジスタ１５、２５及
び３５に保持される。また、開閉信号Ｓ２によりゲート
２２が開状態にされ、切換信号ＳＣにより双方向セレク
タ１７、２７及び３７がａ側に切換えられる。

【００５６】これにより、レジスタ２の内容が、ゲート
２２を介して乗算器２１の一方の入力端子に供給される
と共に、ゲート２２及び双方向セレクタ２７を介して乗
算器１１の一方の入力端子に供給され、さらに、ゲート
２２及び双方向セレクタ３７を介して乗算器３１の一方
の入力端子に供給される。そして、レジスタ２の内容と
レジスタＡの内容との積が乗算器１１で演算され、レジ
スタ２の内容とレジスタＢの内容との積が乗算器２１で
演算され、レジスタ２の内容とレジスタＣの内容との積
が乗算器３１で演算される。

【００５７】■クロックサイクル２ｂ（第１４図）乗算
器１１、２１及び３１の演算結果がクロックφ１の立ち
上がりのタイミングで、それぞれレジスタ１３、２３、
３３に保持され、開閉信号Ｓ２によりゲート２２が閉状
態にされる。また、切換信号ＳＣにより双方向セレクタ
１７、２７及び３７がｂ側に切換えられる。

【００５８】これにより、下位バイトレジスタ３３Ｌの
内容２ＣＬと０との和が加算器３４で演算され、上位バ
イトレジスタ３３Ｈの内容２ＣＨとレジスタ３５の内容
１ＣＬとキャリーＣ３１との和が加算器３６で演算され
、この演算結果と下位バイトレジスタ２３Ｌの内容２Ｂ
Ｌとの和が加算器２４で演算される。また、上位バイト
レジスタ２３Ｈの内容２ＢＨとレジスタ２５の内容１Ｂ
Ｌ＋１ＣＨとキャリーＣ２１との和が加算器２６で演算
され、この演算結果と下位バイトレジスタ１３Ｌの内容
２ＢＬとキャリーＣ３２との和が加算器１４で演算され
、上位バイトレジスタ１３Ｈの内容２ＡＨとレジスタ１
５の内容１ＡＬ＋１ＢＨとキャリーＣ１１との和が加算
器１６で演算される。

【００５９】■クロックサイクル３ａ（第１５図）加算
器１４、２４及び３４の演算結果がクロックφ０の立ち
上がりのタイミングで、それぞれレジスタ１５、２５及
び３５に保持される。また、開閉信号Ｓ３によりゲート
３２が開状態にされ、切換信号ＳＣにより双方向セレク
タ１７、２７及び３７がａ側に切換えられる。

【００６０】これにより、レジスタ３の内容が、乗算器
３１の一方の入力端子に供給されると共に、ゲート３２
及び双方向セレクタ３７を介して乗算器２１の一方の入
力端子に供給され、さらに双方向セレクタ２７を介して
乗算器１１の一方の入力端子に供給される。そして、レ
ジスタ３の内容とレジスタＣの内容との積が乗算器３１
で演算され、レジスタ３の内容とレジスタＢの内容との
積が乗算器２１で演算され、レジスタ３の内容とレジス
タＡの内容との積が乗算器１１で演算される。

【００６１】■クロックサイクル３ｂ（第１６図）乗算
器１１、２１及び３１の演算結果がクロックφ１の立ち
上がりのタイミングで、それぞれレジスタ１３、２３、
３３に保持され、開閉信号Ｓ３によりゲート３２が閉状
態にされる。また、切換信号ＳＣにより双方向セレクタ
１７、２７及び３７がｂ側に切換えられる。

【００６２】これにより、下位バイトレジスタ３３Ｌの
内容３ＣＬと０との和が加算器３４で演算され、上位バ
イトレジスタ３３Ｈの内容３ＣＨとレジスタ３５の内容
２ＣＬとキャリーＣ３１との和が加算器３６で演算され
、この演算結果と下位バイトレジスタ２３Ｌの内容３Ｂ
Ｌとの和が加算器２４で演算される。また、上位バイト
レジスタ２３Ｈの内容３ＢＨとレジスタ２５の内容２Ｂ
Ｌ＋２ＣＨ＋１ＣＬとキャリーＣ２１との和が加算器２
６で演算され、この演算結果と下位バイトレジスタ１３
Ｌの内容３ＡＬとキャリーＣ３２との和が加算器１４で
演算され、上位バイトレジスタ１３Ｈの内容３ＡＨとレ
ジスタ１５の内容２ＡＬ＋２ＢＨ＋１ＢＬ＋１ＣＨとキ
ャリーＣ１１との和が加算器１６で演算される。

【００６３】■クロックサイクル４ａ（第１７図）加算
器１４、２４及び３４の演算結果がクロックφ０の立ち
上がりのタイミングで、それぞれレジスタ１５、２５及
び３５に保持される。

【００６４】このようにして、レジスタ１、２及び３に
格納された３バイトの値と、レジスタＡ、Ｂ及びＣに格
納された３バイトの値との積の下位３バイト３ＡＬ＋３
ＢＨ＋２ＢＬ＋２ＣＨ＋１ＣＬ、３ＢＬ＋３ＣＨ＋２Ｃ
Ｌ、３ＣＬがそれぞれレジスタ１５、２５及び３５に保
持される。

【００６５】なお、本発明には外にも種々の変形例が含
まれる。

【００６６】例えば、第１実施例の直並列型乗算器と第
２実施例の直並列型乗算器とを、配線を切換接続するこ
とにより一方から他方の構成に変更するようにしてもよ
い。このようにすれば、例えば上記３バイト×３バイト
の積６バイトの全てを、３つの演算ユニット１０Ａで求
めることができる。また、前記切換接続しなくても、６
つ演算ユニット１０Ａを用いればこの積６バイトの全て
を求めることができる。

【００６７】

【発明の効果】以上説明した如く、本発明に係る直並列
型乗算器によれば、乗数及び被乗数のビット数の増加に
対しては、単に同一構成の演算ユニットの段数を増やせ
ばよいので、ハードウエア構成を単純に拡張することが
できるという優れた効果を奏する。また、直列型乗算器
のような１ビット単位のシフト演算を行わずに、ｎビッ
ト単位で演算ユニット間において桁送り（並列データ転
送）を行うので、高速演算が可能となるという効果を奏
する。

【００６８】また、上記切換スイッチ手段を備えれば、
演算ユニット間において、各ゲートの乗算器側の端子間
の接続と桁加算回路間の接続とを、１つに纏めることが
できるので、演算ユニット間の接続が簡単になるという
効果を奏する。

【００６９】また、桁加算回路を、中間レジスタの上位
ｎビットの値と１つ上位の桁の演算ユニットからの桁下
がりとの和を演算する第１加算器と、中間レジスタの下
位ｎビットの値と出力レジスタの内容との和を演算する
第２加算器とを有する構成とし、第１加算器の出力が前
記出力レジスタに保持され、第２加算器の出力が桁下が
りとして次段の演算ユニットに供給されるように構成す
れば、１桁がｎビットで共にｍ＋１桁であるＡとＢとの
積の上位ｍ＋１桁を、最も少ないｍ＋１段の演算ユニッ
トを用いた直並列型乗算器により、最も高速に演算する
ことができるという効果を奏する。

【００７０】また、桁加算回路を、中間レジスタの下位
ｎビットの値と１つ下位の桁の演算ユニットからの桁上
がりとの和を演算する第１加算器と、中間レジスタの上
位ｎビットの値と出力レジスタの内容との和を演算する
第２加算器とを有する構成とし、第１加算器の出力が出
力レジスタに保持され、第２加算器の出力が桁上がりと
して次段の演算ユニットに供給されるように構成すれば
、１桁がｎビットで共にｍ＋１桁であるＡとＢとの積の
下位ｍ＋１桁を、最も少ないｍ＋１段の演算ユニットを
用いた上記直並列型乗算器により、最も高速に演算する
ことができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明に係る直並列型乗算器の原理構成を示す
ブロック図である。

【図２】各１バイトのレジスタ１、２及び３に格納され
た合計３バイトの値と、同じく各１バイトのレジスタＡ
、Ｂ及びＣに格納された合計３バイトの値との乗算方法
説明図である。

【図３】第１０図に示すクロックサイクル１ａの状態の
、直並列型乗算器の回路図である。

【図４】第１０図に示すクロックサイクル１ｂの状態の
、直並列型乗算器の回路図である。

【図５】第１０図に示すクロックサイクル２ａの状態の
、直並列型乗算器の回路図である。

【図６】第１０図に示すクロックサイクル２ｂの状態の
、直並列型乗算器の回路図である。

【図７】第１０図に示すクロックサイクル３ａの状態の
、直並列型乗算器の回路図である。

【図８】第１０図に示すクロックサイクル３ｂの状態の
、直並列型乗算器の回路図である。

【図９】第１０図に示すクロックサイクル４ａの状態の
、直並列型乗算器の回路図である。

【図１０】直並列型乗算器の動作を示すタイミングチャ
ートである。

【図１１】第１８図に示すクロックサイクル１ａの状態
の、直並列型乗算器の回路図である。

【図１２】第１８図に示すクロックサイクル１ｂの状態
の、直並列型乗算器の回路図である。

【図１３】第１８図に示すクロックサイクル２ａの状態
の、直並列型乗算器の回路図である。

【図１４】第１８図に示すクロックサイクル２ｂの状態
の、直並列型乗算器の回路図である。

【図１５】第１８図に示すクロックサイクル３ａの状態
の、直並列型乗算器の回路図である。

【図１６】第１８図に示すクロックサイクル３ｂの状態
の、直並列型乗算器の回路図である。

【図１７】第１８図に示すクロックサイクル４ａの状態
の、直並列型乗算器の回路図である。

【図１８】直並列型乗算器の動作を示すタイミングチャ
ートである。

【符号の説明】

１〜３、Ａ〜Ｃ、１３、２３、３３、１５、２５、３５
　　レジスタ１０、１０Ａ、２０、２０Ａ、３０、３０Ａ　　演算ユ
ニット１１、２１、３１　　乗算器１２、２２、３２　　ゲート１４、２４、３４、１６、２６、３６　　加算器１７、
２７、３７　　双方向セレクタ

Claims

【特許請求の範囲】

【請求項１】　　Ａ０、Ａ１、・・・、Ａｍ及びＢ０、
Ｂ１、・・・、Ｂｍがそれぞれｎビットで表わされ、Ａ
＝Ａ０＋Ａ１×２ｎ　＋・・・＋Ａｍ×２ｍｎ、Ｂ＝Ｂ
０＋Ｂ１×２ｎ　＋・・・＋Ｂｍ×２ｍｎと表わされる
ＡとＢとの積を演算する直並列型乗算器において、同一
構成のｍ＋１段の演算ユニット（Ｕ０〜Ｕｍ）と、制御
回路（Ｃ）とを備え、ｎビットを１桁とし、第ｉ段の該
演算ユニット（Ｕｉ）は、該Ａｉが格納されるｎビット
の第１入力レジスタ（ＲＡｉ）と、該Ｂｉが格納される
ｎビットの第２入力レジスタ（ＲＢｉ）と、開閉制御信
号に応答して開状態又は閉状態にするゲート（Ｇｉ）と
、一方の入力端子に該第１入力レジスタの出力端子が該
ゲートを介して接続され、他方の入力端子に該第２入力
レジスタの出力端子が接続され、該両入力端子に供給さ
れる値の積を演算する乗算器（Ｍｉ）と、該乗算器の出
力端子に接続され、第１保持制御信号に応答して該積を
部分積として保持する２ｎビットの中間レジスタ（ＲＭ
ｉ）と、前段の該演算ユニットから桁送りされた値と該
中間レジスタに保持された値とについて、同一桁の部分
積の和を演算し、該桁と異なる桁の値を次段の該演算ユ
ニットに桁送りする桁加算回路（ＡＤｉ）と、第２保持
制御信号に応答して該部分積の和を保持する出力レジス
タ（ＲＣｉ）とを有し、各該演算ユニットの該乗算器の
該一方の入力端子が互いに接続され、該桁上げが行なわ
れるように該桁加算回路が該演算ユニット間で接続され
、該制御回路（Ｃ）は、該ゲート（Ｇ０〜Ｇｍ）に該開
閉信号を供給して第ｉ段の該演算ユニット（Ｕｉ）の該
ゲート（Ｇｉ）のみを開状態にさせることにより、Ａ０
、Ａ１、・・・、ＡｍとＢｉとの部分積を該乗算器（Ｍ
０〜Ｍｍ）に演算させ、該中間レジスタ（ＲＭ０〜ＲＭ
ｍ）に該第１保持制御信号を供給して該部分積を該中間
レジスタに保持させ、該出力レジスタ（ＲＣ０〜ＲＣｍ
）に該第２保持制御信号を供給して該部分積の該和を該
出力レジスタに保持させ、該演算及び該保持をｉ＝０〜
ｍの各々について順に実行させることを特徴とする直並
列型乗算器。
【請求項２】　　ａ側端子が前記ゲートの前記乗算器側
の端子に接続され、ｂ側端子が前記桁送りを出力する端
子に接続され、共通端子が次段の前記演算ユニットの前
記ゲートの前記乗算器側の端子に接続され、切換制御信
号（ＳＣ）に応じて該共通端子を該ａ側端子又は該ｂ側
端子の一方に接続させる切換スイッチ手段（１７、２７
、３７）を備え、前記制御回路（Ｃ）は、該切換スイッ
チ手段に該切換制御信号を供給して該切換スイッチ手段
をａ側にさせた状態で前記部分積を演算させ、該切換ス
イッチ手段に該切換制御信号を供給して該切換スイッチ
手段をｂ側にさせた状態で前記部分積の和を演算させか
つ前記桁送りを行なわせることを特徴とする請求項１記
載の直並列型乗算器。
【請求項３】　　前記桁加算回路（ＡＤｉ）は、前記中
間レジスタ（１３、２３、３３）の上位ｎビットの値と
１つ上位の桁の前記演算ユニットからの桁下がりとの和
を演算する第１加算器（１４、２４、３４）と、該中間
レジスタの下位ｎビットの値と前記出力レジスタ（１５
、２５、３５）の内容との和を演算する第２加算器（１
６、２６、３６）とを有し、該第１加算器の出力が前記
出力レジスタに保持され、該第２加算器の出力が桁下が
りとして次段の該演算ユニットに供給されることを特徴
とする請求項１又は２記載の直並列型乗算器。
【請求項４】　　前記桁加算回路（ＡＤｉ）は、前記中
間レジスタ（１３、２３、３３）の下位ｎビットの値と
１つ下位の桁の前記演算ユニットからの桁上がりとの和
を演算する第１加算器（１４、２４、３４）と、該中間
レジスタの上位ｎビットの値と前記出力レジスタ（１５
、２５、３５）の内容との和を演算する第２加算器（１
６、２６、３６）とを有し、該第１加算器の出力が前記
出力レジスタに保持され、該第２加算器の出力が桁上が
りとして次段の該演算ユニットに供給されることを特徴
とする請求項１又は２記載の直並列型乗算器。