JPH11266140A - ディジタルフィルタを実現するプログラム可能な回路 - Google Patents

Abstract

(57)【要約】 【目的】複数のフィルタが必要とされる場合、特にマル
チメディアシステムに対応するディジタルフィルタ用の
プログラム可能な回路を提供する。 【構成】複数のフィルタ処理素子が適当な演算能力、特
に多重化により演算される複数のフィルタの実現のため
に提供される。さらに、フィルタの演算は、複数の繰り
返しで実施される。フィルタ部は各繰り返しで演算さ
れ、一方同様の操作が複数の操作及び複数の多重化フィ
ルタで辞しされる。各繰り返しにおいて複数のデータセ
ットが使用される。各フィルタ処理素子は、多重化可能
なフィルタの数に等しい多数の部分結果レジスタ（y-da
ta）を有する。各レジスタは、最終加算器の出力(y)に
結合された書込入力を有し、そして各レジスタは最終加
算器の入力（y-old）の一つに結合されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタルフィルタを
形成するように主プロセッサと連携した使用に向けられ
るプログラム可能な副プロセッサ回路であって、制御ユ
ニットにより制御されかつ、それぞれ少なくとも一つの
加算器の入力に結合された読取り出力を持つ入力データ
レジスタを持つ複数のフィルタ処理素子と、当該加算器
の結果出力に結合された入力を持ちかつ、他の入力が係
数メモリの読取り出力に結合され、さらにクロックの各
サイクルにおいて数式の演算の中間結果を供給する出力
を持つ最終加算器の入力に結合された結果出力を有する
少なくとも一つの多重器とを有するものに関する。

【０００２】

【従来の技術】上述の回路は、複数のフィルタが要求さ
れる、例えば符号間干渉の低減、データレートの変更若
しくは通信チャネルで発生するノイズの低減するための
マルチメディア装置と呼ばれる種々の装置として特に使
用される。

【０００３】ディジタルフィルタは基本的に、計数及び
／若しくは加算値により特に乗算処理される信号が発生
しかつ、次いで再入力される信号が間に生じる直列素子
を有する。ディジタルフィルタを実現するには、３つの
方法が知られている。一つは、特別なアルゴリズムの作
用でフィルタを形成するＤＳＰ形式のプロセッサを使用
する。なおこの方法は、大きな自由度を提供するが、フ
ィルタの性能、特に速度に関して非常に制約を生じる。
二つ目は、フィルタを直接形成する特化回路を使用す
る。この方法は、実現すべき高性能を可能にするが、多
くの複雑な回路の開発が必要である。三つ目は、特別な
プログラム可能な回路を使用する。この方法は、特化回
路の高性能とＤＳＰプロセッサの高い柔軟性を適度に持
ち合せる。特殊なプログラム可能なフィルタ（特化プロ
グラムフィルタ）は、プロセッサを使用するプログラム
可能なフィルタを含む。これは、フィルタにおいて実施
すべき工程に最小限必要な状態に無駄を省いたＤＳＰプ
ロセッサにより基本的に構築される。この内容は、最も
興味深い回答である。

【０００４】特化プログラムフィルタは、プログラム可
能な係数を格納するレジスタを有する。このレジスタ
は、一般に、フィルタの与えられた形式、対称、帯域半
減（half-band）、補間、十進化（decimation）、適
応、複素形式を実現するために形成される。

【０００５】

【発明が解決しようとする課題】このようなプログラム
フィルタは、ヨーロッパ特許第EP0732809号から既知で
ある。この文献によるプロセッサは、カスケード配置さ
れかつ、同じクロック周波数を持つ２つのフィルタの演
算が可能である。この演算には、２つのフィルタの部分
的な結果を交互に格納する２つのレジスタを使用する。

【０００６】本発明は、各々が異なるデータフォーマッ
ト及び異なるデータ入力レートを持つ場合であっても、
フィルタの異なる形式の多重化を可能にするプログラム
可能な回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】上述の目的のため、複数
の異なるフィルタを多重化について、個々のフィルタ処
理素子は更に、多重化する所望のフィルタ数に等しい数
の多数の部分結果レジスタを有する。ここのレジスタ
は、最終加算器の出力に結合された書込み入力と、最終
加算器の入力の一つに結合された読取り出力を有する。

【０００８】即ち、実数もしくは複素数である異なるフ
ォーマットを持つ複数のフィルタは、処理可能である。

【０００９】本発明の他の特別な実施例は、請求項２乃
至８に規定されている。

【００１０】本発明の上述の詳細な特徴は、限定される
ことのない本発明の実施例に係る以下の説明から明らか
になるであろう。

【００１１】

【実施例】異なる形式のフィルタを実現するにあたっ
て、フィルタ有限インパルス応答フィルタが使用され
る。異なる形式のフィルタの各々は、実際、特性が標準
フィルタの複雑性を低減若しくは増大させることにより
得られる有限インパルス応答フィルタである。回路によ
り処理可能なフィルタ形式は以下のものである。

【００１２】対称フィルタ：このフィルタは、十分に単
純化すべき多重器及びメモリを実現する対称係数を有す
る。実際問題、長さＬのみを有するフィルタ用に、［Ｌ
／２］係数、［Ｌ／２］多重、Ｌ−１加算が必要であ
る。対称フィルタは、以下の数式１で表される。

【数１】

【００１３】ここでｘ（１）は、瞬間ｉにおける入力信
号で、ｎは図示しない既知のクロックにより計数された
時間を示し、ｋは多数の係数で、そしてｗ_ｋは係数ｋに
たいouする係数である。

【００１４】適応フィルタ：このフィルタは、エラー信
号を最小にするための係数に適応することで通信チャネ
ルに適応可能なフィルタである。この適応フィルタは、
以下の数式２及び数式３で表される。

【数２】

【数３】

【００１５】ここでＫは適応ステップに対応し、x(n-i)
^＊は、データが複素数の場合x(n-1)の共役複素数で、e
(n)は結果のエラーである。エラーは、ホストプロセッ
サにより演算される。このアルゴリズムは、完全な多重
化を使用し、複雑さを低減する目的で、示す使用が演算
速度を改善するエラー及びデータの演算用に使用され
る。

【数４】

【００１６】十進化フィルタ：このフィルタは、出力に
おけるデータレートが入力のものよりも低いフィルタで
ある。このフィルタは、以下の数式５で表される。

【数５】

【００１７】ここでｄ（整数）は十進化係数である。

【００１８】以下の数式６は、全てのフィルタ形式で可
能な基本を規定する式である。

【数６】

【００１９】ここでＬはフィルタ長で、ｌは係数の数で
ある。非対称フィルタの場合、第２期間(x(dn-L+k+1))
は使用されない。

【００２０】入力データフォーマットは、係数として供
給され、そして必要な場合複素演算を実施する実数若し
くは複素数が可能である。複素データの２つのセットを
加えることは、２つの実数を加えることを要求し、複素
データの２つのセットの多重化は４つの実数多重化と２
つの実数加算を要求する。

【００２１】異なるアルゴリズムのために必要な多重化
及び加算の数のみならず、格納されるべき入力データの
数及び計数値は、回路の構造を規定する対応する。対処
フィルタは、多重化よりも２倍多く加えることを要求
し、一方、他のフィルタは同じ数の多重化及び加算を使
用する。対称フィルタが大きな値で使用され、そして加
算器の特別なコストを最小に押えることにより、対処フ
ィルタ用に最適化された構成が使用される。計数及びデ
ータの数の問題は、メモリを共有することにより解決さ
れる。

【００２２】図１の回路CO-PRは、ディジタルフィルタ
が多くのパラレルビットを要求しなくとも３２ビットバ
スを介して通信するホストプロセッサPR-Hと共働する副
プロセッサである。この副プロセッサは、ホストプロセ
ッサと副プロセッサとの間の通信と同期するＩ／Ｏユニ
ットと、要求されたフィルタ特性を登録しかつ、実数フ
ィルタ処理素子FPEを制御する制御湯にとCONTを有す
る。複数のフィルタ処理素子FPEは、必要な演算能力を
得るために設けられ、その素子の数は、ｎ_ｃ個である。

【００２３】図２のフィルタ処理素子は、２つの主部
品、操作部OPとメモリ部MACを有する。操作部は、フィ
ルタ演算用の多重化部と加算部、そして適応フィルタの
係数を更新する論理とを有する。メモリ部は、異なる多
重化フィルタにより使用される全ての係数を格納するメ
モリW-tapと、フィルタで使用される全ての入力データ
を格納するメモリｘdataと、MNFフィルタの部分結果を
格納するレジスタy-dataの多数のNMFを有する。レジス
タy-dataは、多重化演算用に特に提供される。入力ｗ_i
nはメモリw-tapを初期化するために利用する。

【００２４】データは、進行ラインData_inFと戻りライ
ンData_inBの二本の双方向ラインを介してフィルタ処理
素子の間を送信される。進行ラインは、右から左に向け
てデータを送信する。このラインは対称フィルタの場合
にのみ使用される。結果は、ポートｙ_in，ｙを介して
右から左に送信される。

【００２５】データが複数のフォーマットを持ち、十進
化を実現でき、そしてデータが実数もしくは複素数であ
ると、これらを認識しかつ、操作部に所望のデータが供
給されるように第１及び第２加算器にこれらを供給する
ため入力データメモリx-dataから入力データを受信する
手段を含む認識ユニットREORGが提供される。レジスタx
-dataから到来しかつ、前進ラインを介して送信される
データＸ_ａ，Ｘ_ｂは、認識ユニットによりＸ′_ａ，Ｘ′
_ｂに変換される。

【００２６】操作部OPは、それぞれ第１多重器３及び第
２加算器４の入力に結合された第１加算器１及び第２加
算器２を有する。これらの多重器は、結合７を介して係
数メモリW-tapから計数値をを受信する他の入力を有す
る。第１及び第２多重器はそれぞれ、出力が最終加算器
と呼ばれる第３加算器６の入力に結合された加算／減算
期５の入力に結合された出力を持つ。部分結果レジスタ
の一つから先行するサイクルで得られた結果y-oldを受
入れ、この加算器の出力は、現在のサイクルに対応する
演算結果ｙを供給する。これら二つの加算器１，２およ
び多重器３，４は、部分結果の演算に世打つような演算
及び多重化を実施する。更新ユニットUPDは、適応フィ
ルタの場合に係数の適応を提供する。３２ビット多重器
３，４の各々は、一つのサイクルで処理される複素１６
ビット多重を実現するため、二つの１６ビット多重器と
して使用できる。各加算器１，２は、二つの１６ビット
加算器を有する。二つの８ビット操作として対応可能な
１６ビット操作の各々について８ビットワードの使用が
可能である。即ち、一つのフィルタ処理素子は、同時に
２４個の８ビット操作まで対応できる。各操作は、平行
して四つの８ビット操作若しくは図２の１６ビット操作
として対応できる。二つの加算器１，２は、対称フィル
タの場合に使用される。これらの加算器は、他の場合に
は短絡回路である。加算／減算器５は、複素多重化が必
要な場合に減算器として使用され、そして他の場合は加
算器として使用される。ユニットOPは、以下の数式を実
現する。

【数７】

【００２７】ここで、（＋−）は実数係数、四重極にお
ける各部、若しくは複素多重化の場合には加算を、複素
多重化の同期部の場合には減算を示す。ｗ_０，ｗ_１は連
続実係数もしくは副粗景数を示す。Ｘ'a及びＸ'ｂは戻
りラインの入力データである。これらの値は、フィルタ
が対称でないとゼロである。ｙ(new)は部分結果ｙの最
終演算値である。一方ｙ-oldは、他のフィルタ処理素子
y_inの処理値もしくは部分結果である。

【００２８】図４により詳細に示された更新ユニットUP
Dは適応フィルタの場合、ホストプロセッサで演算され
たデータ“sgn_err”を受信し、そして数式３で示され
るアルゴリズムを実施する。パイプライン機構及び副プ
ロセッサとホストプロセッサとの間の通信に要求される
時間のため、或る遅延によりエラーが生じ、データの内
容がこの時間中に格納される。ユニットはよって、デー
タＸａの内容sgnを格納し、一方、演算されるエラーの
内容sgn_errを待つするレジスタsgn_xを有する。このユ
ニットは更に、内容ビットを発生するため、それぞれ内
容sgn，sgn_errが供給される二つの入力と図３の結合７
を介してメモりw-tapsから係数値w_inを受信する他の入
力を持つ加算／減算器+/-の入力に結合された出力とユ
ニットの内部の定数Kを受信する他の入力を持ち、そし
て適応工程に対応するエクスクルーシブオアゲートXOR
を有する。加算／減算器は、係数メモリに格納される係
数値w_outを供給する。

【００２９】図３は二つのフィルタ処理素子EPE0，EPE1
による四つの係数w0，w1，w2，w3を有するフィルタ用の
時間領域における演算の工程を示す。ドットは係数の演
算に対応する。各ドットに近い値は演算の瞬間を示す。
四つの演算のセットは、同様のフィルタ処理素子により
同時に実施される。縦矢印は結果ｙ(n)の伝達を示し、
対角矢印はｘデータ補助語の特別な進捗を示す。補助語
の分割は異なる演算結果の間のデータの進捗のみを変化
させ演算を変化させない。複数のデータが個々の繰り返
し（グレー直角におけるデータ）において使用される。
最初は、頂部右ドットで使用され、一方、最後は底部左
ドットに対応するドットで使用される。ｘ(dn)は頂部右
ドットに対応するｙ(n)の演算に使用され、ｘ(dn-n_ｔ+
1)は底部右ドットに対応するｙ(n)で使用され、そして
ｘ(d(n-Px+1))は頂部左ＴＥＮに対応するｙ(n-Px+1)の
演算に使用される。即ち、読取られるデータの数は、Rp
=(Px-1)d+n_ｔである。更に、各３２ビットワードは読取
られる隣接３２ビットの数が数式８を満たすようなPxデ
ータを有する。

【数８】

【００３０】即ち、読取の数はｄ増加する。メモリx-da
ta用に二つの読取ポートを持つと、二つの関数で十進化
するフィルタを実現できる。各部分結果（ｎ_ｔ＝１or
２）用に同時に使用される２倍の入力データが対称フィ
ルタで同時に使用される場合、１６ビット及び８ビット
演算のみが許容され、メモリw-tapsについては３２ビッ
トリードアウトが必要とされ、Px個の連続する部分結果
が３２ビットリードアウトがレジスタy-data用に必要と
されるために使用される。

【００３１】係数の初期化もしくは更新のため、３２ビ
ットリードインがメモリw-taps用に必要とされ、Pc個の
連続する実数構造が格納され、そして３２ビットリード
インがレジスタy-data用に必要とされる。結果Pxの新た
なセットの演算の間、dPx個の新たな入力で得たが到来
する。十進化が存在しないと、３２ビットリードインが
メモりx-taps用に必要で、十進化フィルタの場合、複数
の繰り返しがホストプロセッサとのリンクの限定された
通過帯域用のデータ（各サイクルにおいてPx個のデー
タ）を格納することが必要である。

【００３２】各フィルタは、収縮手法で同時に演算され
る特定町の小さなフィルタに分割される。即ち、各フィ
ルタ処理素子は、同様の特性を持つフィルタの演算を行
う。この特性は、他のフィルタとして同様の制御を要求
する。よって、信号制御ユニットはフィルタ処理素子に
関わらず十分である。図５の制御ユニットは、サイズNM
Fの４つのレジスタを有する。個々でNMFは体重か可能な
フィルタの最大数である。この制御ユニットは複数の機
能、レジスタTYPEに係数の数のような各フィルタの特性
を格納する、レジスタCURADRに基本メモリアドレスを、
レジスタBNDSにデータ及び係数レジスタの使用部の上限
下限を格納する、ユニットADDGENによりフィルタ処理素
子に必要なアドレスを発生する、そしてフィルタ処理素
子の間のみならず再構築の制御機能を有する。

【００３３】管理ユニットMUXMNGはフィルタ形式の関数
として副プロセッサにおけるデータ通信を制御する組み
合わせ論理回路である。

【図面の簡単な説明】

【図１】フィルタ演算システムのブロック図である。

【図２】フィルタ処理素子の詳細なブロック図である。

【図３】演算の進行を示すブロック図である。

【図４】図２のフィルタ処理素子を更新した素子のブロ
ック図である。

【図５】回路の制御ユニットの連携を示すブロック図で
ある。

フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 オリヴィエ ガイ−ベリール フランス国 75013 パリ ル ブラン 37

Claims (8)

【特許請求の範囲】
1. 【請求項１】ディジタルフィルタを形成するように主プ
   ロセッサと連携した使用に向けられるプログラム可能な
   副プロセッサ回路であって、制御ユニットにより制御さ
   れかつ、それぞれ少なくとも一つの加算器の入力に結合
   された読取り出力を持つ入力データレジスタを持つ複数
   のフィルタ処理素子と、当該加算器の結果出力に結合さ
   れた入力を持ちかつ、他の入力が係数メモリの読取り出
   力に結合され、さらにクロックの各サイクルにおいて数
   式の演算の中間結果を供給する出力を持つ最終加算器の
   入力に結合された結果出力を有する少なくとも一つの多
   重器とを有するものにおいて、 複数の異なるフィルタを多重化するため、前記フィルタ
   処理素子は更に、多重化されるフィルタの所望の数に等
   しい値である複数の部分結果レジスタ（y-data）を有
   し、当該レジスタのそれぞれが、前記最終加算器（６）
   の前記出力に結合された書込み入力と、当該最終加算器
   の前記入力（y-old）の一つに結合された読取り出力と
   を有することを特徴とするプログラム可能な副プロセッ
   サ回路。
2. 【請求項２】請求項１に記載のプログラム可能な副プロ
   セッサにおいて、 前記各フィルタ処理素子が前記入力データメモリから加
   算される入力データの二つのセットをそれぞれ受信する
   二つの加算器を有することを特徴とするプログラム可能
   な副プロセッサ。
3. 【請求項３】請求項２に記載のプログラム可能な副プロ
   セッサにおいて、 前記入力データメモリからの入力データを受入れる手段
   を有し、当該データを再構築しかつ、前記二つの加算器
   に当該データを供給するデータ再構築ユニットを有する
   ことを特徴とするプログラム可能な副プロセッサ。
4. 【請求項４】請求項２に記載のプログラム可能な副プロ
   セッサ回路において、 前記フィルタ処理素子がそれぞれ前記二つの加算器の何
   れかの結果出力に結合された入力を持つ二つの多重器を
   有することを特徴とするプログラム可能な副プロセッサ
   回路。
5. 【請求項５】請求項４に記載のプログラム可能な副プロ
   セッサ回路において、 前記二つの多重化器はそれぞれ、前記最終加算器の入力
   に結合された出力を有する加算／減算器の入力に結合さ
   れた出力を有することを特徴とするプログラム可能な副
   プロセッサ回路。
6. 【請求項６】請求項１に記載のプログラム可能な副プロ
   セッサ回路において、 前記係数メモリから得られた係数を処理しかつ、当該メ
   モリに当該係数を再ローディングする手段を有する更新
   ユニットを含むことを特徴とするプログラム可能な副プ
   ロセッサ回路。
7. 【請求項７】請求項６に記載のプログラム可能な副プロ
   セッサにおいて、 前記データメモリからデータ信号を、前記主プロセッサ
   からエラー信号をそれぞれ受入れる二つの入力と、他の
   入力において前記係数メモリから計数値を受入れる加算
   器の入力に結合された出力を持つエクスクルーシブオア
   ゲートと、前記係数メモリに格納される計数値を供給す
   る手段とを有することを特徴とするプログラム可能な副
   プロセッサ回路。
8. 【請求項８】請求項１に記載のプログラム可能な副プロ
   セッサ回路において、 前記制御ユニットが、各フィルタの特性及び主メモリア
   ドレスを格納するために多重化可能なフィルタの数に等
   しい数の多数のレジスタを有する複数のレジスタユニッ
   トを有することを特徴とするプログラム可能な副プロセ
   ッサ回路。