JPH04323910A - Ａ／ｄ，ｄ／ａ変換装置 - Google Patents
Ａ／ｄ，ｄ／ａ変換装置Info
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- JPH04323910A JPH04323910A JP3091892A JP9189291A JPH04323910A JP H04323910 A JPH04323910 A JP H04323910A JP 3091892 A JP3091892 A JP 3091892A JP 9189291 A JP9189291 A JP 9189291A JP H04323910 A JPH04323910 A JP H04323910A
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- 230000015654 memory Effects 0.000 claims description 46
- 238000006243 chemical reaction Methods 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 11
- 238000009825 accumulation Methods 0.000 claims description 8
- 230000004044 response Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0657—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is higher than the input sampling frequency, i.e. interpolation
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- H—ELECTRICITY
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- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0664—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is lower than the input sampling frequency, i.e. decimation
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- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/0685—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being rational
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- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H2218/00—Indexing scheme relating to details of digital filters
- H03H2218/08—Resource sharing
-
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- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H2218/00—Indexing scheme relating to details of digital filters
- H03H2218/08—Resource sharing
- H03H2218/085—Multipliers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、それぞれがディジタル
フィルタを用いた Ａ／Ｄ変換部と Ｄ／Ａ変換部とを
有するＡ／Ｄ， Ｄ／Ａ変換装置に関する。
フィルタを用いた Ａ／Ｄ変換部と Ｄ／Ａ変換部とを
有するＡ／Ｄ， Ｄ／Ａ変換装置に関する。
【０００２】
【従来の技術】図２のブロック図に、それぞれがディジ
タルフィルタを用いたＡ／Ｄ変換部と Ｄ／Ａ変換部と
を有するＡ／Ｄ， Ｄ／Ａ変換装置の従来の構成を示す
。
タルフィルタを用いたＡ／Ｄ変換部と Ｄ／Ａ変換部と
を有するＡ／Ｄ， Ｄ／Ａ変換装置の従来の構成を示す
。
【０００３】図２において、参照符号１は Ａ／Ｄ変換
部を、同２は Ｄ／Ａ変換部をそれぞれ示している。ま
た、参照符号３は Ａ／Ｄ変換部１へのアナログ入力信
号の入力端子を、４は Ａ／Ｄ変換部１からのディジタ
ル出力信号の出力端子を、５は Ｄ／Ａ変換部２へのデ
ィジタル入力信号の入力端子を、６は Ｄ／Ａ変換部２
からのアナログ出力信号の出力端子をそれぞれ示してい
る。
部を、同２は Ｄ／Ａ変換部をそれぞれ示している。ま
た、参照符号３は Ａ／Ｄ変換部１へのアナログ入力信
号の入力端子を、４は Ａ／Ｄ変換部１からのディジタ
ル出力信号の出力端子を、５は Ｄ／Ａ変換部２へのデ
ィジタル入力信号の入力端子を、６は Ｄ／Ａ変換部２
からのアナログ出力信号の出力端子をそれぞれ示してい
る。
【０００４】Ａ／Ｄ変換部１の内部構成は以下の如くで
ある。アナログ信号入力端子３から入力されたアナログ
入力信号はまず Ａ／Ｄ変換器７に与えられる。この
Ａ／Ｄ変換器７はサンプリング周波数がｆｓであるアナ
ログ入力信号をａ倍のオーバサンプリング周波数ａ・ｆ
ｓ （但し、ａ＝２， ３…） のディジタル信号８に
変換して第１デシメーションフィルタ９へ出力するオー
バサンプリング型の Ａ／Ｄ変換器である。
ある。アナログ信号入力端子３から入力されたアナログ
入力信号はまず Ａ／Ｄ変換器７に与えられる。この
Ａ／Ｄ変換器７はサンプリング周波数がｆｓであるアナ
ログ入力信号をａ倍のオーバサンプリング周波数ａ・ｆ
ｓ （但し、ａ＝２， ３…） のディジタル信号８に
変換して第１デシメーションフィルタ９へ出力するオー
バサンプリング型の Ａ／Ｄ変換器である。
【０００５】第１デシメーションフィルタ９は Ａ／Ｄ
変換器７から出力されたオーバサンプリング周波数ａ・
ｆｓのディジタル信号８をサンプリング周波数ｂ・ｆｓ
（但し、ｂ＜ａ，ｂ＝１， ２…） のディジタル信
号１０に変換して第２デシメーションフィルタ１１へ出
力すると共に、変換の際に生じる折返し雑音を除去する
第１ディジタルフィルタ（Ｍタップ） として機能する
。なお、参照符号１７はこの第１デシメーションフィル
タ９の特性を定めるための係数を発生する係数発生装置
である。
変換器７から出力されたオーバサンプリング周波数ａ・
ｆｓのディジタル信号８をサンプリング周波数ｂ・ｆｓ
（但し、ｂ＜ａ，ｂ＝１， ２…） のディジタル信
号１０に変換して第２デシメーションフィルタ１１へ出
力すると共に、変換の際に生じる折返し雑音を除去する
第１ディジタルフィルタ（Ｍタップ） として機能する
。なお、参照符号１７はこの第１デシメーションフィル
タ９の特性を定めるための係数を発生する係数発生装置
である。
【０００６】第２デシメーションフィルタ１１は第１デ
シメーションフィルタ９から出力されたサンプリング周
波数ｂ・ｆｓのディジタル信号１０をサンプリング周波
数ｆｓのディジタル信号１０に変換してディジタル信号
出力端子４へ出力すると共に、変換の際に生じる折返し
雑音を除去する第２ディジタルフィルタ（Ｎタップ）
として機能する。なお、参照符号１８はこの第２デシメ
ーションフィルタ１１の特性を定めるための係数を発生
する係数発生装置である。
シメーションフィルタ９から出力されたサンプリング周
波数ｂ・ｆｓのディジタル信号１０をサンプリング周波
数ｆｓのディジタル信号１０に変換してディジタル信号
出力端子４へ出力すると共に、変換の際に生じる折返し
雑音を除去する第２ディジタルフィルタ（Ｎタップ）
として機能する。なお、参照符号１８はこの第２デシメ
ーションフィルタ１１の特性を定めるための係数を発生
する係数発生装置である。
【０００７】Ｄ／Ａ変換部２の内部構成は以下の如くで
ある。ディジタル信号入力端子５から入力されたディジ
タル入力信号はまず第１インタポレーションフィルタ１
６に与えられる。この第１インタポレーションフィルタ
１６はサンプリング周波数がｆｓであるディジタル入力
信号をｃ倍のオーバサンプリング周波数ｃ・ｆｓ （但
し、ｃ＝１， ２…） のディジタル信号１５に変換し
て第２インタポレーションフィルタ１４へ出力すると共
に、変換の際に生じるイメージ成分を除去する第３ディ
ジタルフィルタ（Ｎタップ） として機能する。なお、
参照符号２０はこの第１インタポレーションフィルタ１
６の特性を定めるための係数を発生する係数発生装置で
ある。
ある。ディジタル信号入力端子５から入力されたディジ
タル入力信号はまず第１インタポレーションフィルタ１
６に与えられる。この第１インタポレーションフィルタ
１６はサンプリング周波数がｆｓであるディジタル入力
信号をｃ倍のオーバサンプリング周波数ｃ・ｆｓ （但
し、ｃ＝１， ２…） のディジタル信号１５に変換し
て第２インタポレーションフィルタ１４へ出力すると共
に、変換の際に生じるイメージ成分を除去する第３ディ
ジタルフィルタ（Ｎタップ） として機能する。なお、
参照符号２０はこの第１インタポレーションフィルタ１
６の特性を定めるための係数を発生する係数発生装置で
ある。
【０００８】第２インタポレーションフィルタ１４は第
１インタポレーションフィルタ１６から出力されたサン
プリング周波数がｃ・ｆｓであるディジタル信号１５を
ｄ倍のサンプリング周波数ｄ・ｆｓ （但し、ｄ＞ｃ，
ｄ＝２， ３…） のディジタル信号１３に変換して
Ｄ／Ａ変換器１２へ出力すると共に、変換の際に生じる
折返し雑音を除去する第４ディジタルフィルタ（Ｍタッ
プ） として機能する。なお、参照符号１９はこの第２
インタポレーションフィルタ１４の特性を定めるための
係数を発生する係数発生装置である。
１インタポレーションフィルタ１６から出力されたサン
プリング周波数がｃ・ｆｓであるディジタル信号１５を
ｄ倍のサンプリング周波数ｄ・ｆｓ （但し、ｄ＞ｃ，
ｄ＝２， ３…） のディジタル信号１３に変換して
Ｄ／Ａ変換器１２へ出力すると共に、変換の際に生じる
折返し雑音を除去する第４ディジタルフィルタ（Ｍタッ
プ） として機能する。なお、参照符号１９はこの第２
インタポレーションフィルタ１４の特性を定めるための
係数を発生する係数発生装置である。
【０００９】Ｄ／Ａ変換器１２は第２インタポレーショ
ンフィルタ１４から出力されたサンプリング周波数がｄ
・ｆｓであるディジタル信号１３をアナログ信号に変換
してアナログ信号出力端子６へ出力するオーバサンプリ
ング型の Ｄ／Ａ変換器である。
ンフィルタ１４から出力されたサンプリング周波数がｄ
・ｆｓであるディジタル信号１３をアナログ信号に変換
してアナログ信号出力端子６へ出力するオーバサンプリ
ング型の Ｄ／Ａ変換器である。
【００１０】なお、第１， 第２， 第３及び第４ディ
ジタルフィルタである第１デシメーションフィルタ９，
第２デシメーションフィルタ１１， 第１インタポレ
ーションフィルタ１６及び第２インタポレーションフィ
ルタ１４はいずれもＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌ
ｓｅ Ｒｅｓｐｏｎｓｅ）型ディジタルフィルタで構成
されている。
ジタルフィルタである第１デシメーションフィルタ９，
第２デシメーションフィルタ１１， 第１インタポレ
ーションフィルタ１６及び第２インタポレーションフィ
ルタ１４はいずれもＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌ
ｓｅ Ｒｅｓｐｏｎｓｅ）型ディジタルフィルタで構成
されている。
【００１１】次にこのような構成の従来のＡ／Ｄ， Ｄ
／Ａ変換装置の動作について以下に説明する。まず、
Ａ／Ｄ変換部１の動作は以下の如くである。
／Ａ変換装置の動作について以下に説明する。まず、
Ａ／Ｄ変換部１の動作は以下の如くである。
【００１２】アナログ信号入力端子３から Ａ／Ｄ変換
部１へ入力されるアナログ入力信号は、オーバサンプリ
ング型の Ａ／Ｄ変換器７によりサンプリング周波数ａ
・ｆｓのディジタル信号８に変換される。しかし、ディ
ジタル信号出力端子４から出力されるディジタル出力信
号は最終的にはサンプリング周波数ｆｓに変換される必
要がある。このためのサンプリング周波数の変換処理は
間引きの処理、具体的には １／ａ間隔でディジタルデ
ータを出力するのみの比較的単純な処理である。しかし
、単純に間引きしたのみの処理では折返しによる雑音が
信号に混入して信号の精度が著しく低下する可能性が高
い。このため、ディジタル信号にディジタルフィルタを
通過させることにより雑音を除去した後に間引きの処理
を行うようにしている。
部１へ入力されるアナログ入力信号は、オーバサンプリ
ング型の Ａ／Ｄ変換器７によりサンプリング周波数ａ
・ｆｓのディジタル信号８に変換される。しかし、ディ
ジタル信号出力端子４から出力されるディジタル出力信
号は最終的にはサンプリング周波数ｆｓに変換される必
要がある。このためのサンプリング周波数の変換処理は
間引きの処理、具体的には １／ａ間隔でディジタルデ
ータを出力するのみの比較的単純な処理である。しかし
、単純に間引きしたのみの処理では折返しによる雑音が
信号に混入して信号の精度が著しく低下する可能性が高
い。このため、ディジタル信号にディジタルフィルタを
通過させることにより雑音を除去した後に間引きの処理
を行うようにしている。
【００１３】このような目的で使用されるディジタルフ
ィルタは以下の（ａ）及び（ｂ） の二つの条件を満た
す必要がある。 （ａ） 雑音が折返してくるのを防ぐために、雑音が存
在する領域での充分な減衰量を有していること。 （ｂ） 信号帯域内では可能な限り平坦な通過特性を有
していること。
ィルタは以下の（ａ）及び（ｂ） の二つの条件を満た
す必要がある。 （ａ） 雑音が折返してくるのを防ぐために、雑音が存
在する領域での充分な減衰量を有していること。 （ｂ） 信号帯域内では可能な限り平坦な通過特性を有
していること。
【００１４】このようなフィルタ特性を一段のディジタ
ルフィルタで実現することは、入力信号のナイキスト周
波数と信号帯域の周波数とが比較的離隔しているために
非常に困難である。このため、通常はディジタルフィル
タとしては、第１ディジタルフィルタ （第１デシメー
ションフィルタ９） と第２ディジタルフィルタ （第
２デシメーションフィルタ１１） との二段構成が多く
採用される。
ルフィルタで実現することは、入力信号のナイキスト周
波数と信号帯域の周波数とが比較的離隔しているために
非常に困難である。このため、通常はディジタルフィル
タとしては、第１ディジタルフィルタ （第１デシメー
ションフィルタ９） と第２ディジタルフィルタ （第
２デシメーションフィルタ１１） との二段構成が多く
採用される。
【００１５】図２にその構成が示されている従来のＡ／
Ｄ， Ｄ／Ａ変換装置はこのような二段構成のディジタ
ルフィルタを備えてサンプリング周波数を変換する構成
を示している。即ち、 Ａ／Ｄ変換器７から出力される
ディジタル信号８をサンプリング周波数ａ・ｆｓで第１
ディジタルフィルタである第１デシメーションフィルタ
９を通過させてデータの間引き処理を行うことにより、
まず中間のサンプリング周波数ｂ・ｆｓのディジタル信
号１０に変換する。 この後、更により精度が高い第２ディジタルフィルタで
ある第２デシメーションフィルタ１１により信号帯域近
傍に残存している雑音等の成分を除去して最終のサンプ
リング周波数ｆｓにまでデータの間引き処理を行う。
Ｄ， Ｄ／Ａ変換装置はこのような二段構成のディジタ
ルフィルタを備えてサンプリング周波数を変換する構成
を示している。即ち、 Ａ／Ｄ変換器７から出力される
ディジタル信号８をサンプリング周波数ａ・ｆｓで第１
ディジタルフィルタである第１デシメーションフィルタ
９を通過させてデータの間引き処理を行うことにより、
まず中間のサンプリング周波数ｂ・ｆｓのディジタル信
号１０に変換する。 この後、更により精度が高い第２ディジタルフィルタで
ある第２デシメーションフィルタ１１により信号帯域近
傍に残存している雑音等の成分を除去して最終のサンプ
リング周波数ｆｓにまでデータの間引き処理を行う。
【００１６】なお、上述の第１及び第２ディジタルフィ
ルタである第１デシメーションフィルタ９及び第２デシ
メーションフィルタ１１のフィルタ特性はそれぞれ係数
発生装置１７及び１８により定められる。
ルタである第１デシメーションフィルタ９及び第２デシ
メーションフィルタ１１のフィルタ特性はそれぞれ係数
発生装置１７及び１８により定められる。
【００１７】次に、 Ｄ／Ａ変換部２の動作について説
明する。
明する。
【００１８】Ｄ／Ａ変換部２は基本的には Ａ／Ｄ変換
部１での動作と逆の動作を行う。 Ａ／Ｄ変換部１では
、サンプリング周波数をａ・ｆｓからｆｓに間引きする
ことにより変換を行っているが、 Ｄ／Ａ変換部２では
逆にサンプリング周波数をｆｓからｄ・ｆｓに補間する
ことにより変換する。また、 Ｄ／Ａ変換部２において
、サンプリング周波数をｆｓからｄ・ｆｓへ変換する際
、 Ａ／Ｄ変換部１での場合と同様にディジタルフィル
タを通過させて信号帯域外雑音を除去する。
部１での動作と逆の動作を行う。 Ａ／Ｄ変換部１では
、サンプリング周波数をａ・ｆｓからｆｓに間引きする
ことにより変換を行っているが、 Ｄ／Ａ変換部２では
逆にサンプリング周波数をｆｓからｄ・ｆｓに補間する
ことにより変換する。また、 Ｄ／Ａ変換部２において
、サンプリング周波数をｆｓからｄ・ｆｓへ変換する際
、 Ａ／Ｄ変換部１での場合と同様にディジタルフィル
タを通過させて信号帯域外雑音を除去する。
【００１９】このような目的で使用されるディジタルフ
ィルタは以下の（ｃ） 及び（ｄ） の二つの条件を満
たす必要がある。 （ｃ） 補間により発生するイメージ雑音を除去するた
めに、イメージ雑音が存在する領域でのフィルタ特性に
充分な減衰量を有すること。 （ｄ） 信号帯域内では可能な限り平坦な通過特性を有
していること。
ィルタは以下の（ｃ） 及び（ｄ） の二つの条件を満
たす必要がある。 （ｃ） 補間により発生するイメージ雑音を除去するた
めに、イメージ雑音が存在する領域でのフィルタ特性に
充分な減衰量を有すること。 （ｄ） 信号帯域内では可能な限り平坦な通過特性を有
していること。
【００２０】ここで（ｃ） 及び（ｄ） の条件は前述
の間引き処理用のフィルタに関する（ａ） 及び（ｂ）
の条件とは実質的に全く同じであることから、補間用
のフィルタは間引き用のフィルタと全く同じ特性を有す
る二段構成が多く採用される。
の間引き処理用のフィルタに関する（ａ） 及び（ｂ）
の条件とは実質的に全く同じであることから、補間用
のフィルタは間引き用のフィルタと全く同じ特性を有す
る二段構成が多く採用される。
【００２１】即ち、ディジタル信号入力端子５から入力
されるサンプリング周波数ｆｓのディジタル信号はまず
、第３ディジタルフィルタである第１インタポレーショ
ンフィルタ１６により補間されてサンプリング周波数ｆ
ｓｃ・ｆｓのディジタル信号１５に変換される。次にこ
のディジタル信号１５は第４ディジタルフィルタである
第２インタポレーションフィルタ１４により補間されて
サンプリング周波数ｄ・ｆｓに変換された後、イメージ
雑音を除去されてディジタル信号１３になる。このサン
プリング周波数ｄ・ｆｓのディジタル信号１３は、オー
バサンプリング型の Ｄ／Ａ変換器１２によりアナログ
信号に変換され、 Ｄ／Ａ変換部２のアナログ信号出力
端子６から出力される。
されるサンプリング周波数ｆｓのディジタル信号はまず
、第３ディジタルフィルタである第１インタポレーショ
ンフィルタ１６により補間されてサンプリング周波数ｆ
ｓｃ・ｆｓのディジタル信号１５に変換される。次にこ
のディジタル信号１５は第４ディジタルフィルタである
第２インタポレーションフィルタ１４により補間されて
サンプリング周波数ｄ・ｆｓに変換された後、イメージ
雑音を除去されてディジタル信号１３になる。このサン
プリング周波数ｄ・ｆｓのディジタル信号１３は、オー
バサンプリング型の Ｄ／Ａ変換器１２によりアナログ
信号に変換され、 Ｄ／Ａ変換部２のアナログ信号出力
端子６から出力される。
【００２２】図３は第１， 第２， 第３及び第４ディ
ジタルフィルタである第１デシメーションフィルタ９，
第２デシメーションフィルタ１１， 第１インタポレ
ーションフィルタ１６及び第２インタポレーションフィ
ルタ１４に共有な一般的な構成を示すブロック図である
。
ジタルフィルタである第１デシメーションフィルタ９，
第２デシメーションフィルタ１１， 第１インタポレ
ーションフィルタ１６及び第２インタポレーションフィ
ルタ１４に共有な一般的な構成を示すブロック図である
。
【００２３】図３において、参照符号４０はメモリであ
り、各フィルタへのディジタル入力信号はこのメモリ４
０へ入力され、それぞれのフィルタのタップ数分のデー
タが保持される。また参照符号４１はそれぞれのフィル
タのフィルタ特性を保持しているメモリであり、図２の
各係数保持装置１７，１８， ２０及び１９に相当する
。両メモリ４０，４１に保持されているデータは乗算器
４２に与えられ、その乗算結果が累算器４３に与えられ
る。
り、各フィルタへのディジタル入力信号はこのメモリ４
０へ入力され、それぞれのフィルタのタップ数分のデー
タが保持される。また参照符号４１はそれぞれのフィル
タのフィルタ特性を保持しているメモリであり、図２の
各係数保持装置１７，１８， ２０及び１９に相当する
。両メモリ４０，４１に保持されているデータは乗算器
４２に与えられ、その乗算結果が累算器４３に与えられ
る。
【００２４】このような構成により、各ディジタルフィ
ルタはフィルタ演算である積和演算を行う。
ルタはフィルタ演算である積和演算を行う。
【００２５】なお、ディジタル信号が入力されるメモリ
４０のデータ容量はそれぞれのフィルタにより異なり、
第１ディジタルフィルタである第１デシメーションフィ
ルタ９ではＭワード、第２ディジタルフィルタである第
２デシメーションフィルタ１１ではＮワード、第３ディ
ジタルフィルタである第１インタポレーションフィルタ
１６では Ｎ／ｃワード、第４ディジタルフィルタであ
る第２インタポレーションフィルタ１４ではＭｃ／ｄワ
ードである。
４０のデータ容量はそれぞれのフィルタにより異なり、
第１ディジタルフィルタである第１デシメーションフィ
ルタ９ではＭワード、第２ディジタルフィルタである第
２デシメーションフィルタ１１ではＮワード、第３ディ
ジタルフィルタである第１インタポレーションフィルタ
１６では Ｎ／ｃワード、第４ディジタルフィルタであ
る第２インタポレーションフィルタ１４ではＭｃ／ｄワ
ードである。
【００２６】なお、上述のような従来のオーバサンプリ
ング型のＡ／Ｄ，Ｄ／Ａ変換装置については、「オーバ
サンプリング方式の Ａ−Ｄ／Ｄ−Ａ変換技術」 （日
経エレクトロニクス，Ｎｏ．４５８， ＰＰ．２２３−
２３１， １９８８， １０， １７）に詳細に開示さ
れている。
ング型のＡ／Ｄ，Ｄ／Ａ変換装置については、「オーバ
サンプリング方式の Ａ−Ｄ／Ｄ−Ａ変換技術」 （日
経エレクトロニクス，Ｎｏ．４５８， ＰＰ．２２３−
２３１， １９８８， １０， １７）に詳細に開示さ
れている。
【００２７】
【発明が解決しようとする課題】ところで、従来のＡ／
Ｄ， Ｄ／Ａ変換装置は上述のような構成を採っている
ため、第１乃至第４の４段のディジタルフィルタを必要
とし、また各ディジタルフィルタそれぞれには係数発生
装置及び係数とディジタルデータとを乗算するための乗
算器等が必要である。このため、装置全体の回路規模が
極めて大きくなるという問題がある。
Ｄ， Ｄ／Ａ変換装置は上述のような構成を採っている
ため、第１乃至第４の４段のディジタルフィルタを必要
とし、また各ディジタルフィルタそれぞれには係数発生
装置及び係数とディジタルデータとを乗算するための乗
算器等が必要である。このため、装置全体の回路規模が
極めて大きくなるという問題がある。
【００２８】このような事情に鑑みて、本願出願人は先
に特開平３−４１８２６号公報に開示された発明を提案
している。
に特開平３−４１８２６号公報に開示された発明を提案
している。
【００２９】この特開平３−４１８２６号公報に開示さ
れた発明は、図４のブロック図に示す如く構成されてい
る。なお、図４中と図２中とで同一の参照符号は同一の
構成部材を示している。
れた発明は、図４のブロック図に示す如く構成されてい
る。なお、図４中と図２中とで同一の参照符号は同一の
構成部材を示している。
【００３０】この図４に示されている特開平３−４１８
２６号公報の発明は、端的には図２に示されている Ａ
／Ｄ変換部１の第１ディジタルフィルタである第１デシ
メーションフィルタ９と Ｄ／Ａ変換部２の第４ディジ
タルフィルタである第２インタポレーションフィルタ１
４とのフィルタ特性が共通であり、また Ａ／Ｄ変換部
１の第２ディジタルフィルタである第２デシメーション
フィルタ１１と Ｄ／Ａ変換部２の第３ディジタルフィ
ルタである第１インタポレーションフィルタ１６とのフ
ィルタ特性が共通である点に着目してなされた発明であ
る。即ち、図２中の参照符号１７と１９の係数発生装置
とを図３中の一つの係数発生装置３７で共用し、また参
照符号１８と２０の係数発生装置とを図３中の一つの係
数発生装置３８で共用する構成を採っている。
２６号公報の発明は、端的には図２に示されている Ａ
／Ｄ変換部１の第１ディジタルフィルタである第１デシ
メーションフィルタ９と Ｄ／Ａ変換部２の第４ディジ
タルフィルタである第２インタポレーションフィルタ１
４とのフィルタ特性が共通であり、また Ａ／Ｄ変換部
１の第２ディジタルフィルタである第２デシメーション
フィルタ１１と Ｄ／Ａ変換部２の第３ディジタルフィ
ルタである第１インタポレーションフィルタ１６とのフ
ィルタ特性が共通である点に着目してなされた発明であ
る。即ち、図２中の参照符号１７と１９の係数発生装置
とを図３中の一つの係数発生装置３７で共用し、また参
照符号１８と２０の係数発生装置とを図３中の一つの係
数発生装置３８で共用する構成を採っている。
【００３１】しかし、上述のような特開平３−４１８２
６号公報の発明においても、わずかに係数発生装置が４
個から２個に削減されただけであり、回路規模の縮小に
対する寄与は少ないと言わざるを得ない。
６号公報の発明においても、わずかに係数発生装置が４
個から２個に削減されただけであり、回路規模の縮小に
対する寄与は少ないと言わざるを得ない。
【００３２】本発明はこのような事情に鑑みてなされた
ものであり、その回路規模を大幅に縮小し得るＡ／Ｄ，
Ｄ／Ａ変換装置の提供を目的とする。
ものであり、その回路規模を大幅に縮小し得るＡ／Ｄ，
Ｄ／Ａ変換装置の提供を目的とする。
【００３３】
【課題を解決するための手段】オーバサンプリング型の
Ａ／Ｄ変換器の構成として、Δ変調器，ΔΣ変調器が
考えられる。多次のΔΣ変調方式の問題点を補って同等
の性能を得ることが可能なＭＡＳＨ（ＭｕｌｔｉｓｔＡ
ｇｅ ｎｏｉｓｅ ＳＨａｐｉｎｇ）方式の変換器はこ
のΔΣ変調器を変形させたものである。Δ変調器， Δ
Σ変調器のディジタル出力信号は１ビットであり、ＭＡ
ＳＨ方式の変換器のディジタル出力信号は次数により異
なるがたとえば３次では３ビットと比較的低ビットであ
る。従って、本発明に係るＡ／Ｄ， Ｄ／Ａ変換装置で
は、 Ａ／Ｄ変換器の低ビットのディジタル出力信号に
着目することにより、フィルタ係数とディジタル出力信
号の乗算結果を予め記憶装置に格納しておき、入力され
たディジタル信号に応じて読出すことにより乗算器を省
略する構成を採る。また、 Ａ／Ｄ変換部， Ｄ／Ａ変
換部のディジタルフィルタのフィルタ特性が相互に同一
である点に着目し、係数発生装置である記憶装置を共用
し、更に各ディジタルフィルタの処理内容が同一である
点に着目し、ディジタルフィルタを構成する乗算器，累
算器を共用化する構成を採る。
Ａ／Ｄ変換器の構成として、Δ変調器，ΔΣ変調器が
考えられる。多次のΔΣ変調方式の問題点を補って同等
の性能を得ることが可能なＭＡＳＨ（ＭｕｌｔｉｓｔＡ
ｇｅ ｎｏｉｓｅ ＳＨａｐｉｎｇ）方式の変換器はこ
のΔΣ変調器を変形させたものである。Δ変調器， Δ
Σ変調器のディジタル出力信号は１ビットであり、ＭＡ
ＳＨ方式の変換器のディジタル出力信号は次数により異
なるがたとえば３次では３ビットと比較的低ビットであ
る。従って、本発明に係るＡ／Ｄ， Ｄ／Ａ変換装置で
は、 Ａ／Ｄ変換器の低ビットのディジタル出力信号に
着目することにより、フィルタ係数とディジタル出力信
号の乗算結果を予め記憶装置に格納しておき、入力され
たディジタル信号に応じて読出すことにより乗算器を省
略する構成を採る。また、 Ａ／Ｄ変換部， Ｄ／Ａ変
換部のディジタルフィルタのフィルタ特性が相互に同一
である点に着目し、係数発生装置である記憶装置を共用
し、更に各ディジタルフィルタの処理内容が同一である
点に着目し、ディジタルフィルタを構成する乗算器，累
算器を共用化する構成を採る。
【００３４】
【作用】本発明に係るＡ／Ｄ， Ｄ／Ａ変換装置では、
入力されたディジタル信号に応じてそのフィルタ係数と
の乗算結果が記憶装置から出力されて累算され、また各
１個の乗算器，累算器が複数のディジタルフィルタの演
算処理に共用される。
入力されたディジタル信号に応じてそのフィルタ係数と
の乗算結果が記憶装置から出力されて累算され、また各
１個の乗算器，累算器が複数のディジタルフィルタの演
算処理に共用される。
【００３５】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
いて詳述する。
【００３６】図１は本発明に係るＡ／Ｄ， Ｄ／Ａ変換
装置の構成を示すブロック図である。図１において、参
照符号３は本発明のＡ／Ｄ， Ｄ／Ａ変換装置へのアナ
ログ入力信号の入力端子を、４は本発明のＡ／Ｄ， Ｄ
／Ａ変換装置からのディジタル出力信号の出力端子を、
５は本発明のＡ／Ｄ， Ｄ／Ａ変換装置へのディジタル
入力信号の入力端子を、６は本発明のＡ／Ｄ，Ｄ／Ａ変
換装置からのアナログ出力信号の出力端子をそれぞれ示
している。
装置の構成を示すブロック図である。図１において、参
照符号３は本発明のＡ／Ｄ， Ｄ／Ａ変換装置へのアナ
ログ入力信号の入力端子を、４は本発明のＡ／Ｄ， Ｄ
／Ａ変換装置からのディジタル出力信号の出力端子を、
５は本発明のＡ／Ｄ， Ｄ／Ａ変換装置へのディジタル
入力信号の入力端子を、６は本発明のＡ／Ｄ，Ｄ／Ａ変
換装置からのアナログ出力信号の出力端子をそれぞれ示
している。
【００３７】アナログ信号入力端子３から入力されたア
ナログ入力信号はまず Ａ／Ｄ変換器７に与えられる。 この Ａ／Ｄ変換器７はサンプリング周波数がｆｓであ
るアナログ入力信号をａ倍のオーバサンプリング周波数
ａ・ｆｓ （但し、ａ＝２， ３…） のディジタル信
号８に変換して第５ディジタルフィルタ５０へ出力する
オーバサンプリング型の Ａ／Ｄ変換器である。
ナログ入力信号はまず Ａ／Ｄ変換器７に与えられる。 この Ａ／Ｄ変換器７はサンプリング周波数がｆｓであ
るアナログ入力信号をａ倍のオーバサンプリング周波数
ａ・ｆｓ （但し、ａ＝２， ３…） のディジタル信
号８に変換して第５ディジタルフィルタ５０へ出力する
オーバサンプリング型の Ａ／Ｄ変換器である。
【００３８】第５ディジタルフィルタ５０は Ａ／Ｄ変
換器７から出力されたオーバサンプリング周波数ａ・ｆ
ｓのディジタル信号８をサンプリング周波数ｂ・ｆｓ
（但し、ｂ＜ａ，ｂ＝１， ２…） のディジタル信号
１０に変換して第６ディジタルフィルタ６０へ出力する
と共に、変換の際に生じる折返し雑音を除去する第１デ
ィジタルフィルタ（Ｍタップ） として機能する。
換器７から出力されたオーバサンプリング周波数ａ・ｆ
ｓのディジタル信号８をサンプリング周波数ｂ・ｆｓ
（但し、ｂ＜ａ，ｂ＝１， ２…） のディジタル信号
１０に変換して第６ディジタルフィルタ６０へ出力する
と共に、変換の際に生じる折返し雑音を除去する第１デ
ィジタルフィルタ（Ｍタップ） として機能する。
【００３９】第５ディジタルフィルタ５０は、上述の如
く第１ディジタルフィルタ、即ち従来例の第１デシメー
ションフィルタ９に相当する動作を行うディジタルフィ
ルタであり、アドレス生成回路５１， 第１メモリ５２
，累算器５３及び中間レジスタ群５４等にて構成されて
いる。
く第１ディジタルフィルタ、即ち従来例の第１デシメー
ションフィルタ９に相当する動作を行うディジタルフィ
ルタであり、アドレス生成回路５１， 第１メモリ５２
，累算器５３及び中間レジスタ群５４等にて構成されて
いる。
【００４０】第１メモリ５２は、従来は図３の乗算器４
２によりハードウェア的に行われていたＡ／Ｄ変換器７
から出力されたディジタル信号８のデータとフィルタ係
数との乗算結果を予め格納している。即ち、Δ変調器及
びΔΣ変調器を用いているオーバサンプリング型の Ａ
／Ｄ変換器７のディジタル信号８は１乃至３ビット程度
の比較的低ビットのデータであるため、この入力データ
とフィルタ係数 （Ｍワード） との乗算結果はＭ乃至
２３ Ｍワード程度の比較的小容量のメモリに予め格納
しておくことが可能である。ここで、Ｍ＝１２８ 程度
であれば、乗算器を用いてハードウェア的に乗算を行う
よりは２３ Ｍワード、即ち１０２４ワードのＲＯＭ
を使用した方がハードウェア的には小規模 （チップ上
に構築した場合の占有面積が小） になる。
２によりハードウェア的に行われていたＡ／Ｄ変換器７
から出力されたディジタル信号８のデータとフィルタ係
数との乗算結果を予め格納している。即ち、Δ変調器及
びΔΣ変調器を用いているオーバサンプリング型の Ａ
／Ｄ変換器７のディジタル信号８は１乃至３ビット程度
の比較的低ビットのデータであるため、この入力データ
とフィルタ係数 （Ｍワード） との乗算結果はＭ乃至
２３ Ｍワード程度の比較的小容量のメモリに予め格納
しておくことが可能である。ここで、Ｍ＝１２８ 程度
であれば、乗算器を用いてハードウェア的に乗算を行う
よりは２３ Ｍワード、即ち１０２４ワードのＲＯＭ
を使用した方がハードウェア的には小規模 （チップ上
に構築した場合の占有面積が小） になる。
【００４１】従って、入力されたディジタル信号８に応
じてアドレス生成回路５１により第１メモリ５２のアド
レスを発生して、第１メモリ５２に予め格納されている
ディジタル信号８のデータと第１ディジタルフィルタの
フィルタ係数との乗算結果を累算器５３へ出力させれば
、乗算器を備えているのと同じ動作が可能である。
じてアドレス生成回路５１により第１メモリ５２のアド
レスを発生して、第１メモリ５２に予め格納されている
ディジタル信号８のデータと第１ディジタルフィルタの
フィルタ係数との乗算結果を累算器５３へ出力させれば
、乗算器を備えているのと同じ動作が可能である。
【００４２】また、中間レジスタ群５４は、Ｍワードの
入力データ保持用の図３のメモリ４０の代わりに使用さ
れる。これは、第５ディジタルフィルタ５０ではデータ
を １／ａに間引きするのであるから、１入力データに
対しては Ｍ／ａ回の積和演算 （フィルタ係数×入力
データ）を行えばよいからである。
入力データ保持用の図３のメモリ４０の代わりに使用さ
れる。これは、第５ディジタルフィルタ５０ではデータ
を １／ａに間引きするのであるから、１入力データに
対しては Ｍ／ａ回の積和演算 （フィルタ係数×入力
データ）を行えばよいからである。
【００４３】第６ディジタルフィルタ６０は、第１，
第２及び第３ディジタルフィルタ、即ち図２に示されて
いる従来例の第２デシメーションフィルタ１１， 第１
インタポレーションフィルタ１６及び第２インタポレー
ションフィルタ１４に相当する動作を行う。
第２及び第３ディジタルフィルタ、即ち図２に示されて
いる従来例の第２デシメーションフィルタ１１， 第１
インタポレーションフィルタ１６及び第２インタポレー
ションフィルタ１４に相当する動作を行う。
【００４４】第６ディジタルフィルタ６０は、第５ディ
ジタルフィルタ５０から出力されたサンプリング周波数
ｂ・ｆｓのディジタル信号１０をサンプリング周波数ｆ
ｓのディジタル信号１０に変換してディジタル信号出力
端子４へ出力すると共に、変換の際に生じる折返し雑音
を除去する第２ディジタルフィルタ（Ｎタップ） とし
て機能する。また、第６ディジタルフィルタ６０は、デ
ィジタル信号入力端子５から入力されたサンプリング周
波数がｆｓであるディジタル入力信号をｃ倍のオーバサ
ンプリング周波数ｃ・ｆｓ （但し、ｃ＝１， ２…）
のディジタル信号１５に変換すると共に、変換の際に
生じるイメージ成分を除去する第３ディジタルフィルタ
（Ｎタップ） として機能する。更に、第６ディジタル
フィルタ６０は、サンプリング周波数がｃ・ｆｓである
ディジタル信号をｄ倍のサンプリング周波数ｄ・ｆｓ
（但し、ｄ＞ｃ，ｄ＝２， ３…） のディジタル信号
１３に変換して Ｄ／Ａ変換器１２へ出力すると共に、
変換の際に生じる折返し雑音を除去する第４ディジタル
フィルタ（Ｍタップ） として機能する。
ジタルフィルタ５０から出力されたサンプリング周波数
ｂ・ｆｓのディジタル信号１０をサンプリング周波数ｆ
ｓのディジタル信号１０に変換してディジタル信号出力
端子４へ出力すると共に、変換の際に生じる折返し雑音
を除去する第２ディジタルフィルタ（Ｎタップ） とし
て機能する。また、第６ディジタルフィルタ６０は、デ
ィジタル信号入力端子５から入力されたサンプリング周
波数がｆｓであるディジタル入力信号をｃ倍のオーバサ
ンプリング周波数ｃ・ｆｓ （但し、ｃ＝１， ２…）
のディジタル信号１５に変換すると共に、変換の際に
生じるイメージ成分を除去する第３ディジタルフィルタ
（Ｎタップ） として機能する。更に、第６ディジタル
フィルタ６０は、サンプリング周波数がｃ・ｆｓである
ディジタル信号をｄ倍のサンプリング周波数ｄ・ｆｓ
（但し、ｄ＞ｃ，ｄ＝２， ３…） のディジタル信号
１３に変換して Ｄ／Ａ変換器１２へ出力すると共に、
変換の際に生じる折返し雑音を除去する第４ディジタル
フィルタ（Ｍタップ） として機能する。
【００４５】Ｄ／Ａ変換器１２は第６ディジタルフィル
タ６０から出力されたサンプリング周波数がｄ・ｆｓで
あるディジタル信号１３をアナログ信号に変換してアナ
ログ信号出力端子６へ出力するオーバサンプリング型の
Ｄ／Ａ変換器である。
タ６０から出力されたサンプリング周波数がｄ・ｆｓで
あるディジタル信号１３をアナログ信号に変換してアナ
ログ信号出力端子６へ出力するオーバサンプリング型の
Ｄ／Ａ変換器である。
【００４６】第６ディジタルフィルタ６０は、第２メモ
リ６１， 第３メモリ６２， 第４メモリ６３，第５メ
モリ６４， セレクタ６５， 乗算器６６， 累算器６
７， 第１レジスタ６８， 第２レジスタ６９， 第３
レジスタ７０等にて構成されている。これらの構成要素
により、第６ディジタルフィルタ６０は、従来例の第２
， 第３及び第４のディジタルフィルタである第２デシ
メーションフィルタ１１， 第１インタポレーションフ
ィルタ１６及び第２インタポレーションフィルタ１４に
より行われていたディジタルフィルタとしての処理を時
間多重化して行う。
リ６１， 第３メモリ６２， 第４メモリ６３，第５メ
モリ６４， セレクタ６５， 乗算器６６， 累算器６
７， 第１レジスタ６８， 第２レジスタ６９， 第３
レジスタ７０等にて構成されている。これらの構成要素
により、第６ディジタルフィルタ６０は、従来例の第２
， 第３及び第４のディジタルフィルタである第２デシ
メーションフィルタ１１， 第１インタポレーションフ
ィルタ１６及び第２インタポレーションフィルタ１４に
より行われていたディジタルフィルタとしての処理を時
間多重化して行う。
【００４７】第２メモリ６１は、第２ディジタルフィル
タ （従来の第２デシメーションフィルタ１１） の処
理のために、前述の如く第５ディジタルフィルタ５０の
出力であるディジタル信号１０のデータを保持する。第
３メモリ６２は、第３ディジタルフィルタ （従来の第
１インタポレーションフィルタ１６） の処理のために
、ディジタル信号入力端子５から入力されるディジタル
信号のデータを保持する。第４メモリ６３は、第４ディ
ジタル （従来の第２インタポレーションフィルタ１４
） の処理のために、累算器６７の累算結果、即ち第３
ディジタルフィルタの処理結果を保持する。
タ （従来の第２デシメーションフィルタ１１） の処
理のために、前述の如く第５ディジタルフィルタ５０の
出力であるディジタル信号１０のデータを保持する。第
３メモリ６２は、第３ディジタルフィルタ （従来の第
１インタポレーションフィルタ１６） の処理のために
、ディジタル信号入力端子５から入力されるディジタル
信号のデータを保持する。第４メモリ６３は、第４ディ
ジタル （従来の第２インタポレーションフィルタ１４
） の処理のために、累算器６７の累算結果、即ち第３
ディジタルフィルタの処理結果を保持する。
【００４８】また、第５メモリ６４は各ディジタルフィ
ルタのフィルタ係数を保持する。ここで、前述した如く
、第２ディジタルフィルタ （従来の第２デシメーショ
ンフィルタ１１） と第３ディジタルフィルタ （従来
の第１インタポレーションフィルタ１６）とは同一のフ
ィルタ特性であるので、これのフィルタ係数は共通にす
ることが出来る。従って、第５メモリ６４の容量はＭ＋
Ｎワードでよい。
ルタのフィルタ係数を保持する。ここで、前述した如く
、第２ディジタルフィルタ （従来の第２デシメーショ
ンフィルタ１１） と第３ディジタルフィルタ （従来
の第１インタポレーションフィルタ１６）とは同一のフ
ィルタ特性であるので、これのフィルタ係数は共通にす
ることが出来る。従って、第５メモリ６４の容量はＭ＋
Ｎワードでよい。
【００４９】第６ディジタルフィルタ６０には乗算器及
び累算器はそれぞれ参照符号６６及び６７の一つずつの
みが備えられているが、第２ディジタルフィルタ （従
来の第２デシメーションフィルタ１１） のフィルタ処
理は、第２メモリ６１， 第５メモリ６４，乗算器６６
， 累算器６７， 第１レジスタ６８を使用し、セレク
タ６５により第２メモリ６１を乗算器６６に接続するこ
とにより行われる。累算器６７による累算の中間出力は
第１レジスタ６８に保持され、最終出力はディジタル信
号出力端子４へ出力される。
び累算器はそれぞれ参照符号６６及び６７の一つずつの
みが備えられているが、第２ディジタルフィルタ （従
来の第２デシメーションフィルタ１１） のフィルタ処
理は、第２メモリ６１， 第５メモリ６４，乗算器６６
， 累算器６７， 第１レジスタ６８を使用し、セレク
タ６５により第２メモリ６１を乗算器６６に接続するこ
とにより行われる。累算器６７による累算の中間出力は
第１レジスタ６８に保持され、最終出力はディジタル信
号出力端子４へ出力される。
【００５０】また、第３ディジタルフィルタ （従来の
第１インタポレーションフィルタ１６）のフィルタ処理
は、第３メモリ６２， 第５メモリ６４，乗算器６６，
累算器６７， 第２レジスタ６９を使用し、セレクタ
６５により第３メモリ６２を乗算器６６に接続すること
により行われる。累算器６７による累算の中間結果は第
２レジスタ６９に保持され、最終出力は第４メモリ６３
へ出力されて格納される。
第１インタポレーションフィルタ１６）のフィルタ処理
は、第３メモリ６２， 第５メモリ６４，乗算器６６，
累算器６７， 第２レジスタ６９を使用し、セレクタ
６５により第３メモリ６２を乗算器６６に接続すること
により行われる。累算器６７による累算の中間結果は第
２レジスタ６９に保持され、最終出力は第４メモリ６３
へ出力されて格納される。
【００５１】更に、第３ディジタルフィルタ （従来の
第２インタポレーションフィルタ１４）のフィルタ処理
は、第４メモリ６３， 第５メモリ６４，乗算器６６，
累算器６７， 第３レジスタ７０を使用し、セレクタ
６５により第４メモリ６３を乗算器６６に接続すること
により行われる。累算器６７による累算の中間結果は第
３レジスタ７０に保持され、最終出力は Ｄ／Ａ変換器
１２へ出力される。
第２インタポレーションフィルタ１４）のフィルタ処理
は、第４メモリ６３， 第５メモリ６４，乗算器６６，
累算器６７， 第３レジスタ７０を使用し、セレクタ
６５により第４メモリ６３を乗算器６６に接続すること
により行われる。累算器６７による累算の中間結果は第
３レジスタ７０に保持され、最終出力は Ｄ／Ａ変換器
１２へ出力される。
【００５２】次に、上述のような構成の本発明のＡ／Ｄ
， Ｄ／Ａ変換装置の動作について以下に説明する。ま
ず、 Ａ／Ｄ変換の動作について説明する。
， Ｄ／Ａ変換装置の動作について以下に説明する。ま
ず、 Ａ／Ｄ変換の動作について説明する。
【００５３】アナログ信号入力端子３から入力されるア
ナログ入力信号は、オーバサンプリング型の Ａ／Ｄ変
換器７によりサンプリング周波数ａ・ｆｓのディジタル
信号８に変換される。即ち、 Ａ／Ｄ変換器７から出力
されるディジタル信号８はサンプリング周波数ａ・ｆｓ
で第１ディジタルフィルタである第５ディジタルフィル
タ５０によりデータの間引き処理が行われて、まず中間
のサンプリング周波数ｂ・ｆｓのディジタル信号１０に
変換される。この後、ディジタル信号１０は第６ディジ
タルフィルタ６０の第２メモリ６１に一旦格納される。
ナログ入力信号は、オーバサンプリング型の Ａ／Ｄ変
換器７によりサンプリング周波数ａ・ｆｓのディジタル
信号８に変換される。即ち、 Ａ／Ｄ変換器７から出力
されるディジタル信号８はサンプリング周波数ａ・ｆｓ
で第１ディジタルフィルタである第５ディジタルフィル
タ５０によりデータの間引き処理が行われて、まず中間
のサンプリング周波数ｂ・ｆｓのディジタル信号１０に
変換される。この後、ディジタル信号１０は第６ディジ
タルフィルタ６０の第２メモリ６１に一旦格納される。
【００５４】次に、セレクタ６５が第２メモリ６１を選
択することにより、第２メモリ６１に格納されているデ
ィジタルデータは乗算器６６に与えられ、乗算器６６，
累算器６７及び第１レジスタ６８による第２ディジタ
ルフィルタのフィルタ処理により信号帯域近傍に残存し
ている雑音等の成分が除去されて最終のサンプリング周
波数ｆｓにまでデータの間引き処理が行われる。このサ
ンプリング周波数ｆｓのディジタル信号１３はディジタ
ル信号出力端子４へ出力される。以上が Ａ／Ｄ変換の
動作である。
択することにより、第２メモリ６１に格納されているデ
ィジタルデータは乗算器６６に与えられ、乗算器６６，
累算器６７及び第１レジスタ６８による第２ディジタ
ルフィルタのフィルタ処理により信号帯域近傍に残存し
ている雑音等の成分が除去されて最終のサンプリング周
波数ｆｓにまでデータの間引き処理が行われる。このサ
ンプリング周波数ｆｓのディジタル信号１３はディジタ
ル信号出力端子４へ出力される。以上が Ａ／Ｄ変換の
動作である。
【００５５】次に、 Ｄ／Ａ変換の動作について説明す
る。 Ｄ／Ａ変換の動作は基本的には Ａ／Ｄ変換の動作と逆
の動作を行う。 Ａ／Ｄ変換時には、サンプリング周波
数をａ・ｆｓからｆｓに間引きすることにより変換を行
っているが、 Ｄ／Ａ変換時には逆にサンプリング周波
数をｆｓからｄ・ｆｓに補間することにより変換する。 また、 Ｄ／Ａ変換時において、サンプリング周波数を
ｆｓからｄ・ｆｓへ変換する際、 Ａ／Ｄ変換時の場合
と同様にディジタルフィルタを通過させて信号帯域外雑
音を除去する。
る。 Ｄ／Ａ変換の動作は基本的には Ａ／Ｄ変換の動作と逆
の動作を行う。 Ａ／Ｄ変換時には、サンプリング周波
数をａ・ｆｓからｆｓに間引きすることにより変換を行
っているが、 Ｄ／Ａ変換時には逆にサンプリング周波
数をｆｓからｄ・ｆｓに補間することにより変換する。 また、 Ｄ／Ａ変換時において、サンプリング周波数を
ｆｓからｄ・ｆｓへ変換する際、 Ａ／Ｄ変換時の場合
と同様にディジタルフィルタを通過させて信号帯域外雑
音を除去する。
【００５６】即ち、ディジタル信号入力端子５から入力
されたサンプリング周波数ｆｓのディジタル信号はまず
、第３メモリ６２に一旦格納される。そして、セレクタ
６５が第３メモリ６２を選択することにより、第３メモ
リ６２に格納されているデータは乗算器６６に与えられ
、乗算器６６， 累算器６７及び第２レジスタ６９によ
る第３ディジタルフィルタの補間処理によりサンプリン
グ周波数がｃ・ｆｓのディジタル信号に変換され、第４
メモリ６３に一旦格納される。
されたサンプリング周波数ｆｓのディジタル信号はまず
、第３メモリ６２に一旦格納される。そして、セレクタ
６５が第３メモリ６２を選択することにより、第３メモ
リ６２に格納されているデータは乗算器６６に与えられ
、乗算器６６， 累算器６７及び第２レジスタ６９によ
る第３ディジタルフィルタの補間処理によりサンプリン
グ周波数がｃ・ｆｓのディジタル信号に変換され、第４
メモリ６３に一旦格納される。
【００５７】次にこの第４メモリ６３に格納されている
データは、セレクタ６５が第４メモリ６３を選択するこ
とにより、乗算器６６に与えられ、乗算器６６， 累算
器６７及び第３レジスタ７０による第４ディジタルフィ
ルタの補間処理によりサンプリング周波数ｄ・ｆｓのデ
ィジタル信号に変換された後、イメージ雑音を除去され
てディジタル信号１３となる。このサンプリング周波数
ｄ・ｆｓのディジタル信号１３は、オーバサンプリング
型の Ｄ／Ａ変換器１２によりアナログ信号に変換され
、 Ｄ／Ａ変換部２のアナログ信号出力端子６から出力
される。
データは、セレクタ６５が第４メモリ６３を選択するこ
とにより、乗算器６６に与えられ、乗算器６６， 累算
器６７及び第３レジスタ７０による第４ディジタルフィ
ルタの補間処理によりサンプリング周波数ｄ・ｆｓのデ
ィジタル信号に変換された後、イメージ雑音を除去され
てディジタル信号１３となる。このサンプリング周波数
ｄ・ｆｓのディジタル信号１３は、オーバサンプリング
型の Ｄ／Ａ変換器１２によりアナログ信号に変換され
、 Ｄ／Ａ変換部２のアナログ信号出力端子６から出力
される。
【００５８】なお上記実施例では、第５ディジタルフィ
ルタ５０に第１ディジタルフィルタの動作を、第６ディ
ジタルフィルタ６０に第２， 第３及び第４ディジタル
フィルタの動作をそれぞれさせた場合について説明した
が、 Ａ／Ｄ変換装置においては第５ディジタルフィル
タ５０に第１ディジタルフィルタの動作をさせるのみで
よく、またＡ／Ｄ， Ｄ／Ａ変換装置においてはもいず
れか一方のみの場合でも回路規模縮小の効果は得られる
。
ルタ５０に第１ディジタルフィルタの動作を、第６ディ
ジタルフィルタ６０に第２， 第３及び第４ディジタル
フィルタの動作をそれぞれさせた場合について説明した
が、 Ａ／Ｄ変換装置においては第５ディジタルフィル
タ５０に第１ディジタルフィルタの動作をさせるのみで
よく、またＡ／Ｄ， Ｄ／Ａ変換装置においてはもいず
れか一方のみの場合でも回路規模縮小の効果は得られる
。
【００５９】
【発明の効果】以上に詳述した如く本発明のＡ／Ｄ，
Ｄ／Ａ変換装置によれば、従来必要であった４段のディ
ジタルフィルタを２段で構成することが可能になり、ま
たフィルタ係数発生装置を共通かすることが可能になる
等により、回路規模を大幅に縮小したＡ／Ｄ， Ｄ／Ａ
変換装置が実現される。
Ｄ／Ａ変換装置によれば、従来必要であった４段のディ
ジタルフィルタを２段で構成することが可能になり、ま
たフィルタ係数発生装置を共通かすることが可能になる
等により、回路規模を大幅に縮小したＡ／Ｄ， Ｄ／Ａ
変換装置が実現される。
【図１】本発明のＡ／Ｄ， Ｄ／Ａ変換装置の構成を示
すブロック図である。
すブロック図である。
【図２】それぞれがディジタルフィルタを用いた Ａ／
Ｄ変換部と Ｄ／Ａ変換部とを有するＡ／Ｄ， Ｄ／Ａ
変換装置の従来の構成を示すブロック図である。
Ｄ変換部と Ｄ／Ａ変換部とを有するＡ／Ｄ， Ｄ／Ａ
変換装置の従来の構成を示すブロック図である。
【図３】図２の各ディジタルフィルタの内部構成を示す
ブロック図である。
ブロック図である。
【図４】図２の各ディジタルフィルタの係数発生装置を
共有化したＡ／Ｄ， Ｄ／Ａ変換装置の従来の構成を示
すブロック図である。
共有化したＡ／Ｄ， Ｄ／Ａ変換装置の従来の構成を示
すブロック図である。
３ アナログ信号入力端子
４ ディジタル信号出力端子
５ ディジタル信号入力端子
６ アナログ信号出力端子
７ Ａ／Ｄ変換器
８ ディジタル信号
１０ ディジタル信号
１２ Ｄ／Ａ変換器
５０ 第５ディジタルフィルタ
５２ 第１メモリ
５３ 累算器
６０ 第６ディジタルフィルタ
６１ 第２メモリ
６２ 第３メモリ
６３ 第４メモリ
６４ 第５メモリ
６６ 乗算器
６７ 累算器
Claims (3)
- 【請求項１】 変換対象のアナログ信号を第１サンプ
リング周波数より高い周波数の第２サンプリング周波数
でサンプリングすることにより第１ディジタル信号に変
換出力する Ａ／Ｄ変換器と、前記第１ディジタル信号
を前記第２サンプリング周波数と前記第１サンプリング
周波数との中間の周波数のサンプリング周波数に間引き
処理して得られる第２ディジタル信号を出力する第１デ
ィジタルフィルタと、前記第２ディジタル信号を前記第
１サンプリング周波数に間引き処理して最終ディジタル
信号として出力する第２ディジタルフィルタとで構成さ
れる Ａ／Ｄ変換部を備え、前記各ディジタルフィルタ
は、処理対象のディジタル信号とそれぞれの特性に応じ
て予め定められているフィルタ係数とを乗算する処理と
、この乗算結果を累算する累算処理とによりディジタル
信号の間引き処理を行うべくなした Ａ／Ｄ変換装置に
おいて、前記第１ディジタルフィルタは、そのフィルタ
係数と前記第１ディジタル信号との乗算結果を予め格納
した第１記憶装置と、該第１記憶装置に格納されている
前記乗算結果を累算する累算器とを有し、入力された前
記第１ディジタル信号に応じた前記第１記憶装置の内容
を前記累算器により累算して前記第２ディジタル信号を
出力すべくなしてあることを特徴とする Ａ／Ｄ変換装
置。 - 【請求項２】 変換対象のアナログ信号を第１サンプ
リング周波数より高い周波数の第２サンプリング周波数
でサンプリングすることにより第１ディジタル信号に変
換出力する Ａ／Ｄ変換器と、前記第１ディジタル信号
を前記第２サンプリング周波数と前記第１サンプリング
周波数との中間の周波数のサンプリング周波数に間引き
処理して得られる第２ディジタル信号を出力する第１デ
ィジタルフィルタと、前記第２ディジタル信号を前記第
１サンプリング周波数に間引き処理して最終ディジタル
信号として出力する第２ディジタルフィルタとで構成さ
れる Ａ／Ｄ変換部と、変換対象の前記第１サンプリン
グ周波数のディジタル信号を前記第１サンプリング周波
数とこれより高い周波数の第３サンプリング周波数との
中間のサンプリング周波数に補間処理して得られる第３
ディジタル信号を出力する第３ディジタルフィルタと、
前記第３ディジタル信号を前記第３サンプリング周波数
に補間処理して得られる第４ディジタル信号を出力する
第４ディジタルフィルタと、前記第４ディジタル信号を
アナログ信号に変換して出力する Ｄ／Ａ変換器とで構
成される Ｄ／Ａ変換部とを備え、前記各ディジタルフ
ィルタは、処理対象のディジタル信号とそれぞれの特性
に応じて予め定められているフィルタ係数とを乗算する
処理と、この乗算結果を累算する累算処理とによりディ
ジタル信号の間引き処理及び補間処理を行うべくなした
Ａ／Ｄ， Ｄ／Ａ変換装置において、前記第２， 第３
及び第４ディジタルフィルタは、乗算器と、累算器と、
前記第２ディジタルフィルタのフィルタ特性と前記第３
ディジタルフィルタのフィルタ特性とを同一とすべく定
める第１フィルタ係数と、前記第４ディジタルフィルタ
のフィルタ特性を定める第２フィルタ係数とを格納した
係数記憶装置と、前記第１ディジタルフィルタの出力を
格納する第２記憶装置と、前記変換対象のディジタル信
号を格納する第３記憶装置と、前記累算器の最終の累算
結果を格納する第４記憶装置とを有し、前記乗算器によ
り前記第２記憶装置に格納されたデータを前記第１フィ
ルタ係数と乗算し、この乗算結果を前記累算器により累
算して前記最終ディジタル信号として出力することによ
り前記第２ディジタルフィルタとして動作し、前記乗算
器により前記第３記憶装置に格納されたデータを前記第
１フィルタ係数と乗算し、この乗算結果を前記累算器に
より累算して前記第４記憶装置に格納させることにより
前記第３ディジタルフィルタとして動作し、前記乗算器
により前記第４記憶装置に格納されたデータを前記第２
フィルタ係数と乗算し、この乗算結果を前記累算器によ
り累算して前記 Ｄ／Ａ変換部へ出力することにより前
記第４ディジタルフィルタとして動作するディジタルフ
ィルタにて構成されていることを特徴とするＡ／Ｄ，
Ｄ／Ａ変換装置。 - 【請求項３】 変換対象のアナログ信号を第１サンプ
リング周波数より高い周波数の第２サンプリング周波数
でサンプリングすることにより第１ディジタル信号に変
換出力する Ａ／Ｄ変換器と、前記第１ディジタル信号
を前記第２サンプリング周波数と前記第１サンプリング
周波数との中間の周波数のサンプリング周波数に間引き
処理して得られる第２ディジタル信号を出力する第１デ
ィジタルフィルタと、前記第２ディジタル信号を前記第
１サンプリング周波数に間引き処理して最終ディジタル
信号として出力する第２ディジタルフィルタとで構成さ
れる Ａ／Ｄ変換部と、変換対象の前記第１サンプリン
グ周波数のディジタル信号を前記第１サンプリング周波
数とこれより高い周波数の第３サンプリング周波数との
中間のサンプリング周波数に補間処理して得られる第３
ディジタル信号を出力する第３ディジタルフィルタと、
前記第３ディジタル信号を前記第３サンプリング周波数
に補間処理して得られる第４ディジタル信号を出力する
第４ディジタルフィルタと、前記第４ディジタル信号を
アナログ信号に変換して出力する Ｄ／Ａ変換器とで構
成される Ｄ／Ａ変換部とを備え、前記各ディジタルフ
ィルタは、処理対象のディジタル信号とそれぞれの特性
に応じて予め定められているフィルタ係数とを乗算する
処理と、この乗算結果を累算する累算処理とによりディ
ジタル信号の間引き処理及び補間処理を行うべくなした
Ａ／Ｄ， Ｄ／Ａ変換装置において、前記第１ディジタ
ルフィルタは、そのフィルタ係数と前記第１ディジタル
信号との乗算結果を予め格納した第１記憶装置と、該第
１記憶装置に格納されている前記乗算結果を累算する累
算器とを有し、入力された前記第１ディジタル信号に応
じた前記第１記憶装置の内容を前記累算器により累算し
て前記第２ディジタル信号を出力すべくなしてあり、前
記第２， 第３及び第４ディジタルフィルタは、乗算器
と、累算器と、前記第２ディジタルフィルタのフィルタ
特性と前記第３ディジタルフィルタのフィルタ特性とを
同一とすべく定める第１フィルタ係数と、前記第４ディ
ジタルフィルタのフィルタ特性を定める第２フィルタ係
数とを格納した係数記憶装置と、前記第１ディジタルフ
ィルタの出力を格納する第２記憶装置と、前記変換対象
のディジタル信号を格納する第３記憶装置と、前記累算
器の最終の累算結果を格納する第４記憶装置とを有し、
前記乗算器により前記第２記憶装置に格納されたデータ
を前記第１フィルタ係数と乗算し、この乗算結果を前記
累算器により累算して前記最終ディジタル信号として出
力することにより前記第２ディジタルフィルタとして動
作し、前記乗算器により前記第３記憶装置に格納された
データを前記第１フィルタ係数と乗算し、この乗算結果
を前記累算器により累算して前記第４記憶装置に格納さ
せることにより前記第３ディジタルフィルタとして動作
し、前記乗算器により前記第４記憶装置に格納されたデ
ータを前記第２フィルタ係数と乗算し、この乗算結果を
前記累算器により累算して前記 Ｄ／Ａ変換部へ出力す
ることにより前記第４ディジタルフィルタとして動作す
るディジタルフィルタにて構成されていることを特徴と
するＡ／Ｄ， Ｄ／Ａ変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3091892A JP2703126B2 (ja) | 1991-04-23 | 1991-04-23 | Ａ／ｄ，ｄ／ａ変換装置 |
| US07/859,208 US5317529A (en) | 1991-04-23 | 1992-03-27 | Digital filter using intermediate holding registers and common accumulators and multipliers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3091892A JP2703126B2 (ja) | 1991-04-23 | 1991-04-23 | Ａ／ｄ，ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04323910A true JPH04323910A (ja) | 1992-11-13 |
| JP2703126B2 JP2703126B2 (ja) | 1998-01-26 |
Family
ID=14039213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3091892A Expired - Fee Related JP2703126B2 (ja) | 1991-04-23 | 1991-04-23 | Ａ／ｄ，ｄ／ａ変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5317529A (ja) |
| JP (1) | JP2703126B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11266140A (ja) * | 1997-12-23 | 1999-09-28 | Koninkl Philips Electronics Nv | ディジタルフィルタを実現するプログラム可能な回路 |
| JP2006304084A (ja) * | 2005-04-22 | 2006-11-02 | Sanyo Electric Co Ltd | マルチビットδς変調型ｄａコンバータ |
| JP2006319941A (ja) * | 2005-04-15 | 2006-11-24 | Sanyo Electric Co Ltd | Ｆｉｒフィルタ演算器 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07176987A (ja) * | 1993-12-20 | 1995-07-14 | Ricoh Co Ltd | 音声信号のディジタル処理方法 |
| US5541864A (en) * | 1994-04-26 | 1996-07-30 | Crystal Semiconductor | Arithmetic-free digital interpolation filter architecture |
| US6041339A (en) * | 1998-03-27 | 2000-03-21 | Ess Technology, Inc. | Efficient decimation filtering |
| EP1032127A3 (en) * | 1999-02-24 | 2001-06-27 | Thomson Licensing S.A. | A digital data sample rate conversion system |
| DE50006012D1 (de) * | 1999-09-08 | 2004-05-13 | Heidenhain Gmbh Dr Johannes | Verfahren und schaltungsanordnung zur erzeugung von lagesollwerten für einen lageregelkreis einer numerisch bahngesteuerten maschine |
| JP2010220096A (ja) * | 2009-03-18 | 2010-09-30 | Toshiba Corp | デジタル信号処理装置 |
| CN106533392B (zh) * | 2016-10-31 | 2023-09-08 | 杭州士兰微电子股份有限公司 | 用于脉宽调制信号的数字滤波器及方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4937577A (en) * | 1986-02-14 | 1990-06-26 | Microchip Technology Inc. | Integrated analog-to-digital converter |
| US4766561A (en) * | 1986-06-26 | 1988-08-23 | Motorola, Inc. | Method and apparatus for implementing multiple filters with shared components |
| US4881191A (en) * | 1987-01-13 | 1989-11-14 | Hewlett-Packard Company | Multichannel decimation/interpolation filter |
| JPS63292813A (ja) * | 1987-05-26 | 1988-11-30 | Toshiba Corp | 多入力ディジタルフィルタ |
| EP0356598B1 (en) * | 1988-08-30 | 1993-06-16 | International Business Machines Corporation | Digital filter for a modem sigma-delta analog-to-digital converter |
| US4972436A (en) * | 1988-10-14 | 1990-11-20 | Hayes Microcomputer Products, Inc. | High performance sigma delta based analog modem front end |
| US5157395A (en) * | 1991-03-04 | 1992-10-20 | Crystal Semiconductor Corporation | Variable decimation architecture for a delta-sigma analog-to-digital converter |
| US5126961A (en) * | 1991-03-06 | 1992-06-30 | General Electric Company | Plural-channel decimation filter, as for sigma-delta analog-to-digital converters |
-
1991
- 1991-04-23 JP JP3091892A patent/JP2703126B2/ja not_active Expired - Fee Related
-
1992
- 1992-03-27 US US07/859,208 patent/US5317529A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11266140A (ja) * | 1997-12-23 | 1999-09-28 | Koninkl Philips Electronics Nv | ディジタルフィルタを実現するプログラム可能な回路 |
| JP2006319941A (ja) * | 2005-04-15 | 2006-11-24 | Sanyo Electric Co Ltd | Ｆｉｒフィルタ演算器 |
| JP2006304084A (ja) * | 2005-04-22 | 2006-11-02 | Sanyo Electric Co Ltd | マルチビットδς変調型ｄａコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5317529A (en) | 1994-05-31 |
| JP2703126B2 (ja) | 1998-01-26 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |