JPS63292813A - 多入力ディジタルフィルタ - Google Patents
多入力ディジタルフィルタInfo
- Publication number
- JPS63292813A JPS63292813A JP62127106A JP12710687A JPS63292813A JP S63292813 A JPS63292813 A JP S63292813A JP 62127106 A JP62127106 A JP 62127106A JP 12710687 A JP12710687 A JP 12710687A JP S63292813 A JPS63292813 A JP S63292813A
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- JP
- Japan
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- circuit
- input
- digital
- signal
- output
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Links
- 230000010354 integration Effects 0.000 abstract description 2
- 238000001914 filtration Methods 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0283—Filters characterised by the filter structure
- H03H17/0292—Time multiplexed filters; Time sharing filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H2218/00—Indexing scheme relating to details of digital filters
- H03H2218/06—Multiple-input, multiple-output [MIMO]; Multiple-input, single-output [MISO]
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Mathematical Physics (AREA)
- Picture Signal Circuits (AREA)
- Communication Control (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は多点数のディジタル入力を時分割によってフィ
ルタ処理する多入力ディジタルフィルタに関するもので
ある。
ルタ処理する多入力ディジタルフィルタに関するもので
ある。
（従来の技術）
一般にディジタル装置にディジタル信号を入力
゛するときは、ノイズ除去のためにフィルタを通し、さ
らにこのフィルタ出力を２つのしきい値を持つヒステリ
シス回路を通して安定なディジタル信号に変換すること
が行われている。
゛するときは、ノイズ除去のためにフィルタを通し、さ
らにこのフィルタ出力を２つのしきい値を持つヒステリ
シス回路を通して安定なディジタル信号に変換すること
が行われている。
第４図は従来のディジタルフィルタの構成を示すブロッ
ク図である。
ク図である。
第４図においてフィルタ７はＣＲを用いた積分形フィル
タであり、ノイズなどの高周波成分をカットすることが
できる。
タであり、ノイズなどの高周波成分をカットすることが
できる。
フィルタフに第５図（ａ）に示すようなノイズを含むス
テップ信号が入力されると、フィルタ出力は第５図（ｂ
）に示すようななまった波形となり、このフィルタ出力
波形をそのままディジタル回路に使用すると、論理値の
“０”と認識されるレベルと“１”と認識されるレベル
の中間の領域で論理値が不安定となり、その論理値を使
用したディジタル回路の動作が不安定となる。
テップ信号が入力されると、フィルタ出力は第５図（ｂ
）に示すようななまった波形となり、このフィルタ出力
波形をそのままディジタル回路に使用すると、論理値の
“０”と認識されるレベルと“１”と認識されるレベル
の中間の領域で論理値が不安定となり、その論理値を使
用したディジタル回路の動作が不安定となる。
フィルタ出力をヒステリシス回路８に通すと第５図（ｅ
）のような波形となり、論理値の不安定な領域が無、く
なってディジタル回路の動作を安定に、することができ
る、この回路はまた交流信号の入力を“′Ｏ”または“
１”のディジタル入力に変換するのにも使用できる。
）のような波形となり、論理値の不安定な領域が無、く
なってディジタル回路の動作を安定に、することができ
る、この回路はまた交流信号の入力を“′Ｏ”または“
１”のディジタル入力に変換するのにも使用できる。
（発明が解決しようとする問題点）
しかしながらこのディジタルフィルタは１つのディジタ
ル入力信号しか処理できないので、多点数のディジタル
入力に対してはその数だけのディジタルフィルタが必要
であり、従って部品点数が多くなりコストおよびスペー
スの面で問題となる。
ル入力信号しか処理できないので、多点数のディジタル
入力に対してはその数だけのディジタルフィルタが必要
であり、従って部品点数が多くなりコストおよびスペー
スの面で問題となる。
また、ヒステリシス回路８とＣＲ積分形フィルタ回路７
の回路特性は使用素子によって決り、使用素子の特性の
ばらつきによって各入力点に対する特性が異なるという
問題もある。
の回路特性は使用素子によって決り、使用素子の特性の
ばらつきによって各入力点に対する特性が異なるという
問題もある。
本発明はマルチプレクサとディジタル積分回路を珀いて
多点のディジタル入力を時分割によってフィルタ処理し
、これによって部品点数が少く、且つ各入力点に対する
特性のばらつきのない合理的な多入力ディジタルフィル
タを提供することを目的としている。
多点のディジタル入力を時分割によってフィルタ処理し
、これによって部品点数が少く、且つ各入力点に対する
特性のばらつきのない合理的な多入力ディジタルフィル
タを提供することを目的としている。
（問題点を解決するための手段と作用）本発明の基本的
な構成を第１図に示す。
な構成を第１図に示す。
本発明は、第１図に示すように、多点のディジタル入力
信号を順次時分割で選択するマルチプレクサ１、選択さ
れたディジタル信号の瞬時値が論理値“ｌ”のときクロ
ックパルスの加算を行うと共に“０”のとき減算を行う
計数回路２、計数回路２がオーバフローしたとき“１”
を出力すると共にアンダフローしたとき“Ｏ”を出力す
る判定回路４、各入力信号に対する計数回路２の出力を
保持しその入力信号に対する次回の計数の初期値として
プリセットする保持回路３、各入力信号に対する判定回
路４の出力をラッチして出力する出力回路５、および上
記クロックパルスおよび各回路の動作タイミング信号を
あたえるタイミング回路６を備え。
信号を順次時分割で選択するマルチプレクサ１、選択さ
れたディジタル信号の瞬時値が論理値“ｌ”のときクロ
ックパルスの加算を行うと共に“０”のとき減算を行う
計数回路２、計数回路２がオーバフローしたとき“１”
を出力すると共にアンダフローしたとき“Ｏ”を出力す
る判定回路４、各入力信号に対する計数回路２の出力を
保持しその入力信号に対する次回の計数の初期値として
プリセットする保持回路３、各入力信号に対する判定回
路４の出力をラッチして出力する出力回路５、および上
記クロックパルスおよび各回路の動作タイミング信号を
あたえるタイミング回路６を備え。
多点のディジタル入力信号に時分割でＣＲフィルタ＋ヒ
ステリシス回路と同等なフィルタ効果をあたえるように
している。
ステリシス回路と同等なフィルタ効果をあたえるように
している。
（実施例）
本発明の一実施例を第２図に示す。
第２回において、複数の入力ディジタル信号はタイミン
グ回路６．からの入力ラッチ信号に応じてラッチ回路９
でラッチされ、さらにその出力する複数のディジタル信
号はタイミング回路６のデータ選択信号に応じて順次１
つずつマルチプレクサ回路１で選択されＵ／Ｄカウンタ
ｌＯに入力される。
グ回路６．からの入力ラッチ信号に応じてラッチ回路９
でラッチされ、さらにその出力する複数のディジタル信
号はタイミング回路６のデータ選択信号に応じて順次１
つずつマルチプレクサ回路１で選択されＵ／Ｄカウンタ
ｌＯに入力される。
ＵｌＤカウンタ１０はタイミング回路６から入力された
カウント開始信号に応じてシフトレジスタ１１の最終段
より出力されている選択された入力信号の前回カウント
値をプリセットし１選択された入力信号の論理値に応じ
てカウントアツプまたはカウントダウンを行い、今回カ
ウント値として判定回路４とシフトレジスタ１１に出力
す、る。
カウント開始信号に応じてシフトレジスタ１１の最終段
より出力されている選択された入力信号の前回カウント
値をプリセットし１選択された入力信号の論理値に応じ
てカウントアツプまたはカウントダウンを行い、今回カ
ウント値として判定回路４とシフトレジスタ１１に出力
す、る。
判定回路４は選択されたディジタル信号の今回判定値の
出力を行うもので、今回判定値は、前回判定値と今回カ
ウント値により判断され、シフトレジスタ１２に出力さ
れる。
出力を行うもので、今回判定値は、前回判定値と今回カ
ウント値により判断され、シフトレジスタ１２に出力さ
れる。
また、今回判定値の判定は、次のように行われる。すな
わち、第３図に示すように、選択された入力信号につい
ての今回カウント値がυ／Ｄカウンタ１０のカウント上
限値（１１１１）に達すると今回の判定値は論理値“１
”に変化し、逆に今回カウント値がｕｌＯカウンタｌＯ
のカウント下限値（００００）に達する判定値は論理値
１１０”に変化する。他の入力信号については前回の判
定値を今回の判定値とする。
わち、第３図に示すように、選択された入力信号につい
ての今回カウント値がυ／Ｄカウンタ１０のカウント上
限値（１１１１）に達すると今回の判定値は論理値“１
”に変化し、逆に今回カウント値がｕｌＯカウンタｌＯ
のカウント下限値（００００）に達する判定値は論理値
１１０”に変化する。他の入力信号については前回の判
定値を今回の判定値とする。
シフトレジスタ１１は選択された入力信号の今回カウン
ト値を保持し１次回のυ７０カウントに対する前回カウ
ント値としてυ／Ｄカウンタ１０にプリセットする。シ
フトレジスタ１１は第２図では入力信号が８点であり、
４ビット×８段のシフトレジスタ構成となる。
ト値を保持し１次回のυ７０カウントに対する前回カウ
ント値としてυ／Ｄカウンタ１０にプリセットする。シ
フトレジスタ１１は第２図では入力信号が８点であり、
４ビット×８段のシフトレジスタ構成となる。
シフトレジスタ１２は、選択さ・れた入力信号の今回判
定値を保持し１次回に前回判定値として使用すると共に
、各入力信号に対応した複数の判定値をラッチ回路１３
を介して出力する。シフトレジスタ１２は第２図では１
ビット×８段のシフトレジスタ構成となる。
定値を保持し１次回に前回判定値として使用すると共に
、各入力信号に対応した複数の判定値をラッチ回路１３
を介して出力する。シフトレジスタ１２は第２図では１
ビット×８段のシフトレジスタ構成となる。
ラッチ回路１３はタイミング回路６の出力ラッチ信号に
応じてシフトレジスタ１２の各段より出力される判定値
を次回の出力ラッチ信号が入力されるまで保持して出力
する。
応じてシフトレジスタ１２の各段より出力される判定値
を次回の出力ラッチ信号が入力されるまで保持して出力
する。
これによって多入力のディジタル信号を時分割によって
フィルタ処理することができる。
フィルタ処理することができる。
以上説明したように本発明によれば、複数の入、 カデ
ィジタル信号をマルチプレクサと共通のディジタル積分
形のフィルタを用いて時分割でディジタルフィルタ処理
しているので、各入力ごとにＣＲフィルタとヒステリシ
ス回路から成るフィルタ回路を設ける必要がなくなり、
これによって多入力のディジタル信号を少い部品点数を
用いて高精度でフィルタ処理することが可能となる。
ィジタル信号をマルチプレクサと共通のディジタル積分
形のフィルタを用いて時分割でディジタルフィルタ処理
しているので、各入力ごとにＣＲフィルタとヒステリシ
ス回路から成るフィルタ回路を設ける必要がなくなり、
これによって多入力のディジタル信号を少い部品点数を
用いて高精度でフィルタ処理することが可能となる。
第１図は本発明の基本的な構成を示すブロック図、第２
図は本発明の一実施例を示す回路図、第３図は本発明の
フィルタ動作を示すタイムチャート、第４図は従来のデ
ィジタルフィルタの一例を示すブロック図、第５図は従
来のフィルタ動作を示すタイムチャートである。 １・・・マルチプレクサ ２・・・計数回路３・・・
保持回路 ４・・・判定回路５・・・出力回路
６・・・タイミング回路７・・・フィルタ
８・・・ヒステリシス回路９．１３・・・ラッ
チ １０・・・υ／Ｄカウンタ１１．１２・・
・シフトレジスタ 代理人 弁理士 則 近 憲 佑 同 第子丸 健 第１図 第２図
図は本発明の一実施例を示す回路図、第３図は本発明の
フィルタ動作を示すタイムチャート、第４図は従来のデ
ィジタルフィルタの一例を示すブロック図、第５図は従
来のフィルタ動作を示すタイムチャートである。 １・・・マルチプレクサ ２・・・計数回路３・・・
保持回路 ４・・・判定回路５・・・出力回路
６・・・タイミング回路７・・・フィルタ
８・・・ヒステリシス回路９．１３・・・ラッ
チ １０・・・υ／Ｄカウンタ１１．１２・・
・シフトレジスタ 代理人 弁理士 則 近 憲 佑 同 第子丸 健 第１図 第２図
Claims (1)
- 多点のディジタル入力信号を順次時分割で選択するマル
チプレクサ、選択されたディジタル信号の瞬時値が論理
値“１”のときクロックパルスの加算を行い“０”のと
き減算を行う計数回路、計数回路がオーバフローしたと
き“１”を出力すると共にアンダフローしたとき“０”
を出力する判定回路、各入力信号に対する計数回路の出
力を保持しその入力信号に対する次回の計数の初期値と
してプリセットする保持回路、各入力信号に対する判定
回路の出力をラッチして出力する出力回路、および上記
クロックパルスおよび各回路の動作タイミング信号をあ
たえるタイミング回路を備えたことを特徴とする多入力
ディジタルフィルタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62127106A JPS63292813A (ja) | 1987-05-26 | 1987-05-26 | 多入力ディジタルフィルタ |
| US07/198,055 US4931972A (en) | 1987-05-26 | 1988-05-24 | Multiple-input digital filter |
| KR8806169A KR900008766B1 (en) | 1987-05-26 | 1988-05-26 | Multi input digital filter |
| GB8812501A GB2205462B (en) | 1987-05-26 | 1988-05-26 | Multiple-input digital filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62127106A JPS63292813A (ja) | 1987-05-26 | 1987-05-26 | 多入力ディジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63292813A true JPS63292813A (ja) | 1988-11-30 |
Family
ID=14951750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62127106A Pending JPS63292813A (ja) | 1987-05-26 | 1987-05-26 | 多入力ディジタルフィルタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4931972A (ja) |
| JP (1) | JPS63292813A (ja) |
| KR (1) | KR900008766B1 (ja) |
| GB (1) | GB2205462B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2703126B2 (ja) * | 1991-04-23 | 1998-01-26 | 三菱電機株式会社 | Ａ／ｄ，ｄ／ａ変換装置 |
| EP0616452B1 (en) * | 1992-10-13 | 1999-03-31 | Robert Bosch Gmbh | Hierarchical multistage digital FDM demultiplexer |
| US5805479A (en) * | 1995-09-25 | 1998-09-08 | United Microelectronics Corp. | Apparatus and method for filtering digital signals |
| US5881223A (en) * | 1996-09-06 | 1999-03-09 | Intel Corporation | Centralized performance monitoring architecture |
| US5796637A (en) * | 1996-09-06 | 1998-08-18 | Intel Corporation | Apparatus and method for filtering event signals |
| US6292225B1 (en) * | 1999-05-07 | 2001-09-18 | Sony Corporation | Precision horizontal positioning system |
| US20050286380A1 (en) * | 2004-06-24 | 2005-12-29 | Cirrus Logic, Inc. | Digital adaptive hysteresis system |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3732409A (en) * | 1972-03-20 | 1973-05-08 | Nasa | Counting digital filters |
| US4081130A (en) * | 1975-10-28 | 1978-03-28 | International Mobile Machines Corporation | Filter-type pulse detection means |
| US4101964A (en) * | 1976-01-08 | 1978-07-18 | The United States Of America As Represented By The Secretary Of The Army | Digital filter for pulse code modulation signals |
| US4091236A (en) * | 1976-09-07 | 1978-05-23 | The University Of Akron | Automatically tunable notch filter and method for suppression of acoustical feedback |
| DE2646375A1 (de) * | 1976-10-14 | 1978-04-20 | Wabco Westinghouse Gmbh | Verfahren und anordnung zur filterung von digitalen periodendauermesswerten, insbesondere bei blockierschutzvorrichtungen an fahrzeugen |
| US4216463A (en) * | 1978-08-10 | 1980-08-05 | Motorola, Inc. | Programmable digital tone detector |
| US4327335A (en) * | 1979-11-19 | 1982-04-27 | Institut De Recherche De L'hydro-Quebec | Electronic low-pass filter circuit with an adjustable long time base |
| US4442500A (en) * | 1981-10-16 | 1984-04-10 | Motorola, Inc. | Narrow band digital filter |
-
1987
- 1987-05-26 JP JP62127106A patent/JPS63292813A/ja active Pending
-
1988
- 1988-05-24 US US07/198,055 patent/US4931972A/en not_active Expired - Lifetime
- 1988-05-26 GB GB8812501A patent/GB2205462B/en not_active Expired - Lifetime
- 1988-05-26 KR KR8806169A patent/KR900008766B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR880014737A (ko) | 1988-12-24 |
| KR900008766B1 (en) | 1990-11-29 |
| US4931972A (en) | 1990-06-05 |
| GB8812501D0 (en) | 1988-06-29 |
| GB2205462A (en) | 1988-12-07 |
| GB2205462B (en) | 1991-01-23 |
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