JP3082781B2 - ディジタル信号用フィルタ - Google Patents
ディジタル信号用フィルタInfo
- Publication number
- JP3082781B2 JP3082781B2 JP03065895A JP6589591A JP3082781B2 JP 3082781 B2 JP3082781 B2 JP 3082781B2 JP 03065895 A JP03065895 A JP 03065895A JP 6589591 A JP6589591 A JP 6589591A JP 3082781 B2 JP3082781 B2 JP 3082781B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- operation unit
- output
- storage device
- filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、スイッチ等の有接点素
子の出力信号を入力する装置に適用されるディジタル信
号用フィルタに関する。
子の出力信号を入力する装置に適用されるディジタル信
号用フィルタに関する。
【０００２】
【従来の技術】図３にディジタル信号のフィルタ装置を
示す。
示す。
【０００３】図３に於いて、スイッチ等の有接点素子よ
り入力された信号Ｘは、ディジタル信号フィルタ装置１
を通過することにより、チャタリングを除去した信号Ｙ
として出力される（図５に示す入力信号Ｘ、及び出力信
号Ｙ参照）。
り入力された信号Ｘは、ディジタル信号フィルタ装置１
を通過することにより、チャタリングを除去した信号Ｙ
として出力される（図５に示す入力信号Ｘ、及び出力信
号Ｙ参照）。
【０００４】このフィルタ装置１を実現する手段として
は、図２に示すように、ＣＲの時定数を利用する手段、
あるいは図４に示すように、入力信号Ｘをそのまま演算
処理装置に取り込み、入力値がＮ回連続一致する条件の
とれたとき、その条件判定に従うデータ（“１”／
“０”）Ｙを出力する手段等が考えられる。
は、図２に示すように、ＣＲの時定数を利用する手段、
あるいは図４に示すように、入力信号Ｘをそのまま演算
処理装置に取り込み、入力値がＮ回連続一致する条件の
とれたとき、その条件判定に従うデータ（“１”／
“０”）Ｙを出力する手段等が考えられる。
【０００５】しかしながら、上記図２の手段では、フィ
ルタの時定数が抵抗（Ｒ）２の抵抗値とコンデンサ
（Ｃ）３の容量により一意に定まるため、フィルタ時定
数を変更することが難しい。
ルタの時定数が抵抗（Ｒ）２の抵抗値とコンデンサ
（Ｃ）３の容量により一意に定まるため、フィルタ時定
数を変更することが難しい。
【０００６】また、図４の手段は、フィルタ処理に外付
け部品を必要としないという利点があるが、複数の有接
点入力に対する処理を行なおうとすると、接点の数に相
当する数の処理を行なわねばならず、処理時間が長くな
る。
け部品を必要としないという利点があるが、複数の有接
点入力に対する処理を行なおうとすると、接点の数に相
当する数の処理を行なわねばならず、処理時間が長くな
る。
【０００７】
【発明が解決しようとする課題】上述したように図２に
示す各フィルタ回路はフィルタの時定数がＲ・Ｃの容量
により一意に定まるため時定数を変更することが難しい
という問題があり、又、図４に示すフィルタ処理手段
は、複数の有接点入力に対する処理を行なおうとする
と、接点の数に相当する数の処理を繰り返し実行しなけ
ればならないことから処理時間が長くなるという問題が
あった。
示す各フィルタ回路はフィルタの時定数がＲ・Ｃの容量
により一意に定まるため時定数を変更することが難しい
という問題があり、又、図４に示すフィルタ処理手段
は、複数の有接点入力に対する処理を行なおうとする
と、接点の数に相当する数の処理を繰り返し実行しなけ
ればならないことから処理時間が長くなるという問題が
あった。
【０００８】そこで本発明に於いては、スイッチ等の有
接点素子からの入力信号を一定周期で時系列に記憶する
記憶装置群と、前回の出力値を記憶する記憶装置と、上
記記憶装置群に記憶された信号列のオン／オフ状態を判
定する論理和演算装置及び論理積演算装置と、上記記憶
装置群の信号列に状態変化があるとき上記記憶装置に保
持された前回の出力値を出力する論理積演算装置とを備
えて、有接点素子の状態変化時に発生する過渡的な信号
の不整定状態（チャタリング）では前回の出力値を出力
する構成としたもので、これにより、フィルタ時定数を
任意かつ容易に設定できるとともに、処理の高速化が図
れ、安定した出力信号を得ることができる。
接点素子からの入力信号を一定周期で時系列に記憶する
記憶装置群と、前回の出力値を記憶する記憶装置と、上
記記憶装置群に記憶された信号列のオン／オフ状態を判
定する論理和演算装置及び論理積演算装置と、上記記憶
装置群の信号列に状態変化があるとき上記記憶装置に保
持された前回の出力値を出力する論理積演算装置とを備
えて、有接点素子の状態変化時に発生する過渡的な信号
の不整定状態（チャタリング）では前回の出力値を出力
する構成としたもので、これにより、フィルタ時定数を
任意かつ容易に設定できるとともに、処理の高速化が図
れ、安定した出力信号を得ることができる。
【０００９】
【課題を解決するための手段】本発明は、入力信号Ｘの
値を時系列的に取り込み、その値を一時記憶して演算す
るという手法をとる。入力信号がＮ回連続一致の条件で
出力信号の値に一致させるとき、本発明では下記の計算
を行なうことにより実現している。 Ｙk ＝ Ａ0 ・Ａ1 ・Ａ2 ・…・ＡN ＋Ｙk-1 ・（Ａ0 ＋Ａ1 ＋Ａ2 ＋…＋ＡN ） …（１） ただし、Ａ0 ，Ａ1 ，Ａ2 ，…，ＡN ：入力信号Ｘ（Ａ
0 ＝Ｘ）の時系列サンプリング値 Ｙk ：出力信号値 Ｙk-1 ：前回の出力信号値
値を時系列的に取り込み、その値を一時記憶して演算す
るという手法をとる。入力信号がＮ回連続一致の条件で
出力信号の値に一致させるとき、本発明では下記の計算
を行なうことにより実現している。 Ｙk ＝ Ａ0 ・Ａ1 ・Ａ2 ・…・ＡN ＋Ｙk-1 ・（Ａ0 ＋Ａ1 ＋Ａ2 ＋…＋ＡN ） …（１） ただし、Ａ0 ，Ａ1 ，Ａ2 ，…，ＡN ：入力信号Ｘ（Ａ
0 ＝Ｘ）の時系列サンプリング値 Ｙk ：出力信号値 Ｙk-1 ：前回の出力信号値
【００１０】
【作用】上記（１）式第１項の Ａ0 ・Ａ1 ・Ａ2 ・…・ＡN …（２）
【００１１】は、Ａ0 ・Ａ1 ・Ａ2 ・…・ＡN が全てＯ
Ｎ（オン；“１”）になったとき、出力信号値Ｙk を強
制的にＯＮする（“１”にする）ことを示している。ま
た、（１）式第２項中の Ａ0 ＋Ａ1 ＋Ａ2 ＋…＋ＡN …（３）
Ｎ（オン；“１”）になったとき、出力信号値Ｙk を強
制的にＯＮする（“１”にする）ことを示している。ま
た、（１）式第２項中の Ａ0 ＋Ａ1 ＋Ａ2 ＋…＋ＡN …（３）
【００１２】は、Ａ0 ＋Ａ1 ＋Ａ2 ＋…＋ＡN が全てＯ
ＦＦ（オフ；“０”）になったとき（３）式の値がＯＦ
Ｆになる。したがって、（１）式の出力信号値Ｙk は、 ・Ｎ回連続してＯＦＦになったとき、Ｙk はＯＦＦ
（“０”） ・Ｎ回連続してＯＮになったとき、Ｙk はＯＮ
（“１”） ・それ以外の条件ではＹk は前回値を出力 となる。
ＦＦ（オフ；“０”）になったとき（３）式の値がＯＦ
Ｆになる。したがって、（１）式の出力信号値Ｙk は、 ・Ｎ回連続してＯＦＦになったとき、Ｙk はＯＦＦ
（“０”） ・Ｎ回連続してＯＮになったとき、Ｙk はＯＮ
（“１”） ・それ以外の条件ではＹk は前回値を出力 となる。
【００１３】上記した機能を図１に示すようなハードウ
ェアを備えて実現することにより、フィルタ時定数を任
意かつ容易に設定できるとともに、処理の高速化が図
れ、安定した出力信号を得ることができる。
ェアを備えて実現することにより、フィルタ時定数を任
意かつ容易に設定できるとともに、処理の高速化が図
れ、安定した出力信号を得ることができる。
【００１４】
【実施例】以下図面を参照して本発明の一実施例を説明
する。本発明の一実施例による回路構成を図１に示す。
する。本発明の一実施例による回路構成を図１に示す。
【００１５】スイッチ等の有接点素子より入力された入
力信号Ｘは外部より供給されるクロック（ＣＬＫ）に従
い、第１の記憶部を構成する、先入れ先出し（ＦＩＦ
Ｏ）形の例えばシフトレジスタ又はリングバッファ等で
なるｎビット構成の記憶装置４に時系列で記憶される。
力信号Ｘは外部より供給されるクロック（ＣＬＫ）に従
い、第１の記憶部を構成する、先入れ先出し（ＦＩＦ
Ｏ）形の例えばシフトレジスタ又はリングバッファ等で
なるｎビット構成の記憶装置４に時系列で記憶される。
【００１６】この記憶装置４に保持されたＮ個（ｎビッ
ト）の記憶データは、例えば第１の論理演算部を構成す
る論理積演算器５に入力されて論理積演算されるととも
に、例えば第２の論理演算部を構成する論理和演算器６
に入力されて論理和演算される。
ト）の記憶データは、例えば第１の論理演算部を構成す
る論理積演算器５に入力されて論理積演算されるととも
に、例えば第２の論理演算部を構成する論理和演算器６
に入力されて論理和演算される。
【００１７】第２の記憶部を構成する記憶装置７は前回
の出力値（Ｙk-1 ）を保持するもので、この記憶装置７
から出力された前回の出力値Ｙk-1 と論理和演算器６の
出力が第４の論理演算部を構成する論理積演算器８で論
理積演算され、さらに、その論理積演算器８の出力と論
理積演算器５の出力が第３の論理演算部を構成する論理
和演算器９で論理和演算されて出力値Ｙk となる。
の出力値（Ｙk-1 ）を保持するもので、この記憶装置７
から出力された前回の出力値Ｙk-1 と論理和演算器６の
出力が第４の論理演算部を構成する論理積演算器８で論
理積演算され、さらに、その論理積演算器８の出力と論
理積演算器５の出力が第３の論理演算部を構成する論理
和演算器９で論理和演算されて出力値Ｙk となる。
【００１８】上記構成の回路に於いて、クロック入力端
に一定周期のクロック（ＣＬＫ）を印加し、同クロック
に同期して記憶装置４に入力信号Ｘの時系列データを取
込み、記憶装置７に前回の出力値（Ｙk-1 ）を取込む。
に一定周期のクロック（ＣＬＫ）を印加し、同クロック
に同期して記憶装置４に入力信号Ｘの時系列データを取
込み、記憶装置７に前回の出力値（Ｙk-1 ）を取込む。
【００１９】記憶装置４に保持されたＮ個（ｎビット）
のデータは、論理積演算器５で論理積演算されるととも
に、論理和演算器６で論理和演算される。ここで論理積
演算器５の出力は、記憶装置４に保持されたｎビットの
データがすべてＯＮ（all “１”）であるときのみＯＮ
となり、それ以外のときＯＦＦとなる。また、論理和演
算器６の出力は、記憶装置４に保持されたｎビットのデ
ータがすべてＯＦＦ（all “０”）であるときのみＯＦ
Ｆとなり、それ以外のときＯＮとなる。従って論理積演
算器８からは、記憶装置４に保持されたｎビットのデー
タがすべてＯＦＦ（all “０”）であるときＯＦＦの信
号（“０”レベルの信号）が出力され、ｎビットのデー
タに１ビットでも変化があると記憶装置７に保持された
前回の出力値（Ｙk-1 ）が出力される。上記各論理積演
算器５，８の出力が論理和演算器９を介して出力値Ｙk
となる。
のデータは、論理積演算器５で論理積演算されるととも
に、論理和演算器６で論理和演算される。ここで論理積
演算器５の出力は、記憶装置４に保持されたｎビットの
データがすべてＯＮ（all “１”）であるときのみＯＮ
となり、それ以外のときＯＦＦとなる。また、論理和演
算器６の出力は、記憶装置４に保持されたｎビットのデ
ータがすべてＯＦＦ（all “０”）であるときのみＯＦ
Ｆとなり、それ以外のときＯＮとなる。従って論理積演
算器８からは、記憶装置４に保持されたｎビットのデー
タがすべてＯＦＦ（all “０”）であるときＯＦＦの信
号（“０”レベルの信号）が出力され、ｎビットのデー
タに１ビットでも変化があると記憶装置７に保持された
前回の出力値（Ｙk-1 ）が出力される。上記各論理積演
算器５，８の出力が論理和演算器９を介して出力値Ｙk
となる。
【００２０】上記した実施例のフィルタを用いることに
より、同期クロックの周期、又はデータの蓄積個数
（Ｎ）を変えることによって、フィルタの時定数を任意
に選択することができる。
より、同期クロックの周期、又はデータの蓄積個数
（Ｎ）を変えることによって、フィルタの時定数を任意
に選択することができる。
【００２１】又、本発明の手法は演算装置のみでも実現
可能であり、その際、一般に演算装置は演算の基本単位
は複数ビットで構成されているため、各ビットに対し、
入力信号を割り付けることにより、一回の演算処理で演
算の基本単位のビット数分の処理が一度にできる。した
がって、複数データのディジタルフィルタ処理を演算装
置で行なう際に、図４に示す従来の手法より高速に処理
できる。
可能であり、その際、一般に演算装置は演算の基本単位
は複数ビットで構成されているため、各ビットに対し、
入力信号を割り付けることにより、一回の演算処理で演
算の基本単位のビット数分の処理が一度にできる。した
がって、複数データのディジタルフィルタ処理を演算装
置で行なう際に、図４に示す従来の手法より高速に処理
できる。
【００２２】
【発明の効果】以上詳記したように本発明によれば、ス
イッチ等の有接点素子の信号を入力するフィルタ装置に
於いて、入力素子からの入力信号を一定周期で時系列に
記憶する記憶装置群と、前回の出力値を記憶する記憶装
置と、上記記憶装置群に記憶された信号列のオン／オフ
状態を判定する論理和演算装置及び論理積演算装置と、
上記記憶装置群の信号列に状態変化があるとき上記記憶
装置に保持された前回の出力値を出力する論理積演算装
置とを有して、有接点素子の状態変化時に於いて発生す
る過渡的な信号の不整定状態（チャタリング）では前回
の出力値を出力する構成としたことにより、フィルタ時
定数を任意かつ容易に設定できるとともに、処理の高速
化が図れ、安定した出力信号を得ることができる。
イッチ等の有接点素子の信号を入力するフィルタ装置に
於いて、入力素子からの入力信号を一定周期で時系列に
記憶する記憶装置群と、前回の出力値を記憶する記憶装
置と、上記記憶装置群に記憶された信号列のオン／オフ
状態を判定する論理和演算装置及び論理積演算装置と、
上記記憶装置群の信号列に状態変化があるとき上記記憶
装置に保持された前回の出力値を出力する論理積演算装
置とを有して、有接点素子の状態変化時に於いて発生す
る過渡的な信号の不整定状態（チャタリング）では前回
の出力値を出力する構成としたことにより、フィルタ時
定数を任意かつ容易に設定できるとともに、処理の高速
化が図れ、安定した出力信号を得ることができる。
【図１】本発明の第１実施例に係るディジタル信号フィ
ルタの回路構成図。
ルタの回路構成図。
【図２】従来のディジタルフィルタの構成例を示す図。
【図３】ディジタル信号フィルタ装置の外部接続図。
【図４】従来のディジタルフィルタの構成例を示す図。
【図５】ディジタル信号フィルタの入出力タイムチャー
ト。
ト。
４…先入れ先出し記憶装置（シフトレジスタ／リングバ
ッファ）、５，８…論理積演算器、６，９…論理和演算
器、７…記憶装置。
ッファ）、５，８…論理積演算器、６，９…論理和演算
器、７…記憶装置。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−136120（ＪＰ，Ａ) 特開 昭55−147821（ＪＰ，Ａ) 特開 昭53−26529（ＪＰ，Ａ) 特開 昭52−148169（ＪＰ，Ａ) 特開 昭52−45824（ＪＰ，Ａ) 特開 昭50−144358（ＪＰ，Ａ) 特開 昭50−105323（ＪＰ，Ａ) 特開 昭50−55225（ＪＰ，Ａ) 特開 昭64−58111（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 17/00 - 17/08
Claims (1)
- 【請求項１】 スイッチ等の有接点素子の出力信号を処
理する装置であって、上記素子より入力した信号を一定
周期のクロックでサンプリングし保持する複数の記憶素
子でなる第１の記憶部と、同記憶部の全信号が第１の状
態にあることを判定する第１の論理演算部と、上記記憶
部の全信号が第２の状態にあることを判定する第２の論
理演算部と、上記第１又は第２の論理演算部で第１又は
第２の状態が判定されたとき、その判定に従う信号を出
力する第３の論理演算部と、同第３の論理演算部から出
力された信号を上記クロックに従い保持する第２の記憶
部と、上記第１又は第２の論理演算部で第１又は第２の
状態が判定されないとき、上記第２の記憶部に保持され
た前回判定時の信号を上記第３の論理演算部より出力す
る第４の論理演算部とを具備してなることを特徴とする
ディジタル信号用フィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03065895A JP3082781B2 (ja) | 1991-03-29 | 1991-03-29 | ディジタル信号用フィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03065895A JP3082781B2 (ja) | 1991-03-29 | 1991-03-29 | ディジタル信号用フィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04301914A JPH04301914A (ja) | 1992-10-26 |
| JP3082781B2 true JP3082781B2 (ja) | 2000-08-28 |
Family
ID=13300162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03065895A Expired - Lifetime JP3082781B2 (ja) | 1991-03-29 | 1991-03-29 | ディジタル信号用フィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3082781B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6078261B2 (ja) * | 2012-08-24 | 2017-02-08 | 株式会社オリンピア | 遊技機 |
| US11244641B2 (en) * | 2019-10-17 | 2022-02-08 | Novatek Microelectronics Corp. | Method, device and display driver having a filtered command signal |
-
1991
- 1991-03-29 JP JP03065895A patent/JP3082781B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04301914A (ja) | 1992-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4907182A (en) | System enabling high-speed convolution processing of image data | |
| JP3082781B2 (ja) | ディジタル信号用フィルタ | |
| JP2662694B2 (ja) | デジタル保護リレー装置 | |
| US6542539B1 (en) | Multiported register file for coefficient use in filters | |
| JP3334901B2 (ja) | プログラマブルコントローラ | |
| JPH06196966A (ja) | 移動平均フィルタ | |
| JP3258938B2 (ja) | デシメーションフィルタ | |
| JPH07109973B2 (ja) | デジタル信号処理回路 | |
| JP3243831B2 (ja) | Ｆｉｒ型フィルタ | |
| US5223832A (en) | Serial data transmission circuit | |
| JPS58147223A (ja) | デイジタルフイルタ | |
| JPH0749879Y2 (ja) | 二値化信号出力装置 | |
| RU2115164C1 (ru) | Устройство для цифровой обработки сигналов | |
| RU8496U1 (ru) | Устройство для цифровой обработки сигналов | |
| JPH0138996Y2 (ja) | ||
| SU1683003A1 (ru) | Классификатор логического вектора | |
| SU465715A1 (ru) | Аналого-цифровой фильтр | |
| JPH0136727B2 (ja) | ||
| JP2530916B2 (ja) | 演算回路 | |
| JPH0588564B2 (ja) | ||
| JPS62239610A (ja) | デイジタル信号雑音除去回路 | |
| JPH04137816A (ja) | 雑音除去回路 | |
| JPS62132415A (ja) | くし形フイルタ | |
| JPS6351413B2 (ja) | ||
| JPS5813012A (ja) | ディジタル信号処理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000523 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090630 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100630 Year of fee payment: 10 |