JPS6351413B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタルフイルタに関するものであ
り、さらに詳しくは、蓄積装置からサンプル値の
各ビツトに対応するベクトルを用いて、順次に数
表出力を読み出し、それらの値を累算することに
よつてフイルタ出力を得るデイジタルフイルタに
関するものである。

理論によれば、一般にデイジタルフイルタにお
いては連続信号ｘ（ｔ）をＴ（秒）間隔で標本化
（サンプリング）して得られる離散信号（サンプ
ル値）ｘ（nT）を入力系列とするとき、出力系列
ｙ（nT）は、 ｙ（nT）＝_K 〓^K=0 a_kｘ｛（ｎ−ｋ）Ｔ｝ ＋_L 〓^l=1 b_lｙ｛（ｎ−ｌ）Ｔ｝ ……(1) なる定係数線形差分方程式から求められ、やはり
サンプル値である。式(1)は少なくとも１つのb_lが
零でないときには巡回形デイジタルフイルタを表
わし、すべてのb_lが零のときには非巡回形デイジ
タルフイルタを表わす。式(1)を便宜的に y_o＝_K 〓^K=0 a_kx_o-k＋_L 〓^l=0 b_ly_o-l ……(2) と表記する。ただし、x_o-k△ ＝ｘ｛（ｎ−ｋ）Ｔ｝
（ｋ＝０、１、……、Ｋ）、y_o-l△ ＝ｙ｛（ｎ−ｌ）
Ｔ｝（ｌ＝０、１、……、Ｌ）と定義する。さら
に式(2)は形式的にＹ＝_N-1 〓ⁱ⁼⁰ α_iZ_i ……(3) で表わされる。ただし、Ｙ＝y_oを、α_iはa_kまたは
b_lを、Z_iはx_o-kまたはy_o-lをそれぞれ表わす。

式(3)の表式そのままでは１つのサンプリング時
点でのフイルタ出力Ｙを求めるにはＮ回の乗算と
（Ｎ−１）回の加算を行なわなければならない。
デイジタル的に扱う場合には、これらの乗算およ
び加算は２進数の演算であるから出力値Ｙを求め
るのに時間がかかり、回路構成も乗算器を用意し
なければならないので非常に複雑になる。

デイジタルフイルタの特長の１つは、１つのハ
ードウエアで等価的に複数（Ｒ）個のフイルタと
して動作させ得るいわゆる時分割多重化が可能な
点にある。Ｒ個のフイルタとして動作させるため
には上記乗算と加算をＴ／Ｒの時間内に終了しなけ ればならないが、実際には演算時間が長いので多
重度Ｒを大きくできない。また、単体（Ｒ＝１）
のフイルタとして用いる場合でも、演算時間が長
いためサンプリング周期Ｔを小さくできないから
扱える周波数を高くできない。

このため、２進数の乗算器を用いないで式(3)の
フイルタ出力値を求める方法がいくつか知られて
いて、Peled、A.and Liu、B.：“Ａ new
hardware realization of digital filters”、
IEEE Trans.Acoust.、Speach ＆ Signal
Process.、ASSP―22、６、p.456（1974）および
アラン・クロワズイエ他のデイジタルフイルタ
（特公昭53−30972号）に述べられている。以下に
それらを説明する。

まず第１のもの（IEEE Trans.ASSP―22）に
ついて述べる。式(3)のサンプル値Z_iはデイジタル
的に扱う場合には２進数で表わされるが、正数も
負数も取り得る（正負両数を取り得る）ので正負
を含む２進数の表現方法いわゆる２の補数コード
で表わされる。すなわちZ_iは２の補数コードサン
プル値である。この表現方法を用いてデータ語長
がＭビツトで表わされるZ_iの大きさは次のように
なる（説明を簡単にするために、整数だけを考え
ることにするが、以下の説明はもちろん小数にも
同様に適用できる）。

Z_i＝−Z^M _i2^M-1＋_N-1 〓ⁱ⁼⁰ Z^j _i2^j-1 ……(4) ただし、Z^j _iは０または１である。式(4)からZ^M _iが
０のときはZ_iは正数になり、Z^M _iが１のときはZ_iは
負数になることがわかるのでZ^M _iは極性を表わす
ビツトであることがわかる。

式(4)を式(3)に代入すると Ｙ＝_N-1 〓ⁱ⁼⁰ α_i（−Z^M _i2^M-1＋_M-1 〓^j=1 Z^j _i2^j-1）＝−2^M-1 _N-1 〓ⁱ⁼⁰ α_iZ^M _i＋_M=1 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_iZ^j _i ……(5) となるので、数表出力ψ^jおよび関数ψを ψ^j△ ＝ψ（Z^j ₀、Z^j ₁、……、Z^j _N-1△ ＝_N-1 〓ⁱ⁼⁰ α_iZ^j _i ……(6) と定義すると、式(5)は Ｙ＝−ψ（Z^M ₀、Z^M ₁、……、Z^M _N-1）2^M-1＋_M-1 〓^j=1 ψ（Z^j ₀、Z^j ₁、……、Z^j _N-1）2^j-1＝−ψ^M2^M-1＋_M-1 〓^j=1 ψ^j2^j-1 ……(7) と表わされる。

式(6)の関数ψは、そのＮ個の変数Z^j ₀、Z^j ₁、…
…、Z^j _N-1の各々が０か１かによつて2^N通りの値を
取り得る。したがつて、式(6)のψ^jはＮ個の変数
Z^j ₀、Z^j ₁、……、Z^j _N-1の組、すなわち、Ｎ次元ベク
トル（Z^j ₀、Z^j ₁、……、Z^j _N-1）をアドレス値とし
て、2^N個のψの値が貯蔵してある読み出し専用メ
モリ（ROM）もしくはランダムアクセスメモリ
（RAM）等の蓄積装置から引出すことができる。
ゆえに、式(7)からこのように引出したψ^jを順次シ
フトして加算する動作を（Ｍ−１）回繰返し、Ｍ
回目には引出したψ^Mをシフトして減算すること
によりフイルタ出力Ｙを求められることがわか
る。この方法による構成を第１図に示す。第１図
は式(3)においてＮ＝５で、α_i＝a_i（ｉ＝０、１、
２）、α₃＝b₁およびα₄＝b₂とし、Z_i＝x_o-1（ｉ＝
０、１、２）、Z₃＝y_o-1、Z₄＝y_o-2およびＹ＝y_o
として得られる y_o＝a₀x_o＋a₁x_o-1＋a₂x_o-2＋b₁y_o-1＋b₂y_o-2
……(8) なる２次の巡回形デイジタルフイルタの構成を示
す。このとき、関数ψ^jおよびψは式(6)より ψ^j＝ψ（x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2）＝a₀x^j _o
＋a₁x^j _o-1＋a₂x^j _o-2＋b₁y^j _o-1＋b₂y^j _o-2……(9) であり、フイルタ出力y_oは式(7)より y_o＝−ψ^M2^M-1＋_M-1 〓^j=1 ψ^j2^j-1 ……(10) である。

第１図において、SR１〜SR３は直列形のシフ
トレジスタ、PSRは並列入力―直列出力形のシ
フトレジスタ、Ｒ１，Ｒ２はレジスタ、MEM１
はROMもしくはRAM等の蓄積装置、ADSは減
算可能な加算器、ACC１はADSおよびＲ２から
なり、Ｒ２の出力線が下位ビツト方向に１ビツト
ずらしてADSの一方の入力に結線さた、すなわ
ちＲ２の下位２ビツト目がADSの下位１ビツト
目に結線さている累算器であつて図示のごとく構
成してある。同図においては、サンプル値x_oの各
ビツトは最下位ビツトを先頭に順次直列にシフト
レジスタSR１に与えられる。また同時にx_o-1の
各ビツトがやはり最下位ビツトから順次シフトレ
ジスタSR１からSR２に移動していき、SR２か
らはx_o-2の各ビツトが順次出てくる。x_o、x_o-1お
よびx_o-2の各ビツトはそれぞれ順次蓄積装置
MEM１に与えられる。同様にして並列にシフト
レジスタPSRに貯蔵されたy_o-1の各ビツトが順次
シフトレジスタSR３に入つていき、SR３からは
y_o-2の各ビツトが順次出てくる。y_o-1およびy_o-2
の各ビツトはそれぞれ順次蓄積装置MEM１に与
えられる。したがつて、蓄積装置MEM１には５
ビツトの情報x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2が与え
られる。第１図に示すように蓄積装置MEM１は
上記５ビツトをアドレス値とする32の記憶箇所を
有し、その各々にデータとして式(9)によつて予め
計算されたψの値がＢビツトの２の補数コードで
貯蔵されている。したがつて、与えられた５次元
ベクトル（x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2）により
ψ^jを引出すことができ、これがレジスタＲ１に蓄
積される。次にレジスタＲ１の出力は累算器
ACC１中の加算器ADSに与えられ、レジスタＲ
２に貯蔵されている部分和Ψ^j＝_j-1 〓^j=1 ψ^j2^j-1（加算器
ADSの先の出力を１ビツトシフトしたもの）と
加算される（この動作はシフト加算と呼ばれる）。

次に蓄積装置MEM１には新しいベクトル
（x^j+1 _o、x^j+1 _o-1、x^j+1 _o-2、y^j+1 _o-1、y^j+1 _o-2）が与
えられ、こ
れに対応したψ^j+1が引出される。これが再びレジ
スタＲ１を通して加算器ADSで、レジスタＲ２
に貯蔵されている部分和_j 〓^j=1 ψ^j2^j-1とシフト加算さ
れる。このような動作を（Ｍ−１）回繰返し、Ｍ
回目にはレジスタＲ２に貯蔵されている（Ｍ−
１）回シフト加算されて得られた部分和_M-1 〓^j=1 ψ^j2^j-1
から、ベクトル（x^M _o、x^M _o-1、x^M _o-2、y^M _o-1、y^M _o-2）
により蓄積装置MEM１から引出されたψ^Mをレジ
スタＲ１を通して加算器で減算すれば、式(10)の
Y_oが求められる。

この例は上述の２進数の乗算器を用いる方法よ
りも回路構成が簡単にあり、演算時間も速くなつ
ているが、加算器が減算も可能でなければならな
いので、まだ回路構成および制御が複雑であると
いう欠点がある。

このため、第２の従来例（特公昭53−30972号）
として加算のみにより、フイルタ出力を求める方
法について述べる。

サンプル値Z_iを Z_i＝_M 〓^j=1 x^j _i2^j-1 ……(11) なる形式をなす２進数で表わす。ただし、Z^j _iは０
または１である。

式(11)を式(3)に代入すると Ｙ＝_N-1 〓ⁱ⁼⁰ α_iM 〓^j=1 Z^j _i2^j-1＝_M 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_iZ^j _i ……(12) となるので、関数ψ^jおよびψを式(6)で定義すると
式(12)は Ｙ＝_M 〓^j=1 ψ（Z^j ₀、Z^j ₁、……、Z^j _o-1）2^j-1＝_N-1 〓ⁱ⁼⁰ ψ^j2^j-1
……(13) と表わされ、加算のみで減算を含んでいない。し
たがつて、式（13）はき出したψ^jを順次Ｍ回シフ
ト加算する動作をＭ回シフト加算することにより
フイルタ出力Ｙが得られることを示している。

この例は加算器に減を含める必要がないので回
路構成および制御も簡単になる。しかし、この例
がフイルタとして動作するためには、 (I) 式(11)から明らかなようにZ_iは非負（正または
零）であること（使用できる信号に制限が課せ
られる） () 非巡回形フイルタの場合にはZ_iは入力サン
プル値のみであるから入力サンプル値が非負で
あればよいが、巡回形の場合にはZ_iは入力サン
プル値ばかりでなく出力サンプル値も含むから
Z_iが非負であると同時にＹも非負でなければな
らない。すなわちインパルス応答が非負になる
ようなα_iが必要であること 等に限られ、他の場合はフイルタ動作が不可能で
ある。したがつて、この例は極く限定された場合
しか通用できない。また実用的なフイルタとして
望まれる要件はデイジタル信号（サンプル値）も
アナログ信号と同様に正負両数を取り得る（正負
両符号）信号である。非負信号のみをフイルタリ
ングするとフイルタ出力のオーバフローも大きく
なる。

本発明の目的は、上記従来技術の欠点を改良
し、正負両符号の信号に対して使用可能であり、
かつ加算のみの演算によるデイジタルフイルタを
提供することにある。

本発明の最も基本的な特徴は、式(5)の第２式の
右辺における減算を表わす第一項が変数Z^M ₀、Z^M ₁、
……、Z^M _N-1の関数になつていることに着目し、第
一項を定数に変換して、その定数を蓄積装置に貯
蔵して引出すことによりフイルタ出力Ｙを加算の
みの演算で求めるようにしたものである。以下に
本発明について詳細に説明する。

サンプル値Z_iは正負両符号信号であるから前述
の２の補数コードで表わすと式(4)より Z_i＝−Z^M _i2^M-1＋_M-1 〓^j=1 Z^j _i2^j-1 ……(4) である。前述のように式(4)を式(3)に代入すると式
(5)が導かれる。

Ｙ＝−2^M-1 _N-1 〓ⁱ⁼⁰ α_iΣ^M _i＋_M-1 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_iZ^j _i ……(5) ところで、留意すべきことは、 Z^M _i＋^M _i＝１ ……(14) が恒等的に成り立つことである。ただし、^M _iは
Z^M _iの否定を表わす。すなわちZ^M _i＝０のとき、^M _i
＝１であり、Z^M _i＝１のとき、^M _i＝０である。

式（14）よりZ^M _i＝１−^M _iであるから、式(5)に
代入して2^M＝１＋_M 〓^j=1 2^j-1なる関係式を用いると Ｙ＝−１／２（１＋Σ^M _j=12^j-1 _N-1 〓ⁱ⁼⁰ α_i（１−^M _i）＋_M-1 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_iZ^j _i＝−１／２_N-1 〓ⁱ⁼⁰ α_i＋_M 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_i（Z^j _i−１／２ ……(15) となる。ただし、 Z^M _i△ ＝^M _i ……(16) と定義する。式（16）は２の補数コードで表わさ
れたZ_iの極性ビツトを反転したものを改めてZ^M _iと
見なすことを示している。

したがつて、関数ψ^j ₁、ψ₁および定数ψ⁰ ₁をそれ
ぞれ ψ^j ₁△ ＝ψ₁（Z^j ₀、Z^j ₁、……、Z^j _N-1）△ ＝_N-1 〓ⁱ⁼⁰ α_i（Z^j _i−１／２） ……(17) ψ⁰ ₁△ ＝−_N-1 〓ⁱ⁼⁰ α_i＝2ψ₁（０、０、……、０） ……(18) と定義すると式（15）は Ｙ＝ψ⁰ ₁2^-1＋_M 〓^j=1 ψ^j ₁2^j-1＝_M 〓^j=1 ψ^j ₁2^j-1 ……(19) となる。

さらに式（19）は Ｙ＝〔ψ^M ₁＋〔ψ^M-1 ₁＋……＋〔ψ^j ₁＋…＋｛ψ² ₁＋（
ψ¹ ₁＋ψ¹ ₀2^-1）2^-1｝2^-1……〕2^-1……〕2^-1〕2^M-1…
…(20) とも表わされる。ここで部分和Ψ^jを Ψ^j△ Ψ^j△ ＝ψ^j ₁＋〔ψ^j-1 ₁＋……＋｛ψ² ₁＋（ψ¹ ₁＋ψ⁰ ₁2^-1）2
^-1｝2^-1……〕2^-1……(21) と定義すると Ψ^j＝ψ^j ₁＋Ψ^j-12^-1 ……(22) が成り立つ。ただし、Ψ⁰△ ＝０とする。

式（21）より式（20）は Ｙ＝Ψ^M2^M-1 ……(23) と表わされる。

なお、式（14）の代わりに、恒等式 Z^j ₁＋^j _i＝１ ……(14′) を用いて、Z^j ₁＝１−^j _iを式(5)に代入すると式
（15）は Ｙ＝−１／２_N-1 〓ⁱ⁼⁰ α_i＋_M 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_i（１／２−^j _i） ……(15′) に変わる。ただし、 ^M _i△ ＝Z^M _i ……(16′) と定義する。

このとき、 ψ^j ₁△ ＝ψ₁（Z^j ₀、Z^j ₁、……、Z^j _N-1）△ ＝_N-1 〓ⁱ⁼⁰ α_i（１／２−^j _i） ……(17′) ψ⁰ ₁△ ＝−_N-1 〓ⁱ⁼⁰ α_i＝2ψ₁（０、０、……、０） ……(18) と定義すると式（16′）および（15′）はそれぞれ Ｙ＝ψ⁰ ₁2^-1＋_M 〓^j=1 ψ^j _i2^j-1＝_M 〓^j=0 ψ^j _i2^j-1 ……(19) となり、前述の式（16）および（19）と全く同じ
になる。したがつて、この場合も以下に述べる第
１および第２実施例は同様である。

本発明は、式（16）、（17）｛（17′）｝、（18）、
（19）または式（16）、（17）｛（17′）｝、（18）、
（22）、（23）の演算原理を基礎におき、次のよう
な構成をその要旨とする。

すなわち、Ｍビツトの２の補数コードサンプル
値Z_iの極性ビツトを反転されたサンプル値Z_i′＝
Z^M _iZ^M-1 _i……Z² _iZ¹ _iをＮ個（ｉ＝０、１、……、Ｎ
−１）用意してＮ次元ベクトル（Z^j ₀、Z₁、……、
Z_N-1）を発生する。ψ₁の値が貯蔵してある蓄積装
置を備え、まず、Ｎ次元零ベクトル（０、０、…
…、０）を発生させ、蓄積装置から零ベクトルを
アドレス値としてψ₁（０、０、……、０）（＝
ψ⁰／２）を引出してシフト加算器（累計器）に
加える。次に、蓄積装置からＮ次元ベクトル
（Z¹ ₀、Z¹ ₁、……、Z¹ _N-1）をアドレス値としてψ¹ ₁を
引出し、シトされないψ⁰ ₁／２と累算器で加算す
る。さらに、蓄積装置からベクトル（Z² ₀、Z² ₁、…
…、Z² _N-1）をアドレス値としてψ² ₁を引出し、累算
器で先の累算結果とシフト加算する。この動作を
ベクトル（Z^M ₀、Z^M ₁、……、Z^M _N-1）まで続けると、
式（19）または式（23）によるフイルタ出力Ｙが
得られる。すなわち加算のみの演算によつてもと
の正負両符号のサンプル値Z_iに対するフイルタ出
力Ｙを求める装置構成が実現できる。

つぎに、図面に示した実施例について本発明を
具体的に説明する。なお、第２図および第３図の
実施例はいずれも簡単のためにまた対比のために
前記第１図の場合と同様に式(8)で示される２次の
巡回形デイジタルフイルタについて構成したもの
である。このとき、関数ψ^j ₁およびψ₁は式（17）
により ψ^j ₁＝ψ₁（x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2）＝
a₀（x^j _o−１／２） ＋a₁（x^j _o-1−１／２）＋a₂（x^j _o-2−１／２）b₁（
y^j _o-1−１／２）＋b₂（y^j _o-2−１／２……(24) であり、定数ψ⁰ ₁は式（18）より ψ⁰ ₁＝−（a₀＋a₁＋a₂＋b₁＋b₂） ＝2ψ₁（０、０、０、０、０） ……(25) である。式（19）と式（23）は等価であるので動
作説明の便宜上式（23）を用いるとフイルタ出力
y_oは y_o＝Ψ^M2^M-1 ……(26) となる。

第１実施例について、第２図によつて説明す
る。

第２図において、EOR１，EOR２は排他的論
理和、SR１〜SR３は直列形のシフトレジスタ、
PSRは並列入力―直列出力形のシフトレジスタ、
NOTは否定、AND１〜AND５は論理積、
MEM２はROMもしくはRAM等の蓄積装置、Ｒ
１はレジスタ、PPRは並列入力一並列出力形の
シフトレジスタ、ADは加算器、ACC２はADお
よびPPRからなる累算器であつて図示のごとく
構成してある。第２図において、まず、サンプル
値x_oの各ビツトは最下位ビツトを先頭に順次直列
にEOR１に印加される。ここでEOR１は信号H_M
をハイレベルにして極性ビツトのみを反転して
x′_oとしてシフトレジスタSR１に与える。また同
時に１サンプル時間遅延された入力サンプル値
x′_o-1の各ビツトが順次シフトレジスタSR１から
SR２に移動していき、SR２からは２サンプル時
間遅延された入力サンプル値x′_o-2の各ビツトが
順次出てくる。x′_o，x′_o-1およびx′_o-2の各ビツト
はそれぞれ順次論理積AND１〜AND３を通して
蓄積装置MEM２に与えられる。同様にシフトレ
ジスタPSRからは１サンプル時間遅延された出
力サンプル値y_o-1の各ビツトが順次直列に送出さ
れ、前記と同様EOR２において極性ビツトが反
転されy_o-1としてシフトレジスタSR３に印加さ
れる。SR３からは２サンプル時間遅延された出
力サンプル値y′_o-2の各ビツトが順次出てくる。
y′_o-1およびy′_o-2の各ビツトはそれぞれ順次論理
積AND４およびAND５を通して蓄積装置MEM
２に与えられる。したがつて蓄積装置MEM２に
は５ビツトの情報が与えられる。第２図に示すよ
うに蓄積装置MEM２には上記５ビツトをアドレ
ス値とする32の記憶箇所があり、その各々にデー
タとして式（24）によつて予め計算されたψ₁の
値がＢビツトの２の補数コードで貯蔵されてい
る。したがつて、まず、信号H₀をハイレベルに
して否定NOTから生じたローレベル信号により
論理積AND１〜AND５から５次元零ベクトル
（０、０、０、０、０）を発生させ、その零ベク
トルをアドレス値として蓄積装置MEM２からψ₁
（０、０、０、０、０）（ψ⁰ ₁／２）が引出され、
レジスタＲ１に蓄積される。レジスタＲ１の出力
は累算器ACC２中の加算器ADに与えられ、初期
状態にされたシフトレジスタPPRの内容（零）
と加算され、加算結果ψ⁰ ₁／２は累算の初期値と
してシフトレジスタPPRに貯蔵される。次に、
与えられた５次元ベクトル（x¹ _o、x¹ _o-1、x¹ _o-2、
y¹ _o-1、y¹ _o-2）をアドレス値としてψ¹ ₁が蓄積装置
MEM２から引出され、レジスタＲ１を通して加
算器ADに与えられる。加算器ADでψ¹ ₁は、信号
L₁をローレベルにしてシフトしないようにされ
たシフトレジスタPPRの内容（初期値ψ⁰ ₁／２）
と加算され、部分和Ψ¹はシフトレジスタPPRに
貯蔵される。さらに、ベクトル（x² _o、x² _o-1、
x² _o-2、y² _o-1、y² _o-2）をアドレス値として蓄積装置
MEM２から引出されたψ² ₁がレジスタＲ１を通し
て加算器ADに与えられ、先の部分和Ψ¹の１ビツ
トシフトされたシフトレジスタPPRの内容
（Ψ¹2^-1）と加算され、その結果得られた部分和
Ψ²はシフトレジスタPPRに貯蔵される。この動
作をベクトル（x^M-1 _o、x^M-1 _o-1、x^M-1 _o-2、y^M-1 _o-1、y^M
-1 _o-2）
まで続けると部分和Ψ^M-1が得られ、最後に、反
転された極性ビツトを成分とするベクトル（x^M _o、
x^M _o-1、x^M _o-2、y^M _o-1、y^M _o-2）について上記動作を行
なうとΨ^Mすなわち式（26）のフイルタ出力y_oが
求められる。

つぎに、第２実施例について、第３図によつて
説明する。

第３図は第２図と殆んど同じであるが、相異し
ているのは第２図の累算器ACC２の代りにシフ
トレジスタPPRをレジスタＲ２に置換し加算器
ADと、第１図の累算器ACC１と同様に結線され
た累算器ACC３が設けられ、さらにそれに接続
された信号切換回路MPXが設けられている点で
ある。なお、蓄積装置MEM２の出力線が１ビツ
トずらしてMPXの一方の入力に結線されている。

第３図の動作については第２図の場合と異なる
点についてのみ説明を加える。累算の初期値
ψ⁰ ₁／２を、第２図では加算器ADを通してシフト
レジスタPPRに貯蔵しているのに対して、第３
図においては信号H₀をハイレベルにすることに
より信号切換回路MPXを通して直接レジスタＲ
２に貯蔵することにより、加算を１回減らしてい
る。

第２実施例において、初期値ψ⁰ ₁を貯蔵する蓄
積装置を別に設ける構成も可能である。また、レ
ジスタＲ２を並列入力―並列出力形のシフトレジ
スタに置換える構成も信号切換回路MPXの一方
の入力がレジスタＲ１の出力と結線される構成も
可能である。

第１実施例および第２実施例において、蓄積装
置へのアドレス値として用いられている５次元ベ
クトルの成分の順序は任意でよい。それにともな
つて蓄積装置の内容を対応させる。

また、５ビツトの情報x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、
y^j _o-2および零ベクトルを発生する手段、定数値
（初期値）を得るための動作、および累算器の構
成は当然他にも考えられる。レジスタＲ１を省略
する構成も可能である。

さらに、アドレス値は５次元ベクトル（x^j _o、
x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2）で定められていたが、
一般的に５ビツトの情報x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、
y^j _o-2の関数（x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2）によ
り定まるアドレス値）として定めることもでき
る。それにともなつて蓄蓄積装置の内容を対応さ
せる。

【図面の簡単な説明】

第１図は減算可能な加算器を用いた従来のデイ
ジタルフイルタの構成を示す図、第２図は第１図
の従来例と対比できる構成を有する本発明の一実
施例を示す図、第３図は本発明の他の実施例を示
す図であ。図において、ADSは減算可能な加算
器、ADは加算器、MEM１，MEM２は蓄積装
置、SR１〜SR３は直列形のシフトレジスタ、
PSRは並列入力―直列出力形のシフトレジスタ、
PPRは並列入力―並列出力形のシフトレジスタ、
Ｒ１，Ｒ２はレジスタ、EOR１，EOR２は排他
的論理和、AND１〜AND５は論理積、MPXは
信号切換回路、NORは否定、ACC１〜ACC３は
累算器をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ 相継いで到来するＮ個の正負を含むＭビツト
   ２進コードサンプル値Ziをフイルタし、 Ｙ＝_N-1 〓ⁱ⁼⁰ α_iZ_i（ただし、Z_i＝−Z_i ^M2^M-1＋_M-1 〓^j=1 Z_i ^j2^j-1） なる関数によつて表わされるフイルタ出力Ｙを出
   力するデイジタルフイルタにおいて 該２進コードサンプル値を受領し、極性を示す
   ビツトのみを選択的に反転する極性反転手段と； Ｎ個の極性反転された２進コードサンプル値の
   各ビツトに対応するＮビツト情報を順次出力する
   ベクトル発生手段と；係数α_iと該Ｎビツト情報で
   定まる関数ψ ψ（Z^j ₀、Z^j ₁、……、Z^j _N-1＝ψ^j ＝_N-1 〓ⁱ⁼¹ α_i（Z^j _i−１／２）を蓄積する蓄積装置
   と； 該蓄積装置の出力ψ^jを受領し、該Ｎビツト情報
   の到来に先んじて Ψ⁰＝ψ（０、０、…、０）、ｊ＝１において Ψ¹＝ψ¹＋Ψ⁰、その後 Ψ^j＝ψ^j＋Ψ^j-12^-1 なる計算を行う累算装置と；該Ｎビツト情報の到
   来に先んじて所定アドレスを発生し、その後該Ｎ
   ビツト情報に対応する関数ψを格納したアドレス
   を発生するアドレス発生手段とを備えたことを特
   徴とするデイジタルフイルタ。