JPS6354264B2 - - Google Patents
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- JPS6354264B2 JPS6354264B2 JP56088316A JP8831681A JPS6354264B2 JP S6354264 B2 JPS6354264 B2 JP S6354264B2 JP 56088316 A JP56088316 A JP 56088316A JP 8831681 A JP8831681 A JP 8831681A JP S6354264 B2 JPS6354264 B2 JP S6354264B2
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- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
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- 238000012937 correction Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
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- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/17—Function evaluation by approximation methods, e.g. inter- or extrapolation, smoothing, least mean square method
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Theoretical Computer Science (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Computational Mathematics (AREA)
- Mathematical Physics (AREA)
- Algebra (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Complex Calculations (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はインタポレーシヨン（挿間）期間を規
定する相続く入力サンプルの値からインタポレー
トされた値を有する複数個の出力サンプルを発生
する装置に関する。ここで該装置は相続く入力サ
ンプル値間の差の何分の１かを表わす増分を形成
する第１の回路と、該増分を出力サンプルの各々
に繰返し加算し次の出力サンプルを形成する第２
の回路を含んでいる。
定する相続く入力サンプルの値からインタポレー
トされた値を有する複数個の出力サンプルを発生
する装置に関する。ここで該装置は相続く入力サ
ンプル値間の差の何分の１かを表わす増分を形成
する第１の回路と、該増分を出力サンプルの各々
に繰返し加算し次の出力サンプルを形成する第２
の回路を含んでいる。
デイジタル伝送・交換システムは従来から伝統
的にナイキスト間隔でサンプルされたPCM信号
を直接復号し、次いでアナログ・フイルタを用い
て得られたパルス振幅変調信号を平滑化してい
た。しかし近年符号器および復号器のダイナミツ
ク・レンジをより大とし、利得制御、ハイブリツ
ド・バランス、エコー抑圧および会議通話等の付
加的機能を提供するためアナログ・フイルタをデ
イジタル・フイルタで置き換える気運にある。
的にナイキスト間隔でサンプルされたPCM信号
を直接復号し、次いでアナログ・フイルタを用い
て得られたパルス振幅変調信号を平滑化してい
た。しかし近年符号器および復号器のダイナミツ
ク・レンジをより大とし、利得制御、ハイブリツ
ド・バランス、エコー抑圧および会議通話等の付
加的機能を提供するためアナログ・フイルタをデ
イジタル・フイルタで置き換える気運にある。
提案されているデイジタル復号法の１つとして
エキストラ・サンプル値（余分サンプル値）を発
生するデイジタル回路でデイジタル入力信号のサ
ンプリング速度を増加させる方法がある。その方
法では高いサンプル速度で復調を行うため出力に
アナログ・フイルタを必要とせず、出力振幅を表
わすのに数個の一様間隔のアナログ・レベルを用
いるだけでよい。
エキストラ・サンプル値（余分サンプル値）を発
生するデイジタル回路でデイジタル入力信号のサ
ンプリング速度を増加させる方法がある。その方
法では高いサンプル速度で復調を行うため出力に
アナログ・フイルタを必要とせず、出力振幅を表
わすのに数個の一様間隔のアナログ・レベルを用
いるだけでよい。
入力サンプルの生起周波数を増加させる種々の
手法が提案されているが、１度にサンプル速度を
増大させるよりも幾つかの段に分けてサンプル速
度を増大させた方が一般に効率が良いことが見出
されている。生起周波数を増大させる１つの手法
では単純な繰返しを使用し、それによつて入力ワ
ードはレジスタに加えられ、各入力ワードは相続
いて何回かレジスタから読み出される。このレジ
スタ出力は次に低減フイルタで平滑化される。あ
るいはワード速度を単純な線形インタポレーシヨ
ンで効率的に増大させることも出来る。これによ
り幾つかの新らしいサンプル値を相続く入力サン
プルの間に挿入されるが、このインタポレーシヨ
ンを行うことが本発明の目的である。インタポレ
ーシヨンが効率的に実行されるならば、インタポ
レーシヨンは信号を平滑化し、所望の出力サンプ
ル周波数に隣接した周波数領域を除いてすべての
ベースバンド・イメージ信号は減衰される。
手法が提案されているが、１度にサンプル速度を
増大させるよりも幾つかの段に分けてサンプル速
度を増大させた方が一般に効率が良いことが見出
されている。生起周波数を増大させる１つの手法
では単純な繰返しを使用し、それによつて入力ワ
ードはレジスタに加えられ、各入力ワードは相続
いて何回かレジスタから読み出される。このレジ
スタ出力は次に低減フイルタで平滑化される。あ
るいはワード速度を単純な線形インタポレーシヨ
ンで効率的に増大させることも出来る。これによ
り幾つかの新らしいサンプル値を相続く入力サン
プルの間に挿入されるが、このインタポレーシヨ
ンを行うことが本発明の目的である。インタポレ
ーシヨンが効率的に実行されるならば、インタポ
レーシヨンは信号を平滑化し、所望の出力サンプ
ル周波数に隣接した周波数領域を除いてすべての
ベースバンド・イメージ信号は減衰される。
現在インタポレーシヨンはしばしば相続く入力
サンプルの差を計算し、該差を１入力期間中に発
生されるべき出力サンプルの数で割り、先行する
インタポレータ（挿間器）を記憶するアキユミユ
レータをインクリメントすることにより実行され
る。アキユミユレータが連続的に更新されている
インタポレータシステムにおいて、入力信号とア
キユミユレータ信号との間の対応における損失の
危険がある。当初アキユミユレータが入力信号値
に整合したとしても、インタポレーシヨン期間の
終りで入力信号にアキユミユレータが整合しなく
なる原因となるところのインタポレーシヨン期間
中でエラーが導入される程度迄、インタポレーシ
ヨン処理を継続するためのベースラインとしての
アキユミユレータ信号の使用が伝搬し続けるオフ
セツトをつくる。この型のインタポレーシヨンは
通常処理期間中に生じるオフセツト（積分出力を
形成するのに使用される値に導入される誤差）に
極めて敏感である。何故ならば１度誤差がアキユ
ミユレータ・ループ中に挿入されると無限に保持
されるからである。更に、アキユミユレータが連
続的に更新されるシステムにあつてはスタート時
にアキユミユレータをゼロに初期化又はリセツト
して最初の期間が効果的にゼロ初期信号を有する
ようにしなければならないから、回路の複雑さは
増大することになる。
サンプルの差を計算し、該差を１入力期間中に発
生されるべき出力サンプルの数で割り、先行する
インタポレータ（挿間器）を記憶するアキユミユ
レータをインクリメントすることにより実行され
る。アキユミユレータが連続的に更新されている
インタポレータシステムにおいて、入力信号とア
キユミユレータ信号との間の対応における損失の
危険がある。当初アキユミユレータが入力信号値
に整合したとしても、インタポレーシヨン期間の
終りで入力信号にアキユミユレータが整合しなく
なる原因となるところのインタポレーシヨン期間
中でエラーが導入される程度迄、インタポレーシ
ヨン処理を継続するためのベースラインとしての
アキユミユレータ信号の使用が伝搬し続けるオフ
セツトをつくる。この型のインタポレーシヨンは
通常処理期間中に生じるオフセツト（積分出力を
形成するのに使用される値に導入される誤差）に
極めて敏感である。何故ならば１度誤差がアキユ
ミユレータ・ループ中に挿入されると無限に保持
されるからである。更に、アキユミユレータが連
続的に更新されるシステムにあつてはスタート時
にアキユミユレータをゼロに初期化又はリセツト
して最初の期間が効果的にゼロ初期信号を有する
ようにしなければならないから、回路の複雑さは
増大することになる。
上述の問題点は本発明に従い、相続く入力サン
プルの値からインタポレートされた値を有する複
数個の出力サンプルを発生する装置により解決さ
れた。ここで第１の回路は出力サンプルの１つの
値を次のインタポレーシヨン期間の開始時点を指
示する入力サンプルの値から減算することによつ
て差を形成するよう作られた減算回路を含んでい
る。
プルの値からインタポレートされた値を有する複
数個の出力サンプルを発生する装置により解決さ
れた。ここで第１の回路は出力サンプルの１つの
値を次のインタポレーシヨン期間の開始時点を指
示する入力サンプルの値から減算することによつ
て差を形成するよう作られた減算回路を含んでい
る。
本発明に従い、各インタポレーシヨン期間の終
了時点において、インタポレータの出力は理想的
には出力サンプルの値に等しくなる。従つてアキ
ユミユレータ・ループ中に記憶されたインタポレ
ータの出力値は減算回路にフイードバツクされ、
該減算回路はまたインタポレータ入力を受信す
る。差は割られて所望の増分が形成され、該増分
はインタポレーシヨン期間中アキユミユレータ中
に保持された値に繰返し加算される。この装置で
は、アキユミユレータ中のオフセツトは各々のイ
ンタポレーシヨン期間の終了時点（このとき入力
および出力は強制的に追従される）において除去
される。この装置はまた自動初期化機能を有して
いる。何故ならば各動作サイクルの終了後、アキ
ユミユレータ中の残留誤差は除去されるからであ
る。
了時点において、インタポレータの出力は理想的
には出力サンプルの値に等しくなる。従つてアキ
ユミユレータ・ループ中に記憶されたインタポレ
ータの出力値は減算回路にフイードバツクされ、
該減算回路はまたインタポレータ入力を受信す
る。差は割られて所望の増分が形成され、該増分
はインタポレーシヨン期間中アキユミユレータ中
に保持された値に繰返し加算される。この装置で
は、アキユミユレータ中のオフセツトは各々のイ
ンタポレーシヨン期間の終了時点（このとき入力
および出力は強制的に追従される）において除去
される。この装置はまた自動初期化機能を有して
いる。何故ならば各動作サイクルの終了後、アキ
ユミユレータ中の残留誤差は除去されるからであ
る。
前述の特長および本発明の詳細および利点は添
付図面を参照して以下の詳細な記述を読むことに
より良く理解されよう。
付図面を参照して以下の詳細な記述を読むことに
より良く理解されよう。
ここで使用されるインタポレータは数学的には
周波数f0で生起する一連の入力サンプルXi（ｉ＝
０、１、２、…）および入力よりＮ倍速い速度で
生起する出力サンプル系列YNi+o（ｎ＝０、１、
２、…、Ｎ−１）によつて定義される。各々のイ
ンタポレートされた出力サンプル値は次式で与え
られる。
周波数f0で生起する一連の入力サンプルXi（ｉ＝
０、１、２、…）および入力よりＮ倍速い速度で
生起する出力サンプル系列YNi+o（ｎ＝０、１、
２、…、Ｎ−１）によつて定義される。各々のイ
ンタポレートされた出力サンプル値は次式で与え
られる。
YNi+o＝Xi＋ｎ／Ｎ（Xi+1−Xi） (1)
この式は各々の出力が先行の入力（Xi）と後続
の入力（Xi+1）の関数であり、先行する入力に対
する増分ｎ／Ｎ（Xi+1−Xi）は (a) 相続く入力の差（Xi+1−Xi）および (b) 出力サンプルが入力パルスXiおよびXi+1によ
つて規定される期間の開始時点（または終了時
点）にどの程度近接しているかを示す近接度因
子（ｎ／Ｎ）の積に比例していることを示してい る。
の入力（Xi+1）の関数であり、先行する入力に対
する増分ｎ／Ｎ（Xi+1−Xi）は (a) 相続く入力の差（Xi+1−Xi）および (b) 出力サンプルが入力パルスXiおよびXi+1によ
つて規定される期間の開始時点（または終了時
点）にどの程度近接しているかを示す近接度因
子（ｎ／Ｎ）の積に比例していることを示してい る。
式(1)は次のようにも書くことが出来る。
YNi+o＝（Ｎ−ｎ／Ｎ）Xi＋ｎ／Ｎ（Xi+1） (2)
この式は各々の出力が先行する入力と後続の出
力の関数であり、従属度は期間ｎ＝０、１、２、
…、Ｎ−１にわたつて直線的に変化することを表
わしている。事実因子Ｎ−ｎ／Ｎとｎ／Ｎの和は１であ り、従つて各々のインタポレータ出力はXiとXi+1
の加重平均となる。
力の関数であり、従属度は期間ｎ＝０、１、２、
…、Ｎ−１にわたつて直線的に変化することを表
わしている。事実因子Ｎ−ｎ／Ｎとｎ／Ｎの和は１であ り、従つて各々のインタポレータ出力はXiとXi+1
の加重平均となる。
線形インタポレーシヨンは第１図に図式的に示
されている。相続く入力サンプル１０１および１
０２は幅１／f0なるインタポレーシヨン期間を規
定し、この期間中にＮ−１個の新らしいサンプル
が挿入される。このようにして全部でＮ個の出力
サンプルが各々の出力系列を形成し、各出力サン
プルは互いに１／Nf0秒の間隔を有している。
（サンプル１０３，１０４、および１０５の如き）
挿入されたサンプルの値は入力サンプル１０１と
１０２の値XiおよびXi+1の間に形成された直線１
１０に沿つて配置されている。挿入されたサンプ
ル（例えばサンプル１０４）と初期サンプル１０
１の間の差は入力サンプルXiとXi+1の間の差１１
２に０〜１の間の値を乗じた大きさを有し、その
大きさは全挿入間隔１／f0に対する特定のサンプ
ル１０４の位置ｎ／Nf0によつて決まる。
されている。相続く入力サンプル１０１および１
０２は幅１／f0なるインタポレーシヨン期間を規
定し、この期間中にＮ−１個の新らしいサンプル
が挿入される。このようにして全部でＮ個の出力
サンプルが各々の出力系列を形成し、各出力サン
プルは互いに１／Nf0秒の間隔を有している。
（サンプル１０３，１０４、および１０５の如き）
挿入されたサンプルの値は入力サンプル１０１と
１０２の値XiおよびXi+1の間に形成された直線１
１０に沿つて配置されている。挿入されたサンプ
ル（例えばサンプル１０４）と初期サンプル１０
１の間の差は入力サンプルXiとXi+1の間の差１１
２に０〜１の間の値を乗じた大きさを有し、その
大きさは全挿入間隔１／f0に対する特定のサンプ
ル１０４の位置ｎ／Nf0によつて決まる。
線形インタポレーシヨンを実現する単純明快な
回路は式(1)を再帰的な形で書き直し、Xiのところ
にYNiを代入する（何故ならば両者の値は等しい
ので）ことにより得られる。即ち YNi+o＝YNi＋ｎ／Ｎ（Xi+1−Xi） (3) 式(3)は第２図に示す型の従来技術に従うインタ
ポレータにより実現される。ここで入力は入力サ
ンプル周波数f0をクロツクとする第１のレジスタ
２０１に加えられる。入力（Xi+1）と（出力レジ
スタから取り出された）先行する入力Xiの差は減
算回路２０２中で形成され、やはりf0をクロツク
とする第２のレジスタ２０３中に記憶される。こ
の差は増分１／Ｎ（Xi+1−Xi）を加算器２０５およ び第３のレジスタ２０６より成るアキユミユレー
タに供給する割算回路２０４においてＮで割られ
る。このレジスタは線路２０７上のタイミング・
パルスを介して所望の出力速度Nf0のクロツクが
加えられ、それによつて増分が累積値に繰返し加
算される。レジスタ２０６の出力はインタポレー
タの出力を形成し、該出力は加算器２０５の１つ
の入力にフイードバツクされ、それによつて後続
の増分が累積される。
回路は式(1)を再帰的な形で書き直し、Xiのところ
にYNiを代入する（何故ならば両者の値は等しい
ので）ことにより得られる。即ち YNi+o＝YNi＋ｎ／Ｎ（Xi+1−Xi） (3) 式(3)は第２図に示す型の従来技術に従うインタ
ポレータにより実現される。ここで入力は入力サ
ンプル周波数f0をクロツクとする第１のレジスタ
２０１に加えられる。入力（Xi+1）と（出力レジ
スタから取り出された）先行する入力Xiの差は減
算回路２０２中で形成され、やはりf0をクロツク
とする第２のレジスタ２０３中に記憶される。こ
の差は増分１／Ｎ（Xi+1−Xi）を加算器２０５およ び第３のレジスタ２０６より成るアキユミユレー
タに供給する割算回路２０４においてＮで割られ
る。このレジスタは線路２０７上のタイミング・
パルスを介して所望の出力速度Nf0のクロツクが
加えられ、それによつて増分が累積値に繰返し加
算される。レジスタ２０６の出力はインタポレー
タの出力を形成し、該出力は加算器２０５の１つ
の入力にフイードバツクされ、それによつて後続
の増分が累積される。
第２図のインタポレータは所望の結果を与える
が、レジスタ２０６および加算器２０５によつて
形成されるアキユミユレータ・ループ中で生じる
誤差はその中に無限に留まることになる。このた
め過剰誤差が累積され、特性に重大な影響を与え
ることがある。
が、レジスタ２０６および加算器２０５によつて
形成されるアキユミユレータ・ループ中で生じる
誤差はその中に無限に留まることになる。このた
め過剰誤差が累積され、特性に重大な影響を与え
ることがある。
この問題を回避するため、第３図に示す第２の
従来技術に従う方法が従来から使用されている。
ここで線路３０１上の入力は、乗算器３０３の第
１の入力に直接加えられると共に、レジスタ３０
２を介して入力周波数f0のクロツクが加えられて
いる乗算器３０４の第１の入力にも加えられる。
このようにして、乗算器３０４は乗算器３０３が
次の入力値Xi+1を受信すると同時に現在の入力値
Xiを受信する。
従来技術に従う方法が従来から使用されている。
ここで線路３０１上の入力は、乗算器３０３の第
１の入力に直接加えられると共に、レジスタ３０
２を介して入力周波数f0のクロツクが加えられて
いる乗算器３０４の第１の入力にも加えられる。
このようにして、乗算器３０４は乗算器３０３が
次の入力値Xi+1を受信すると同時に現在の入力値
Xiを受信する。
式(2)に従つて動作する第３図のインタポレータ
はXiにＮ−ｎ／Ｎを、Xi+1にｎ／Ｎを乗算するように設 計されている。これら係数は１対のカウンタ３０
５および３０６中で形成され、これらカウンタの
出力は乗算器３０３および３０４の第２の入力に
夫々加えられる。カウンタ３０５は各々のインタ
ポレーシヨン期間の開始時点で線路３１０上の
（速度f0なる）パルスによつて初期化、即ちクリ
アされ、その後線路３１１上にクロツク・パルス
Nf0が生起する毎に１／Ｎだけ増加される。線路
３１１上のクロツクはまた出力周波数Nf0で動作
する。乗算器３０３および３０４の出力は加算回
路３０７中で組合わされて線路３０８上に所望の
出力を発生する。
はXiにＮ−ｎ／Ｎを、Xi+1にｎ／Ｎを乗算するように設 計されている。これら係数は１対のカウンタ３０
５および３０６中で形成され、これらカウンタの
出力は乗算器３０３および３０４の第２の入力に
夫々加えられる。カウンタ３０５は各々のインタ
ポレーシヨン期間の開始時点で線路３１０上の
（速度f0なる）パルスによつて初期化、即ちクリ
アされ、その後線路３１１上にクロツク・パルス
Nf0が生起する毎に１／Ｎだけ増加される。線路
３１１上のクロツクはまた出力周波数Nf0で動作
する。乗算器３０３および３０４の出力は加算回
路３０７中で組合わされて線路３０８上に所望の
出力を発生する。
第３図のインタポレータはカウンタ３０５およ
び３０６の出力を整数値により増加または減少さ
せるようにし、その後で加算器３０７の出力をＮ
で割ることにより幾分簡単化できる。事実Ｎが２
の巾乗であると、割算は単にマルチビツト出力ワ
ードをシフトすることにより実現される。更に係
数は加算すると常に１になるから、１方のカウン
タは他方のカウンタからの係数値出力を１から減
算するよう作られた減算器で置き換えることが出
来る。
び３０６の出力を整数値により増加または減少さ
せるようにし、その後で加算器３０７の出力をＮ
で割ることにより幾分簡単化できる。事実Ｎが２
の巾乗であると、割算は単にマルチビツト出力ワ
ードをシフトすることにより実現される。更に係
数は加算すると常に１になるから、１方のカウン
タは他方のカウンタからの係数値出力を１から減
算するよう作られた減算器で置き換えることが出
来る。
以上の簡単化を行つても第３図のインタポレー
タは尚集積回路として実現するのは困難で高価で
ある。何故ならば乗算器３０３および３０４と関
連する多数の能動素子を必要とするからである。
タは尚集積回路として実現するのは困難で高価で
ある。何故ならば乗算器３０３および３０４と関
連する多数の能動素子を必要とするからである。
第４図に示す本発明に従つて構成されたインタ
ポレータは第２図の回路で生じるオフセツトの成
長の問題を回避し、第３図の回路で必要とされた
乗算器が不要である。この回路は（第２図の回路
で必要とされたレジスタ数より１つ少い）第１お
よび第２のレジスタ４０２および４０４と、１対
の加算器／減算器回路４０１および４０４と、Ｎ
が２の巾乗で、処理されているサンプル値がマル
チビツト・ワードであるときにはシフト回路とし
て実現されるＮで割る回路４０３より成る。
ポレータは第２図の回路で生じるオフセツトの成
長の問題を回避し、第３図の回路で必要とされた
乗算器が不要である。この回路は（第２図の回路
で必要とされたレジスタ数より１つ少い）第１お
よび第２のレジスタ４０２および４０４と、１対
の加算器／減算器回路４０１および４０４と、Ｎ
が２の巾乗で、処理されているサンプル値がマル
チビツト・ワードであるときにはシフト回路とし
て実現されるＮで割る回路４０３より成る。
第４図のインタポレータは式(3)が次のように書
き直せるという事実に基づいている。
き直せるという事実に基づいている。
YNi+o＝YNi＋ｎ／Ｎ（Xi+1−XNi） (4)
但しカツコ内のXiはYNiで置き換えられている。
この式は式(3)と同様再帰的であり、従つて加算器
４０４およびレジスタ４０５はアキユミユレータ
を形成する。残りの回路は先行するインタポレー
タ出力に加えられる増分を発生する。この新しい
値は次の増分が生じるまでレジスタ４０５中に記
憶される。アキユミユレータ中で使用されるフイ
ードバツクは線路４２０上のインタポレータ出力
を加算器回路４０４の１つの入力に接続すること
により実行される。ここで加算器回路４０４の出
力はレジスタ４０５の入力となる。レジスタ４０
５は図示しないクロツク源により発生された速度
Nf0なる線路４１０上のパルスをクロツクとす
る。
この式は式(3)と同様再帰的であり、従つて加算器
４０４およびレジスタ４０５はアキユミユレータ
を形成する。残りの回路は先行するインタポレー
タ出力に加えられる増分を発生する。この新しい
値は次の増分が生じるまでレジスタ４０５中に記
憶される。アキユミユレータ中で使用されるフイ
ードバツクは線路４２０上のインタポレータ出力
を加算器回路４０４の１つの入力に接続すること
により実行される。ここで加算器回路４０４の出
力はレジスタ４０５の入力となる。レジスタ４０
５は図示しないクロツク源により発生された速度
Nf0なる線路４１０上のパルスをクロツクとす
る。
アキユミユレータ・ループに加えられる増分は
減算回路４０１で線路４００上のインタポレータ
入力Xi+1と線路４２０上のインタポレータ出力の
差を形成することにより形成される。この差は新
らしい出力値が発生される毎に速度Nf0で変化す
る。しかし、減算器４０１の出力は各インタポレ
ーシヨン期間の終了時点においてのみレジスタ４
０２中に加えられるので、出力YNiが先行する入
力Xiを表わすものとして使用される。線路４１１
上に加えられる速度f0なるクロツク・パルスが生
起する毎にレジスタ４０２は新らしい差（Xi+1−
YNi）（これはXi+1−Xiに等しい）を記憶する。こ
の差に０〜１の間の適当な数値を乗じたものが割
算回路４０３を用いて提供される。この割算回路
はレジスタ４０２のマルチビツト出力を
（logN／log2）ビツト右にシフトするよう作られ
ている。回路４０３の出力は所望の増分であり、
これは加算器４０４の第２の入力に加えられる。
減算回路４０１で線路４００上のインタポレータ
入力Xi+1と線路４２０上のインタポレータ出力の
差を形成することにより形成される。この差は新
らしい出力値が発生される毎に速度Nf0で変化す
る。しかし、減算器４０１の出力は各インタポレ
ーシヨン期間の終了時点においてのみレジスタ４
０２中に加えられるので、出力YNiが先行する入
力Xiを表わすものとして使用される。線路４１１
上に加えられる速度f0なるクロツク・パルスが生
起する毎にレジスタ４０２は新らしい差（Xi+1−
YNi）（これはXi+1−Xiに等しい）を記憶する。こ
の差に０〜１の間の適当な数値を乗じたものが割
算回路４０３を用いて提供される。この割算回路
はレジスタ４０２のマルチビツト出力を
（logN／log2）ビツト右にシフトするよう作られ
ている。回路４０３の出力は所望の増分であり、
これは加算器４０４の第２の入力に加えられる。
第４図のインタポレータで使用されるタイミン
グは必要な場合には第５図に示すように多少変更
することが出来る。この回路もフイードバツク・
ループ内に接続された加算回路５０４とレジスタ
５０５より成るアキユミユレータを含んでいる。
線路５１０上にクロツク・パルスが生起する毎
に、増分が現在のアキユミユレータの内容に加算
され、その結果はレジスタ中に再び記憶される。
インタポレータの出力および増分を形成するため
にフイードバツクされた値は、第４図の場合には
レジスタ出力から取り出されていたのに対し、加
算器回路５０４の出力から取り出される。この装
置はインタポレータ出力をわずかに進ませる効果
を有している。何故ならばレジスタ５０５に対す
る入力はその出力を期間１／Nf0だけ進ませるか
らである。しかし、この効果は残りの回路に影響
を与えない。何故ならば減算器５０１により形成
された差は線路５１１上にf0なるクロツク・パル
スが生起したとき、１期間に１回の割合でレジス
タ５０２中に加えられる。前と同様、アキユミユ
レータ・ループに加えられた増分は減算器５０１
の出力を割算器５０３によりＮで割ることにより
形成される。
グは必要な場合には第５図に示すように多少変更
することが出来る。この回路もフイードバツク・
ループ内に接続された加算回路５０４とレジスタ
５０５より成るアキユミユレータを含んでいる。
線路５１０上にクロツク・パルスが生起する毎
に、増分が現在のアキユミユレータの内容に加算
され、その結果はレジスタ中に再び記憶される。
インタポレータの出力および増分を形成するため
にフイードバツクされた値は、第４図の場合には
レジスタ出力から取り出されていたのに対し、加
算器回路５０４の出力から取り出される。この装
置はインタポレータ出力をわずかに進ませる効果
を有している。何故ならばレジスタ５０５に対す
る入力はその出力を期間１／Nf0だけ進ませるか
らである。しかし、この効果は残りの回路に影響
を与えない。何故ならば減算器５０１により形成
された差は線路５１１上にf0なるクロツク・パル
スが生起したとき、１期間に１回の割合でレジス
タ５０２中に加えられる。前と同様、アキユミユ
レータ・ループに加えられた増分は減算器５０１
の出力を割算器５０３によりＮで割ることにより
形成される。
幾つかの所望の利点が本発明のユニークなイン
タポレータ装置の結果として生じる。まず第１に
アキユミユレータ中で生じるオフセツト即ち誤差
は自動的に除去される。何故ならば負帰還接続
（第４図の４５０、第５図の５５０）がアキユミ
ユレータとインタポレータ入力の間に存在するか
らである。アキユミユレータは初期化される必要
はない。何故ならば１期間の終了時点において誤
差は消散されるからである。
タポレータ装置の結果として生じる。まず第１に
アキユミユレータ中で生じるオフセツト即ち誤差
は自動的に除去される。何故ならば負帰還接続
（第４図の４５０、第５図の５５０）がアキユミ
ユレータとインタポレータ入力の間に存在するか
らである。アキユミユレータは初期化される必要
はない。何故ならば１期間の終了時点において誤
差は消散されるからである。
この自己補正能力について説明する。何らかの
理由でインタポレータ出力YNiが所望の値Xiから
誤差εだけ偏移したものとする。この偏移は減算
器４０１または５０１で負とされ、Ｎによつて割
られ、次のインタポレーシヨン期間にわたつてア
キユミユレータ・ループの内容とＮ回組合わされ
る。このようにして、インタポレーシヨン期間の
終了時点において、ε／ＮがＮ回先行する偏移から 減算され、誤差は相殺される。第４および５図の
回路は差信号Xo+i−Xiを挿間するよう動作するの
でなく、信号Xo+i−（Xi＋ε）上に処理を与える。
誤差があれば増分値はその誤差に影響され従つて
回路はそれ自体を修正するように動作する。第４
および５図の回路は第２図の従来技術の回路で必
要とされるより１つ少いレジスタを使用してお
り、乗算器は不要である。集積回路としての実現
も容易である。
理由でインタポレータ出力YNiが所望の値Xiから
誤差εだけ偏移したものとする。この偏移は減算
器４０１または５０１で負とされ、Ｎによつて割
られ、次のインタポレーシヨン期間にわたつてア
キユミユレータ・ループの内容とＮ回組合わされ
る。このようにして、インタポレーシヨン期間の
終了時点において、ε／ＮがＮ回先行する偏移から 減算され、誤差は相殺される。第４および５図の
回路は差信号Xo+i−Xiを挿間するよう動作するの
でなく、信号Xo+i−（Xi＋ε）上に処理を与える。
誤差があれば増分値はその誤差に影響され従つて
回路はそれ自体を修正するように動作する。第４
および５図の回路は第２図の従来技術の回路で必
要とされるより１つ少いレジスタを使用してお
り、乗算器は不要である。集積回路としての実現
も容易である。
32kHzの入力周波数および128kHz（Ｎ＝４）の
出力周波数に対し、第４または５図に示す型の線
形インタポレータのインパルス応答は矩形状をし
ており、そのｚ変換は次式で与えられる。
出力周波数に対し、第４または５図に示す型の線
形インタポレータのインパルス応答は矩形状をし
ており、そのｚ変換は次式で与えられる。
HI〔ｚ〕＝１／16［１−Z-4／１−Z-1］2 (5)
インタポレータの周波数応答は従つて次式で与
えられる。
えられる。
｜HI（ｆ／fI）｜＝｜sinc（4f／f1）／sinc（ｆ／f1）
｜2(6) 当業者にあつては特許請求の範囲で規定された
本発明の精神および範囲を逸脱することなくここ
で示した特定の実施例に変更に加え得ることを理
解されたい。
｜2(6) 当業者にあつては特許請求の範囲で規定された
本発明の精神および範囲を逸脱することなくここ
で示した特定の実施例に変更に加え得ることを理
解されたい。
以上要約すると次の通りである。
インタポレータはインタポレータ入力４００と
出力４２０の差をインタポレーシヨン期間中の所
望の出力サンプル数を表わす数Ｎで割る４０３こ
とによつて各インタポレーシヨン期間に対する増
分を形成するよう作られている。各インタポレー
シヨン期間中、前記増分は次の出力を形成するべ
く各々の出力に繰返し加算４０４される。
出力４２０の差をインタポレーシヨン期間中の所
望の出力サンプル数を表わす数Ｎで割る４０３こ
とによつて各インタポレーシヨン期間に対する増
分を形成するよう作られている。各インタポレー
シヨン期間中、前記増分は次の出力を形成するべ
く各々の出力に繰返し加算４０４される。
第１図は本発明により実行される線形インタポ
レーシヨンを図式的に示す図、第２図は従来技術
に従うインタポレータ回路のブロツク図、第３図
は他の従来技術に従うインタポレータ回路を示す
図、第４図は本発明に従つて構成されたインタポ
レータのブロツク図、第５図は本発明に従うイン
タポレータ回路の他の実施例を示す図である。 〔主要部分の符号の説明〕、増分を形成する第
１の回路……４０２，４０３、次の出力サンプル
を形成する第２の回路……４０４，４０５、減算
回路……４０１、レジスタ……４０５、加算器…
…４０４、加える回路……４１０、割算回路……
４０３。
レーシヨンを図式的に示す図、第２図は従来技術
に従うインタポレータ回路のブロツク図、第３図
は他の従来技術に従うインタポレータ回路を示す
図、第４図は本発明に従つて構成されたインタポ
レータのブロツク図、第５図は本発明に従うイン
タポレータ回路の他の実施例を示す図である。 〔主要部分の符号の説明〕、増分を形成する第
１の回路……４０２，４０３、次の出力サンプル
を形成する第２の回路……４０４，４０５、減算
回路……４０１、レジスタ……４０５、加算器…
…４０４、加える回路……４１０、割算回路……
４０３。
Claims (1)
- 【特許請求の範囲】 １ 相続く入力サンプルの値からインターポレー
トされた値を有する出力サンプル列であつて、入
力サンプル列のＮ倍の個数の出力サンプル列を発
生する装置において、 入力サンプル値（Xi+1）と該入力サンプル値の
１つ前の入力サンプル値に対応した出力サンプル
値（YNi）との差の１／Ｎの信号を発生する回路
（例えば４０１，４０２，４０３，４５０，５０
１，５０２，５０３，５５０）、及び 出力サンプル値の１つ前の出力サンプル値と該
差の１／Ｎの信号とを加算して現在の出力サンプ
ル値を発生する回路（例えば４０４，４０５，４
１０，５０４，５０５，５１０）とからなる装
置。 ２ 特許請求の範囲第１項記載の装置において、 前記第１の回路は速度f0なる相続くクロツク・
パルスによつて規定される各々のインターポレー
シヨン期間の開始時点において前記差を受信する
レジスタを含むことを特徴とする出力サンプルを
発生する装置。 ３ 特許請求の範囲第１項記載の装置において、 前記差は、マルチビツト・ワードであり、前記
第１の回路はシフト回路を含むことを特徴とする
出力サンプルを発生する装置。 ４ 特許請求の範囲第１項記載の装置において、 前記第２の回路は、 レジスタ、 レジスタの内容を増分的に１つに加算する加算
器、及び Ｎを整数としてNf0なる速度のクロツク・パル
スに応動して加算器からの和出力を該レジスタに
印加する回路を含むことを特徴とする出力サンプ
ルを発生する装置。 ５ 特許請求の範囲第１項記載の装置において、 前記第１の回路は前記差を整数Ｎで割る割算回
路を含むことを特徴とする複数個の出力サンプル
を発生する装置。 ６ 相続く入力サンプルの値からインターポレー
トされた値を有する出力サンプル列であつて、入
力サンプル列のＮ倍の個数の出力サンプル列を発
生する方法において、 入力サンプル値（Xi+1）と該入力サンプル値の
１つ前の入力サンプル値に対応した出力サンプル
値（YNi）との差の１／Ｎの信号を発生し、及び 出力サンプル値の１つ前の出力サンプル値と該
差の１／Ｎの信号とを加算して現在の出力サンプ
ル値を発生することからなる方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/158,246 US4313173A (en) | 1980-06-10 | 1980-06-10 | Linear interpolator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5726941A JPS5726941A (en) | 1982-02-13 |
| JPS6354264B2 true JPS6354264B2 (ja) | 1988-10-27 |
Family
ID=22567262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8831681A Granted JPS5726941A (en) | 1980-06-10 | 1981-06-10 | Device and method for generating plural output samples |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US4313173A (ja) |
| JP (1) | JPS5726941A (ja) |
| BE (1) | BE889124A (ja) |
| CA (1) | CA1152220A (ja) |
| DE (1) | DE3121972A1 (ja) |
| FR (1) | FR2484172A1 (ja) |
| GB (1) | GB2078406B (ja) |
| IT (1) | IT1139354B (ja) |
| NL (1) | NL189061B (ja) |
| SE (1) | SE442685B (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4412339A (en) * | 1981-09-24 | 1983-10-25 | Advanced Micro Devices, Inc. | Zero-crossing interpolator to reduce isochronous distortion in a digital FSK modem |
| JPS58177383A (ja) * | 1982-04-12 | 1983-10-18 | Hitachi Ltd | エンドレスカウント方法およびその装置 |
| DE3335924A1 (de) * | 1983-10-03 | 1985-04-18 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und einrichtung zur steuerung eines schrittmotors |
| DE3484314D1 (de) * | 1984-11-16 | 1991-04-25 | Itt Ind Gmbh Deutsche | Interpolator fuer digitalsignale. |
| US4694414A (en) * | 1984-12-19 | 1987-09-15 | Rca Corporation | Digital delay interpolation filter with amplitude and phase compensation |
| US4757465A (en) * | 1985-03-11 | 1988-07-12 | Harris Corporation | Digital interpolator for selectively providing linear interpolation between successive digital data words |
| IT1187446B (it) * | 1985-06-18 | 1987-12-23 | Consiglio Nazionale Ricerche | Dispositivo per separare il segnale dal rumore e dal contributo di fondo,particolarmente per strumenti elettrochimici computerizzati |
| GB8519579D0 (en) * | 1985-08-03 | 1985-09-11 | Apsley Metals Ltd | Pneumatic tyres |
| FR2594612B1 (fr) * | 1986-02-14 | 1991-05-31 | Labo Electronique Physique | Circuit de decodage d'echantillons numeriques en micd |
| US5167018A (en) * | 1986-09-24 | 1992-11-24 | Daikin Industries, Ltd. | Polygon-filling apparatus |
| JP2592810B2 (ja) * | 1986-09-30 | 1997-03-19 | 株式会社東芝 | サンプルレート変換回路 |
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| JPH0680966B2 (ja) | 1987-11-02 | 1994-10-12 | 国際電気株式会社 | 指向性アンテナの切替回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1980
- 1980-06-10 US US06/158,246 patent/US4313173A/en not_active Expired - Lifetime
-
1981
- 1981-05-22 CA CA000378154A patent/CA1152220A/en not_active Expired
- 1981-06-03 DE DE19813121972 patent/DE3121972A1/de active Granted
- 1981-06-04 SE SE8103527A patent/SE442685B/sv not_active IP Right Cessation
- 1981-06-05 GB GB8117364A patent/GB2078406B/en not_active Expired
- 1981-06-05 BE BE0/205022A patent/BE889124A/fr not_active IP Right Cessation
- 1981-06-05 FR FR8111159A patent/FR2484172A1/fr active Granted
- 1981-06-05 IT IT22171/81A patent/IT1139354B/it active
- 1981-06-09 NL NLAANVRAGE8102781,A patent/NL189061B/xx not_active IP Right Cessation
- 1981-06-10 JP JP8831681A patent/JPS5726941A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4834659A (ja) * | 1971-09-07 | 1973-05-21 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3121972A1 (de) | 1982-02-25 |
| SE442685B (sv) | 1986-01-20 |
| FR2484172A1 (fr) | 1981-12-11 |
| CA1152220A (en) | 1983-08-16 |
| JPS5726941A (en) | 1982-02-13 |
| GB2078406A (en) | 1982-01-06 |
| FR2484172B1 (ja) | 1984-10-26 |
| BE889124A (fr) | 1981-10-01 |
| NL8102781A (nl) | 1982-01-04 |
| SE8103527L (sv) | 1981-12-11 |
| IT8122171A0 (it) | 1981-06-05 |
| US4313173A (en) | 1982-01-26 |
| DE3121972C2 (ja) | 1987-05-27 |
| NL189061B (nl) | 1992-07-16 |
| GB2078406B (en) | 1984-03-07 |
| IT1139354B (it) | 1986-09-24 |
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