JP2006511119A - デジタルサンプリング周波数変換器 - Google Patents

Abstract

本発明は、入力デジタル信号を出力デジタル信号に変換するための変換器に関する。前記変換器は、特に、入力デジタル信号または出力デジタル信号のサンプルを含むことができるシフトレジスタの組を備えている。また、変換器は、前記シフトレジスタの組に対してシフト信号（４）を供給することができる演算ユニットを備えている。前記演算ユニットは、変換率の値またはその逆数の値を含むことができる第１の記憶装置（５１）であって、記憶された値が０〜１となるようにする第１の記憶装置（５１）を備えている。また、演算ユニットは、サイクル時間ｉ＋１（ｉは整数）において未来の信号（８）を含むことができる第２の記憶装置（５２）であって、前記未来の信号（８）が、サイクル時間ｉにおいて第２の記憶装置内に含まれる現在の信号（７）と第１の記憶装置の内容との合計に等しい、第２の記憶装置（５２）を備えている。この場合、シフト信号は、現在の信号の最上位ビット（７１）と未来の信号の最上位ビット（８１）との間での排他的ＯＲ機能（５４）によって生じる。

Description

本発明は、入力デジタル信号を出力デジタル信号に変換するための変換器であって、入力デジタル信号または出力デジタル信号のサンプルを含むことができるシフトレジスタの組を備える変換器に関する。

また、本発明は、入力デジタル信号を出力デジタル信号に変換する方法に関する。

本発明は、特にデジタルテレビ受信器において、例えば画像フォーマットの変換において、その用途を見出す。

多くのビデオシステムにおいては、度々、受信装置によって必要とされる画像フォーマットにしたがってデジタル信号を第１のサンプリング周波数から第２のサンプリング周波数へ変換する必要がある。この変換により、前記画像のアップサンプリングまたはダウンサンプリングに対応するオリジナル画像の拡大または縮小が行なわれる。

そのような変換は、多相構造を有する有限インパルス応答フィルタＦＩＲによって実施することができる。カナダ特許第２，１４４，１１１号は、そのようなフィルタを使用する変換方法について記載している。「多相」という用語は、入力デジタル信号のサンプルと出力デジタル信号のサンプルとの間の位相差の周期的な表示を示している。これらの位相差は、ズーム係数の逆数にしたがって計算される。ズーム係数は、出力信号のサンプル数と入力信号のサンプル数との間の比率を表わしている。多相フィルタは、画像の拡大においては、すなわち、ズーム係数が１よりも大きい場合には、直接モードで機能し、また、画像の縮小においては、すなわち、ズーム係数が１未満である場合には、転置モードで機能する。

従来の多相フィルタは、周波数ｆ１でサンプリングされた入力デジタル信号および一組のフィルタ係数から周波数ｆ２でサンプリングされた出力デジタル信号を供給することができる重畳器を備えている。メモリは、各位相差ｎ個のフィルタ係数から成る組と関連している。重畳器は、多相フィルタの直接動作モードで入力信号のサンプルを一時的に記憶し或いは多相フィルタの転置動作モードで出力信号のサンプルを一時的に記憶するためのシフトレジスタを備えている。演算手段は、一方で位相差を計算し、他方でシフトレジスタのシフト信号を計算する。

この種の多相フィルタは、具体的には、第１に、一組当たりの所定数ｎのフィルタ係数のために設計され、第２に、直接動作モードまたは転置動作モードのために設計される。シフト信号は、ズーム係数の逆数の連続するインクリメントによって計算され、この計算は、所定の多相フィルタに専用の演算ユニットによって行なわれる。その結果、前記演算ユニットは、特にこの多相フィルタのために設計され、他の多相フィルタのために使用することができない。

本発明の目的は、導入段落に記載された変換方法および装置であって、様々な数ｎのフィルタ係数において、また、直接動作モードおよび転置動作モードにおいて、１つのシフト信号を生成することができる変換方法および装置を提案することである。

この目的のため、本発明に係る変換装置は、レジスタの組に対してシフト信号を供給することができる演算ユニットを備え、前記演算ユニットは、変換率の値またはその逆数の値を含むことができる第１の記憶装置であって、記憶された値が０〜１となるようにする第１の記憶装置と、サイクル時間ｉ＋１（ｉは整数）において未来の信号を含むことができる第２の記憶装置であって、前記未来の信号が、サイクル時間ｉにおいて前記第２の記憶装置内に含まれる現在の信号と前記第１の記憶装置の内容との合計に等しい、第２の記憶装置とを備え、前記シフト信号は、前記現在の信号の最上位ビットと前記未来の信号の最上位ビットとの間での排他的ＯＲ機能によって生じることを特徴とする。

したがって、演算ユニットが作動されると、各サイクル時間において、第１の記憶装置内に含まれた値により第２の記憶装置がインクリメントされ或いはデクリメントされる。その後、シフト信号は、サイクル時間ｉ＋１におけるサンプルの位置の整数部分とサイクル時間ｉにおけるサンプルの位置の整数部分との間での排他的ＯＲによってもたらされる。このことは、桁上げが行なわれる（キャリーが供給される）度に、すなわち、現在の信号または未来の信号の整数部分が１に等しくなる度に、シフト信号がそのハイレベルになることを意味している。

したがって、演算ユニットには１つの書き込みが必要である。また、前記演算ユニットは、多相フィルタから独立しているとともに、そのフィルタ係数の数ｎが何であろうとも或いはその動作モードが何であろうとも、任意のタイプの多相フィルタによって使用することができる。また、詳細な説明から分かるように、この演算ユニットによって供給されるシフト信号を同期させるためには、幾つかの信号だけが必要である。

図面に示される実施形態を参照しながら、本発明について更に説明するが、本発明はこれらの実施形態に限定されない。

本発明は、入力デジタル信号を出力デジタル信号に変換する変換器であって、多相構造で使用されるフィルタを備えた変換器に関する。変換器は、ビデオデータフォーマット変換、ピクセルタイプのサンプルを含むデジタル信号の場合において開発されてきたが、例えば音声データ等の他のタイプのデータに対しても依然として適用できる。ビデオデータの場合、フィルタ処理されるピクセル値は、例えば輝度データおよびクロミナンスデータである。

それぞれが直接機能モードおよび転置機能モードである図１および図３を参照しながら、多相フィルタの機能について説明する。多相フィルタは、重畳器（１２，１４）とメモリ（１１，１３）とを備えている。メモリ（１１，１３）は、出力デジタル信号のピクセルと入力デジタル信号のピクセルとの間の位相差（３）によってとられる各値における一組のフィルタ係数を含んでいる。

直接機能モードにおいて、重畳器（１２）は２つのシフトレジスタ（１２１，１２２）を備えている。これらのシフトレジスタは、シフト信号（４）によってアクティブにされると、入力信号（１）のピクセルをシフトする（ずらす）ことができる。また、重畳器は加算装置ＳＵＭ（１２５）を備えている。この加算装置ＳＵＭは、乗算器（１２３，１２４）からくる積を加算して、出力信号（２）のピクセルを供給することができる。また、乗算器は、入力信号のピクセル値と所定の位相差（３）においてそれに対応するフィルタ係数との積を行なう。

図２は、直接モードにおける多相フィルタの機能を示している。この場合、ズーム係数は８／５であり、したがって、入力デジタル信号の周波数ｆ１に対する出力デジタル信号の周波数ｆ２の比率８／５に対応している。また、この場合、一組当たりのフィルタ係数の数ｎは２に等しい。

時間ｔにおいては、位相差（３）が０であり、シフト信号（４）が１である。第１のシフトレジスタ（１２１）および第２のシフトレジスタ（１２２）は、シフト後に、第２の入力ピクセル値ｉｐ２および第１の入力ピクセル値ｉｐ１をそれぞれ含んでいる。フィルタ係数はそれぞれ０および１である。結果として、出力信号（２）の第１のピクセル値ｏｐ１は、入力信号（１）の第１のピクセル値ｉｐ１と等しい。

逆ズーム係数は０．６２５すなわち５／８に等しい。したがって、次のサイクル時間ｔ＋１において、インクリメント後の位相差は５／８であり、シフト信号は０である。そのため、第１および第２のシフトレジスタは、第２の入力ピクセル値ｉｐ２および第１の入力ピクセル値ｉｐ１をそれぞれ常に含んでいる。結果として、第２の出力信号値ｏｐ２は、入力ピクセル値ｉｐ１，ｉｐ２と位相差５／８に対応する２つのフィルタ係数との積の合計に等しい。

ズーム係数の新たなインクリメント後の次のサイクル時間ｔ＋２において、入力ピクセルのグリッド内における第２の出力ピクセルｏｐ２の位置は、１に等しい整数部分と、１／４に等しい分数部分とを有している。これらの整数部分および分数部分は、１に等しいシフト信号と、１／４に等しい位相差とに対応している。したがって、第１および第２のシフトレジスタは、シフト後に、第３の入力ピクセル値ｉｐ３および第２の入力ピクセル値ｉｐ２をそれぞれ含んでいる。結果として、第３の出力ピクセル値ｏｐ３は、入力ピクセル値ｉｐ２，ｉｐ３と位相差１／４に対応する２つのフィルタ係数との積の合計に等しい。

演算を繰り返すことにより、｛０，５／８，１／４，７／８，１／２，１／８，３／４，３／８｝に等しい８個の周期的な一連の位相差と、５個の入力ピクセルにおける８個の出力ピクセルとが得られる。

直接機能モードにおいては、言うまでもなく、入力ピクセルが寄与しなければならない全ての出力ピクセルに対して入力ピクセルが寄与し終えた時には常に、シフト信号がアクティブにされる。

図３に示された転置機能モードにおいて、重畳器（１４）は、メモリ（１３）からくるフィルタ係数と入力デジタル信号の現在のピクセルとの積を行なうことができる２つの乗算器（１４１，１４２）を備えている。第１の乗算器（１４１）は第１のシフトレジスタ（１４３）に接続されている。加算器（１４５）は、第１のシフトレジスタおよび第２の乗算器（１４２）からくる値の合計を行なうことができるとともに、出力デジタル信号（２）のピクセル値を供給する。この出力デジタル信号（２）のピクセル値は、第２のシフトレジスタ（１４４）内に一時的に記憶される。シフトレジスタは、シフト信号（４）によってアクティブにすることができる。

図４は、転置モードにおける多相フィルタの機能を示している。この場合、ズーム係数は５／８であり、したがって、入力デジタル信号の周波数ｆ１に対する出力デジタル信号の周波数ｆ２の比率５／８に対応している。また、この場合、一組当たりのフィルタ係数の数ｎは２に等しい。

転置機能モードは、シフト信号を生成するために入力ピクセルのグリッド内における出力ピクセルの位置を使用できないという事実を明らかにしている。したがって、その解決策は、直接機能モードの場合のように逆ズーム係数ではなくズーム係数をインクリメントし又はデクリメントすることから成る。

そのため、時間ｔにおいては、位相差（３）が０であり、シフト信号（４）が１である。第２のシフトレジスタ（１４４）は、シフト後に、第１の入力ピクセル値ｉｐ１と１に等しいフィルタ係数との積の値を含んでいる。その結果、第１の出力ピクセル値ｏｐ１は、第１の入力ピクセル値ｉｐ１と等しくなる。

ズーム係数は０．６２５すなわち５／８に等しい。したがって、次のサイクル時間ｔ＋１において、インクリメント後の位相差は５／８であり、シフト信号は０である。この時、第１のシフトレジスタ（１４３）は、第２の入力ピクセル値ｉｐ２と位相差５／８に対応するフィルタ係数との積を含んでいる。

ズーム係数の新たなインクリメント後の次のサイクル時間ｔ＋２において、出力ピクセルのグリッド内における第３の入力ピクセルｉｐ３の位置は、１に等しい整数部分と、１／４に等しい分数部分とを有している。これらの整数部分および分数部分は、１に等しいシフト信号と、１／４に等しい位相差とに対応している。第１のシフトレジスタの内容は、シフトされるとともに、第３の入力ピクセル値ｉｐ３と位相差１／４に対応するフィルタ係数との積に対して加えられ、その後、第２のシフトレジスタ内に記憶される。この場合、第２の出力ピクセル値ｏｐ２は、第２のシフトレジスタの内容に等しい。

演算を繰り返すことにより、｛０，５／８，１／４，７／８，１／２，１／８，３／４，３／８｝に等しい８個の周期的な一連の位相差と、８個の入力ピクセルにおける５個の出力ピクセルとが得られる。

図５は、１つのシフト信号をシフトレジスタの組に対して供給できる本発明に係る演算ユニットを示している。

また、前記演算ユニットは、第１の記憶装置と、変換率を受けることができるｋ個のシフトレジスタから成る第１の組（５１）とを備えている。前記変換率の値あるいは前記変換率の逆数の値は０〜１である。

前記演算ユニットは、第２の記憶装置と、ｋ個のシフトレジスタから成る第２の組（５２）とを備えている。ｋ個のシフトレジスタから成る第２の組（５２）は、例えば、直接モードにおいては、入力信号のサンプルのグリッド内における出力信号のピクセルの位置を含むことができるとともに、転置モードにおいては、入力信号のサンプルのグリッドを有する出力信号のピクセルの位置を含むことができる。第２の記憶装置の内容の値は０〜２である。

演算ユニットは加算器（５３）を備えており、この加算器（５３）は、ユニットがインクリメントモードで機能しているか或いはデクリメントモードで機能しているかどうかに応じて、シフトレジスタから成る第２の組（５２）の内容に対するシフトレジスタから成る第１の組（５１）の内容の合計、加算、または、減算を行なうことができる。一例として、レジスタから成る組の内容は、ｋ＝２４ビットで表わされる。ビットｋ−１＝２３は、ピクセルの位置の整数部分を表わしており、ビット０〜ｋ−２＝２２は、前記位置の分数部分を表わしている。

また、演算ユニットは、ｋ個のシフトレジスタから成る第２の組を初期化するためのマルチプレクサ（５５）を備えている。このマルチプレクサは、その入力として、加算器（５３）の出力と、初期化信号（５６）と、選択信号（５７）とを有している。選択信号（５７）は、入力信号の処理の開始時、例えば画像の処理の開始時に初期化信号を選択し、その後、加算器からくる信号を選択する。選択信号の値は、デクリメントの場合にはほぼ１未満であり、例えばｋ＝２４の場合には例えば７ＦＦＦＦＦであり、また、インクリメントの場合には０．０である。

最後に、演算ユニットは回路（５４）を備えており、この回路（５４）は、サイクル時間ｉにおけるレジスタの第２の組（５２）の内容の整数部分とサイクル時間ｉ＋１におけるレジスタの第２の組（５２）の内容の分数部分との間で、排他的ＯＲ関数（機能）を実行する。このことは、桁上げが行なわれる度に、すなわち、１に等しい整数部分が加算器（５３）によって供給される度に、シフト信号がそのハイレベル状態になることを意味している。

図６は、シフト信号演算ユニットの機能を示す状態図である。この図は、アイドル状態ＩＤＬＥと、初期化状態ＩＮＩＴと、選択された機能モードにしたがってズーム係数またはその逆数に関与するローディング状態ＬＯＡＤと、実行状態ＲＵＮとを含んでいる。

演算ユニットは、演算がない場合には、アイドル状態を維持する（Ａ１）。アイドル状態は、フィルタ係数の新たな数ｎを考慮に入れることができる（Ａ２）。また、アイドル状態は、新たなズーム係数またはその逆数を考慮することもできる（Ａ３）。

初期化状態は、値７ＦＦＦＦＦをシフトレジスタの第２の組（５２）にロードするため、フィルタの転置機能モードが選択された際にアクティブになる。初期化状態は、この機能モードにしたがった処理の最後にアイドル状態に戻る（Ａ５）。初期化状態は、フィルタ係数の数が２よりも大きくなると、再びアクティブにされる（Ａ６）。

状態ＩＮＩＴは、直接機能モードが選択されるとアクティブにされる（Ａ７）。状態図が実行状態にあると、各サイクル時間においてシフトレジスタの第２の組がインクリメントされ或いはデクリメントされる（Ａ９）。この機能モードにしたがった処理の最後に、演算ユニットはアイドル状態に戻る（Ａ８）。

最後に、本発明は、画像フォーマットを修正する本発明に係る変換機を備えたデジタルテレビ受信器に関するものである。前記修正は、例えば４／３フォーマットから１６／９フォーマットへとフォーマットを変更することができ、あるいは、画像解像度を微調整することができる。

本文中の丸括弧内の参照符号は、限定的に解釈されるべきではない。また、動詞「備える（含む）」及びその活用形は、広く解釈されなければならず、すなわち、動詞の後に記載されるもの以外の要素またはステップの存在を排除しないことはもとより、前記動詞の後に既に記載され且つ「ａ（１つの）」「ａｎ（１つの）」「ｏｎｅ（１つの）」といった用語が先行する要素またはステップが複数存在することも排除しない。

２係数多相フィルタの直接動作モードを表わす図である。 直接モードにおける位相差およびシフト信号の決定を示している。 ２係数多相フィルタの転置動作モードを表わす図である。 転置モードにおける位相差およびシフト信号の決定を示している。 シフト信号を演算するための本発明に係るユニットを示す図である。 前記演算ユニットの機能を示す状態図である。

Claims (6)

1. 入力デジタル信号を出力デジタル信号に変換するための変換器であって、
   前記入力デジタル信号または前記出力デジタル信号のサンプルを含むことができるシフトレジスタの組と、
   前記シフトレジスタの組に対してシフト信号を供給することができる演算ユニットと、
   を備え、
   前記演算ユニットは、
   変換率の値またはその逆数の値を含むことができる第１の記憶装置であって、記憶された値が０〜１となるようにする第１の記憶装置と、
   サイクル時間ｉ＋１（ｉは整数）において未来の信号を含むことができる第２の記憶装置であって、前記未来の信号が、サイクル時間ｉにおいて前記第２の記憶装置内に含まれる現在の信号と前記第１の記憶装置の内容との合計に等しい、第２の記憶装置と、
   を備え、
   前記シフト信号は、前記現在の信号の最上位ビットと前記未来の信号の最上位ビットとの間での排他的ＯＲ機能によって生じる、変換器。
2. 入力デジタル信号を出力デジタル信号に変換するための変換器のシフトレジスタの組に対してシフト信号を供給することができる演算ユニットであって、
   変換率の値またはその逆数の値を含むことができる第１の記憶装置であって、記憶された値が０〜１となるようにする第１の記憶装置と、
   サイクル時間ｉ＋１（ｉは整数）において未来の信号を含むことができる第２の記憶装置であって、前記未来の信号が、サイクル時間ｉにおいて前記第２の記憶装置内に含まれる現在の信号と前記第１の記憶装置の内容との合計に等しい、第２の記憶装置と、
   を備え、
   前記シフト信号は、前記現在の信号の最上位ビットと前記未来の信号の最上位ビットとの間での排他的ＯＲ機能によって生じる、演算ユニット。
3. 前記入力デジタル信号の処理の開始時に初期化信号を前記第２の記憶装置内にロードすることができる初期化回路を備えている、請求項２に記載の演算ユニット。
4. 請求項１に記載された変換器を備える、デジタルテレビ受信器。
5. 入力デジタル信号を出力デジタル信号に変換する方法であって、シフト信号をシフトレジスタの組に対して供給することができる演算ステップを含む方法において、
   前記演算ステップは、
   変換率の値またはその逆数の値を記憶するサブステップであって、記憶された値が０〜１となるようにするサブステップと、
   未来の信号によって生じる、初期化信号と当初において等しい現在の信号への既に記憶された値の加算、または、初期化信号と当初において等しい現在の信号からの既に記憶された値の減算を行なうサブステップと、
   前記現在の信号の最上位ビットと前記未来の信号の最上位ビットとの間で排他的ＯＲ関数を実行するサブステップと、
   を含む方法。
6. プロセッサによって実行される際に請求項５に記載された信号変換方法を実施することができる、コンピュータプログラム。

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