KR20050084345A - 변환기, 디지털 텔레비전 수신기, 변환 방법 및 컴퓨터프로그램 - Google Patents

변환기, 디지털 텔레비전 수신기, 변환 방법 및 컴퓨터프로그램 Download PDF

Info

Publication number
KR20050084345A
KR20050084345A KR1020057011096A KR20057011096A KR20050084345A KR 20050084345 A KR20050084345 A KR 20050084345A KR 1020057011096 A KR1020057011096 A KR 1020057011096A KR 20057011096 A KR20057011096 A KR 20057011096A KR 20050084345 A KR20050084345 A KR 20050084345A
Authority
KR
South Korea
Prior art keywords
signal
shift
value
digital signal
significant bit
Prior art date
Application number
KR1020057011096A
Other languages
English (en)
Inventor
로렝 파스쿠이에르
마르크 두란톤
킨 자오
Original Assignee
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닌클리즈케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Publication of KR20050084345A publication Critical patent/KR20050084345A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0248—Filters characterised by a particular frequency response or filtering method
    • H03H17/0264—Filter sets with mutual related characteristics
    • H03H17/0273—Polyphase filters
    • H03H17/0275—Polyphase filters comprising non-recursive filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/06—Non-recursive filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/06—Non-recursive filters
    • H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
    • H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
    • H03H17/0685—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being rational
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0294—Variable filters; Programmable filters

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Image Processing (AREA)
  • Television Systems (AREA)
  • Complex Calculations (AREA)
  • Analogue/Digital Conversion (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

본 발명은 입력 디지털 신호를 출력 디지털 신호로 변환하는 변환기에 관한 것이다. 이러한 변환기는 상세하게는 입력 또는 출력 디지털 신호의 샘플을 포함할 수 있는 시프트 레지스터의 세트를 포함한다. 이는 또한 레지스터의 세트에 시프트 신호(4)를 제공할 수 있는 계산 장치를 포함한다. 이 계산 장치는 저장되는 값이 0과 1 사이가 되도록, 전환 비율의 값 또는 그 역수의 값을 포함할 수 있는 제 1 저장 장치(51)를 포함한다. 이는 또한 사이클 시간 i의 자신이 포함하고 있는 현재 신호(7)와 제 1 저장 장치의 컨텐츠의 합과 동일한 미래 신호(8)를 사이클 시간 i+1에 - i는 정수임 - 포함할 수 있는 제 2 저장 장치(52)를 포함한다. 시프트 신호는 현재 신호(71)의 최상위 비트와 미래 신호(81)의 최상위 비트 사이의 배타적 OR 함수(54)로부터 생성된다.

Description

변환기, 디지털 텔레비전 수신기, 변환 방법 및 컴퓨터 프로그램{DIGITAL SAMPLING FREQUENCY CONVERTER}
본 발명은 입력 디지털 신호를 출력 신호로 변환하는 변환기에 관한 것으로, 이 변환기는 입력 또는 출력 디지털 신호의 샘플을 포함할 수 있는 시프트 레지스터의 세트를 포함한다.
본 발명은 또한 입력 디지털 신호를 출력 디지털 신호로 변환하는 방법에 관한 것이다.
디지털 텔레비젼 수신기에서의 예컨대, 이미지 포맷 변환에서 그 응용예를 찾을 수 있다.
많은 비디오 시스템에서, 수신 장치가 요구하는 이미지 포맷에 맞게, 제 1 샘플링 주파수로부터 제 2 샘플링 주파수로 디지털 신호를 변환할 필요가 있다. 이러한 변환은 이미지의 업샘플링 또는 다운 샘플링에 대응해서, 원래의 이미지를 확대시키거나 축소시킨다.
이러한 변환은 다상구조를 가진 FIR(Finite Impulse Response) 필터를 사용해서 구현될 수 있다. 캐나다 특허 제 2,144,111 호에는 이러한 필터를 사용한 종래의 방법이 개시되어 있다. 다상이라는 용어는 입력 디지털 신호의 샘플과 출력 디지털 신호의 샘플 사이의 위상 차의 주기적인 표현(a periodic representation)을 가리킨다. 이들 위상차는 배율(a zoom factor)의 역수에 따라서 계산되며, 이 줌 팩터는 출력 신호의 샘플 수와 입력 신호의 샘플 수 사이의 비율을 나타낸다. 다상 필터는 이미지를 확대하는 경우에는 즉, 배율이 1이상인 경우에는 직접 모드로 기능하고, 이미지를 축소하기 위해서는 즉, 배율이 1이하인 경우에는 변환 모드로 기능한다.
종래의 다상 필터는 주파수(f1)에서 샘플링된 입력 디지털 신호로부터 주파수(f2)에서 샘플링된 출력 디지털 신호 및 필터링 계수의 세트를 공급할 수 있는 컨볼루터(convoluter)를 포함한다. 메모리는 n개의 필터링 계수의 세트와 각각의 가능한 위상 차를 연결시킨다. 컨볼루터는 다상 필터의 직접 연산 모드에서의 입력 신호의 샘플 또는 변환 모드에서의 출력 신호의 샘플을 일시적으로 저장할 시프트 레지스터를 포함한다. 계산 수단이 한편으로는 위상차를 계산하고, 다른 한편으로는 시프트 레지스터의 시프트 신호를 계산한다.
이러한 타입의 당상 필터는 특히 우선 세트당 미리 정해진 필터링 계수의 수 n에 대해서 설계되고, 두번째로 직접 혹은 변환 연산 모드에 대해서 설계된다. 시프트 신호는 줌 팩터의 역수의 연속 증가(successive incrementation)에 의해 계산되며, 이러한 계산은 주어진 다상 필터 전용의 계산 장치에 의해 수행된다. 결과적으로, 이러한 계산 장치는 특히 다상 필터 용으로 설계되어서 다른 다상 필터에는 사용될 수 없다.
도 1은 2계수 다상 필터의 직접 연산 모드를 나타내는 도면,
도 2는 직접 모드에서 시프트 신호 및 위상차를 측정하는 것을 도시하는 도면,
도 3은 2계수 다상 필터의 변환 연산 모드를 나타내는 도면,
도 4는 변환 모드에서 시프트 신호 및 위상차를 측정하는 것을 도시하는 도면,
도 5는 본 발명에 따른 시프트 신호 계산 장치를 도시하는 도면,
도 6은 이 계산 장치의 기능을 도시하는 상태도.
본 발명의 목적은 도입부에서 설명한 바와 같은, 서로 다른 수 n의 필터링 계수에 대해서, 그리고 직접 및 변환 연산 모드에 대해서 하나의 시프트 신호를 생성하는 변환 방법 및 장치를 제공하는 것이다.
이를 위해서, 본 발명에 따른 변환 장치는 레지스터의 세트에 시프트 신호를 공급할 수 있는 계산 장치를 포함하되, 이 계산 장치는 저장되는 값이 0과 1 사이가 되도록, 전환 비율(conversion ratio)의 값 또는 그 역수의 값을 포함할 수 있는 제 1 저장 장치와, 사이클 시간 i의 자신이 포함하고 있는 현재 신호(7)와 제 1 저장 장치의 컨텐츠의 합과 동일한 미래 신호(8)를 사이클 시간 i+1에 - i는 정수임 - 포함할 수 있는 제 2 저장 장치를 포함하며, 이 시프트 신호는 현재 신호의 최상위 비트와 미래 신호의 최상위 비트 사이에서 배타적 OR 함수로부터 나온다.
따라서, 계산 장치가 가동되면, 제 2 저장 장치에 포함된 값은 제 1 저장 장치에 포함된 값만큼 매 사이클마다 증가되거나 감소된다. 이후에 시프트 신호는 사이클 시간 i+1의 샘플 위치의 정수부와 사이클 시간 i의 샘플 위치의 정수부 사이에서 배타적 OR로부터 구해진다. 이는 올림될 때마다 즉, 현재 또는 미래 신호의 정수부가 1이 될 때마다 시프트 신호가 하이 레벨에 있는다는 것을 의미한다.
따라서, 계산 장치에 하나의 배선이 필요하며, 이 장치도 다상 필터에 대해 독립적이여서 이들의 필터링 계수의 수가 n이든, 이들이 연산 모드이던 간에 임의의 타입의 다상 필터에 의해 사용될 수 있다. 또한, 설명으로부터 알 수 있는 바와 같이, 이 계산 장치가 제공하는 시프트 신호를 동기화시키는데 몇 개의 신호만이 필요하다.
본 발명은 도면에 도시된 실시예를 참조로 더 설명될 것이지만 본 발명이 이에 한정되는 것은 아니다.
본 발명은 입력 디지털 신호를 출력 디지털 신호로 변환하는 변환기에 관한 것으로, 다상 구조에 사용되는 필터를 포함한다. 이는 픽셀 타입의 샘플을 포함하는 디지털 신호인, 비디오 데이터 포맷 변환의 경우에 대해서 개발되었지만, 예컨대 오디오 데이터와 같은 다른 타입의 데이터에도 적용할 수 있다. 비디오 데이터의 경우에, 필터링된 픽셀값은 예컨대 휘도 또는 채도 데이터이다.
다상 필터의 기능이 각각 직접 모드 및 변환 기능 모드인 도 1 및 도 3을 참조하면서 설명된다. 다상 필터는 컨볼루터(12, 14) 및 메모리(11, 13)를 포함한다. 메모리(11, 13)는 출력 디지털 신호의 픽셀과 입력 디지털 신호의 픽셀 사이의 위상차(3)에 의해 구해지는 각각의 값에 대한 n개의 필터링 계수의 세트를 포함한다.
직접 기능 모드에서, 컨볼루터(12)는 시프트 신호(4)에 의해 가동되면, 입력 신호(1)의 픽셀을 시프트시킬 수 있는 2개의 시프트 레지스터(121, 122)를 포함한다. 이는 승산기(123, 124)로부터 나온 곱을 모두 합할 수 있는 가산 장치 SUM(125)도 포함하며, 이 승산기는 출력 신호(2)의 픽셀의 값을 전달하기 위해서, 주어진 위상 차(3)에 대해서 입력 신호의 픽셀의 값과 이에 대응하는 필터 계수의 곱을 구할 수 있다.
도 2는 8/5의 줌 팩터의 경우에 직접 모드에서 다상 필터의 기능을 도시하고 있으며, 이는 따라서 8/5인, 출력 디지털 신호의 주파수(f2) 대 입력 디지털 신호의 주파수(f1)의 비에 대응한다. 이 경우 세트당 필터링 계수의 수 n은 2이다.
시점 t에서, 위상차(3)는 0이고, 시프트 신호(4)는 1이다. 제 1 시프트 레지스터(121) 및 제 2 시프트 레지스터(122)는 시프팅 이후에 제 2 입력 픽셀 및 제 1 입력 픽셀의 값(ip2, ip1)을 각각 포함한다. 시프팅 계수는 각각 0 및 1이다. 그 결과 출력 신호(2)의 제 1 픽셀(op1)의 값은 입력 신호(1)의 제 1 픽셀의 값(ip1)과 같다.
반전된 줌 팩터는 0.625 또는 5/8이다. 따라서 다음 사이클 시간(t+1)에, 증가 이후에 위상차는 5/8이고, 시프트 신호는 0이다. 따라서 제 1 및 제 2 시프트 레지스터는 항상 제 2 및 제 1 입력 픽셀(ip2, ip1)의 값을 각각 포함한다. 그 결과, 제 2 출력 픽셀(op2)의 값은 입력 픽셀의 값(ip1, ip2)과 5/8인 위상차에 대응하는 2개의 필터링 계수의 곱의 합이다.
다음 사이클 시간 t+2에, 줌 팩터의 새로운 증가 이후에, 입력 픽셀의 격자에서 제 2 출력 픽셀(op2)의 위치는 1인 정수부 및 1/4인 허수부를 가지며, 이는 1인 시프트 신호 및 1/4인 위상차에 대응한다. 따라서, 제 1 및 제 2 시프트 레지스터는 시프팅 이후에 제 3 및 제 2 입력 픽셀(ip3, ip2) 각각의 값을 포함한다. 그 결과, 제 3 출력 픽셀(op3)의 값은 입력 픽셀(ip2, ip3)의 값과 1/4인 위상차에 대응하는 2개의 필터링 계수의 곱의 합이다.
이 연산을 반복함으로써, 주기적인 일련의 8개의 위상차는 {0 5/8 1/4 7/8 1/2 1/8 3/4 3/8}이고, 5개의 입력 픽셀에 대해 8개의 출력 픽셀이 획득된다.
직접 기능 모드에서, 입력 픽셀이 종료될 때마다 시프트 신호가 동작되어서 자신이 기여(contribute)해야 하는 모든 출력 픽셀에 기여하는 것을 알 수 있다.
도 3에 도시된 변환 기능 모드에서, 컨볼루터(14)는 메모리(13)로부터 나온 필터링 계수와 입력 디지털 신호의 현재의 픽셀의 곱을 구할 수 있는 2개의 승산기(141, 142)를 포함한다. 제 1 승산기(141)의 출력단을 제 1 시프트 레지스터(143)의 입력단에 접속되어 있다. 가산기(145)는 제 1 시프트 레지스터(143) 및 제 2 승산기(142)로부터 나온 값의 합을 구해서 출력 디지털 신호(2)의 픽셀의 값을 제공할 수 있으며, 이는 제 2 시프트 레지스터(144)에 일시적으로 저장된다. 시프트 레지스터는 시프트 신호(4)에 의해 가동될 수 있다.
도 4는, 5/8인 출력 디지털 신호의 주파수(f2) 대 입력 디지털 신호의 주파수(f1)의 비에 대응하는 5/8의 줌 팩터의 경우에, 변환 모드에서의 다상 필터의 기능을 나타낸다. 이 경우, 세트당 필터링 계수의 수 n는 2이다.
변환 기능 모드란, 시프트 신호를 생성하기 위해서, 입력 픽셀의 격자에서 출력 픽셀의 위치를 사용할 수 없다는 것을 나타낸다. 따라서, 이 솔루션은 직접 기능 모드에서와 같은 역 줌 팩터가 아닌 줌 팩터를 증가시키거나 감소시키는 것으로 이루어진다.
따라서, 시점 t에서, 위상차(3)는 0이고, 시프트 신호(4)는 1이다. 제 2 시프트 레지스터(144)는 시프팅 이후에 제 1 입력 픽셀(ip1)의 값과 1인 필터링 계수의 곱의 값을 포함한다. 그 결과 제 1 출력 픽셀(op1)의 값은 제 1 입력 픽셀(ip1)의 값과 같다.
줌 팩터는 0.625 또는 5/8이다. 따라서, 다음 사이클 시간(t+1)에, 증가 이후에 위상차는 5/8이고, 시프트 신호는 0이다. 따라서 제 1 시프트 레지스터(143)는 제 2 입력 픽셀(ip2)의 값과 5/8인 위상차에 대응하는 필터링 계수의 곱을 포함한다.
다음 사이클 시간 t+2에, 줌 팩터의 새로운 증가 이후에, 출력 픽셀의 격자에서 제 3 입력 픽셀(ip3)의 위치는 1인 정수부 및 1/4인 허수부를 가지며, 이는 1인 시프트 신호 및 1/4인 위상차에 대응한다. 따라서, 제 1 시프트 레지스터의 컨텐츠는 시프트되고 제 3 입력 픽셀(ip3)의 값과 1/4인 위상차에 대응하는 필터링 계수의 곱에 더해지고, 이후에 제 2 시프트 레지스터에 저장된다. 제 2 출력 픽셀(op2)의 값은 제 2 시프트 레지스터의 컨텐츠와 같다.
이 연산을 반복함으로써, 주기적인 일련의 8개의 위상차는 {0 5/8 1/4 7/8 1/2 1/8 3/4 3/8}이고, 5개의 출력 픽셀에 대해 8개의 입력 픽셀이 획득된다.
도 5는 하나의 시프트 신호를 시프트 레지스터의 세트에 공급할 수 있는, 본 발명에 따른 계산 장치를 도시하고 있다.
이 장치는 예컨대 전환 비율을 수신할 수 있는 k개의 시프트 레지스터(51)의 제 1 세트와 같은 제 1 저장 장치를 포함하며, 이 비율의 값 또는 그 역수의 값은 0과 1 사이이다.
이는 예컨대 직접 모드의 입력 신호의 샘플의 격자 내에서 출력 신호의 픽셀의 위치 또는 전환 모드에서의 입력 신호의 샘플의 격자 내에서 출력 신호의 픽셀의 위치를 포함하는 제 2 저장 장치를 포함한다. 제 2 저장 장치의 컨텐츠의 값은 0과 2 사이이다.
계산 장치는 합을 구할 수 있는 가산기(53)를 포함하며, 제 2 시프트 레지스터(52)의 세트의 컨텐츠에 대한 제 1 시프트 레지스터(51)의 세트의 컨텐츠의 가산 또는 감산 여부는 장치가 증가 모드에 있는가 감소 모드에 있는가에 따라 달라진다. 예컨대, 레지스터의 세트의 k=24비트로 표현되며, 비트 번호 k-1=23은 픽셀의 위치의 정수부를 나타내고, 비트 번호 0부터 k-2=22는 이 위치의 허수부를 나타낸다.
계산 장치는 k 시프트 레지스터의 제 2 세트를 초기화시키는 멀티플렉서(55)도 포함한다. 이 멀티플렉서는 가산기(53)의 출력과 초기화 신호(56)를 입력으로 서 가지며, 입력 신호의 처리 개시시에, 예컨대 이미지 처리 개시시에 선택 신호(57)가 초기화 신호를 선택하고, 이후에 가산기로부터 발행된 신호를 선택한다. 선택 신호의 값은 감소하는 경우에는 실질적으로 1.0 미만으로 예컨대 k=24일 때 7FFFFF이고, 증가하는 경우에는 0.0이다.
마지막으로, 사이클 시간 i의 제 2 레지스터(52) 세트의 컨텐츠의 정수부와 사이클 시간 i+1의 이 세트의 컨텐츠의 정수부 사이의 "배타적 OR" 함수(54)를 수행하는 회로를 포함한다. 이는 올림, 즉 정수부가 1이 되는 것이 가산기(53)에 의해 전달될 때마다, 시프트 신호는 하이 상태에 있다.
도 6은 시프트 신호 계산 장치의 기능을 나타내는 상태도이다. 이 도면은 유휴 상태 IDLE, 초기화 상태 INIT, 선택된 기능 모드에 따라서 줌 팩터 또는 그 역수의 로딩 상태 LOAD 및 실행 상태 RUN를 포함한다.
계산 장치는 동작이 없을 때 유휴 상태로 남아 있다(A1). 유휴 상태는 새로운 수 n의 필터링 계수를 고려할 수 있다(A2). 이 유휴 상태는 새로운 줌 팩터 또는 그 역수를 고려할 수 있다(A3).
초기화 상태는 필터의 기능의 변환 모드가 선택되면 가동되어서(A4), 값 7FFFFF을 제 2 시프트 레지스터(52) 세트로 로딩한다. 이 기능 모드에 따라서 처리 종료시에 유휴 상태로 돌아간다(A5). 필터링 계수의 수가 2보다 크면 초기화 상태가 다시 한번 가동된다(A6).
상태 INIT는 직접 기능 모드가 선택되면 가동된다(A7). 다이어그램이 수행 상태일 때, 제 2 시프트 레지스터 세트는 매 사이클마다 증가하거나 감소한다(A9). 이 기능 모드에 따른 처리의 종료시에, 계산 장치는 유휴 상태로 돌아간다(A8).
마지막으로, 본 발명은 본 발명에 따른 이미지 포맷을 수정하는 변환기를 포함하는 디지털 텔레비전에 관한 것이며, 이러한 수정을 통해서 예컨대 4/3 포맷으로부터 16/9 포맷으로의 포맷의 변화 혹은 이미지 해상토의 미세 조정을 가능하게 한다.
괄호 안의 참조 번호를 제한적인 것으로 해석해서는 안 된다. 용어 "포함한다" 및 그 파생어 넓게 해석되어야 하며, 즉 그 뒤에 열거되는 소자 또는 단계뿐만 아니라 용어 "하나의"에 이어지는 소자 또는 단계의 존재를 배제하지 않는다.

Claims (6)

  1. 입력 디지털 신호(1)를 출력 디지털 신호(2)로 변환하는 변환기에 있어서,
    상기 입력 또는 출력 디지털 신호의 샘플을 포함할 수 있는 시프트 레지스터의 세트(121, 122, 143, 144)와,
    상기 레지스터의 세트에 시프트 신호(4)를 제공할 수 있는 계산 장치
    를 포함하되,
    상기 계산 장치는
    저장되는 값이 0과 1 사이가 되도록, 전환 비율(conversion ratio)의 값 또는 그 역수의 값을 포함할 수 있는 제 1 저장 장치(51)와,
    사이클 시간 i의 자신이 포함하고 있는 현재 신호(7)와 상기 제 1 저장 장치의 컨텐츠의 합과 동일한 미래 신호(8)를 사이클 시간 i+1에 - i는 정수임 - 포함할 수 있는 제 2 저장 장치(52)를 포함하며,
    상기 시프트 신호는 상기 현재 신호(71)의 최상위 비트와 상기 미래 신호(81)의 최상위 비트 사이의 배타적 OR 함수(54)로부터 나오는
    변환기.
  2. 입력 디지털 신호(1)를 출력 디지털 신호(2)로 변환하는 변환기의 시프트 레지스터의 세트(121, 122, 143, 144)에 시프트 신호(4)를 제공할 수 있는 계산 장치에 있어서,
    저장되는 값이 0과 1 사이가 되도록, 전환 비율의 값 또는 그 역수의 값을 포함할 수 있는 제 1 저장 장치(51)와,
    사이클 시간 i의 자신이 포함하고 있는 현재 신호(7)와 상기 제 1 저장 장치의 컨텐츠의 합과 동일한 미래 신호(8)를 사이클 시간 i+1에 - i는 정수임 - 포함할 수 있는 제 2 저장 장치(52)를 포함하며,
    상기 시프트 신호는 상기 현재 신호(71)의 최상위 비트와 상기 미래 신호(81)의 최상위 비트 사이의 배타적 OR 함수(54)로부터 나오는
    계산 장치.
  3. 제 2 항에 있어서,
    상기 입력 디지털 신호(1)의 처리 개시시에 초기화 신호(56)를 제 2 저장 장치(52)로 로딩하는 초기화 회로(55)를 포함하는
    계산 장치.
  4. 제 1 항에 개시된 변환기를 포함하는 디지털 텔레비전 수신기.
  5. 입력 디지털 신호(1)를 출력 디지털 신호(2)로 변환하는 방법에 있어서,
    시프트 레지스터의 세트에 시프트 신호를 제공할 수 있는 계산 단계를 포함하되,
    상기 계산 단계는
    저장되는 값이 0과 1 사이가 되도록, 전환 비율의 값 또는 그 역수의 값을 저장하는 단계와,
    이전에 저장된 값을 초기화 신호와 같은 현재 신호에 더하거나, 현재 신호로부터 빼서 미래의 신호를 생성하는 단계와,
    상기 현재 신호의 최상위 비트와 상기 미래 신호의 최상위 비트 사이에 배타적 OR를 수행하는 단계
    를 포함하는
    변환 방법.
  6. 프로세서에 의해 구동될 때, 제 5 항에 개시된 신호 변환 방법을 구현할 수 있는 컴퓨터 프로그램.
KR1020057011096A 2002-12-18 2003-12-05 변환기, 디지털 텔레비전 수신기, 변환 방법 및 컴퓨터프로그램 KR20050084345A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0216098A FR2849330A1 (fr) 2002-12-18 2002-12-18 Convertisseur numerique de frequence d'echantillonnage
FR02/16098 2002-12-18

Publications (1)

Publication Number Publication Date
KR20050084345A true KR20050084345A (ko) 2005-08-26

Family

ID=32406160

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057011096A KR20050084345A (ko) 2002-12-18 2003-12-05 변환기, 디지털 텔레비전 수신기, 변환 방법 및 컴퓨터프로그램

Country Status (8)

Country Link
US (1) US7126503B2 (ko)
EP (1) EP1576729A1 (ko)
JP (1) JP2006511119A (ko)
KR (1) KR20050084345A (ko)
CN (1) CN1729621A (ko)
AU (1) AU2003302954A1 (ko)
FR (1) FR2849330A1 (ko)
WO (1) WO2004055983A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE602004009558T2 (de) 2003-04-29 2008-02-07 Nxp B.V. Digitale filteranordnung
FR2886076B1 (fr) * 2005-05-23 2007-10-19 Anagram Technologies Sa Procede et dispositif de conversion de frequence d'echantillonnage d'un signal numerique
FR2922697A1 (fr) * 2007-10-22 2009-04-24 St Microelectronics Sa Synthetiseur de frequence numerique
EP2326002B1 (en) 2008-08-18 2015-07-29 Nippon Telegraph And Telephone Corporation Vector synthesis type phase shifter, optical transceiver, and control circuit

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1227520B (it) * 1988-12-06 1991-04-12 Sgs Thomson Microelectronics Filtro digitale programmabile
US5023825A (en) * 1989-07-14 1991-06-11 Tektronix, Inc. Coefficient reduction in a low ratio sampling rate converter
DE69428987T2 (de) * 1994-07-25 2002-04-04 Matsushita Electric Industrial Co., Ltd. Digital/Digital-Abtastratenumsetzer
CA2144111C (en) 1995-03-07 2000-09-12 Keping Chen Digital signal transcoder and method of transcoding a digital signal
US6023717A (en) * 1996-10-30 2000-02-08 Qualcomm Incorporated Method and apparatus for polyphase digital filtering in a mobile telephone
DE69708841T2 (de) * 1996-10-31 2002-08-22 Koninkl Philips Electronics Nv Abtastratenumwandlung
US6584145B1 (en) * 1999-06-02 2003-06-24 Level One Communications, Inc. Sample rate converter
US6963890B2 (en) * 2001-05-31 2005-11-08 Koninklijke Philips Electronics N.V. Reconfigurable digital filter having multiple filtering modes
FR2832568A1 (fr) * 2001-11-20 2003-05-23 Koninkl Philips Electronics Nv Convertisseur numerique de frequence d'echantillonnage

Also Published As

Publication number Publication date
JP2006511119A (ja) 2006-03-30
WO2004055983A1 (en) 2004-07-01
AU2003302954A8 (en) 2004-07-09
US20060132172A1 (en) 2006-06-22
EP1576729A1 (en) 2005-09-21
CN1729621A (zh) 2006-02-01
FR2849330A1 (fr) 2004-06-25
WO2004055983A8 (en) 2004-09-23
US7126503B2 (en) 2006-10-24
AU2003302954A1 (en) 2004-07-09

Similar Documents

Publication Publication Date Title
US5621404A (en) Digital-to-digital sample rate converter
JP3160675B2 (ja) サンプル・データ補間装置
KR0185594B1 (ko) 샘플링 레이트 변환 장치
US5949695A (en) Interpolator using a plurality of polynomial equations and associated methods
JP2000504520A (ja) サンプル比変換の改善
JPH05235699A (ja) サンプリング周波数変換装置
WO1995010821A1 (en) Apparatus with reduction/magnification image size processing for producing low-pass filtered images
US5821884A (en) Sampling rate conversion method and apparatus utilizing an area effect correlation method
KR20050084345A (ko) 변환기, 디지털 텔레비전 수신기, 변환 방법 및 컴퓨터프로그램
JPH04323910A (ja) Ａ／ｄ，ｄ／ａ変換装置
US6486813B1 (en) Oversampling circuit digital/analog converter
US20030102991A1 (en) Digital sample frequency converter
KR20060006062A (ko) 조합된 샘플링 레이트 변환 및 이득 제어된 필터링
US6486814B2 (en) Digital-to-analog converter using different multiplicators between first and second portions of a data holding period
US5838600A (en) DC gain invariant filter implementation
US6625628B1 (en) Method and apparatus for digital filter
JP2583610B2 (ja) Ａ／ｄ、ｄ／ａ変換装置
US6448918B1 (en) Digital/analog converter
JPS6346881A (ja) デジタル輪郭補正回路
US5440593A (en) Combined aligner blender
KR0157528B1 (ko) 디지탈 샘플링 속도 변환을 이용한 4:3 텔레비젼 신호의 와이드 16:9 표시 장치
JPH09312549A (ja) レート変換回路
GB2221117A (en) Recursive noise reduction filter for still video signals
JP2012085177A (ja) デシメータ回路及びデシメータ回路の演算方法
JP2540757B2 (ja) デシメ―ション用ディジタルフィルタ回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application