FR2922697A1

FR2922697A1 - Synthetiseur de frequence numerique

Info

Publication number: FR2922697A1
Application number: FR0758456A
Authority: FR
Inventors: Franck Badets; Thomas Finateu
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 2007-10-22
Filing date: 2007-10-22
Publication date: 2009-04-24
Also published as: US20090128198A1

Abstract

L'invention concerne un synthétiseur de fréquence numérique (40) recevant un premier signal (CLK) correspondant à une suite périodique de premières impulsions à une première fréquence et fournissant un second signal (OUT_PI) correspondant à une suite périodique de deuxièmes impulsions à une deuxième fréquence (fQUT_PI). Le synthétiseur comprend :un premier circuit (10) cadencé par un troisième signal (CLK) correspondant à une suite de troisièmes impulsions et obtenu à partir du premier signal, le premier circuit fournissant un quatrième signal numérique (Phase) qui, pour tout ensemble de troisièmes impulsions successives, croît (décroît) à chaque impulsion et diminue (augmente) à la fin dudit ensemble ; etun second circuit (42) recevant les premier et quatrième signaux et fournissant, pour chaque première impulsion parmi au moins certaines des premières impulsions, une deuxième impulsion qui est décalée par rapport à ladite première impulsion d'une durée qui dépend du quatrième signal.

Description

B7755 - 06-GR1-170 1 SYNTHÉTISEUR DE FRÉQUENCE NUMÉRIQUE

Domaine de l'invention La présente invention concerne un synthétiseur de fréquence adapté à fournir, à partir d'un premier signal périodique à une première fréquence, un second signal périodique à une seconde fréquence différente de la première fréquence, le rapport entre les première et seconde fréquences pouvant être modifié. Exposé de l'art antérieur De nombreux circuits électroniques mettent en oeuvre un ou plusieurs synthétiseurs de fréquence. A titre d'exemple, les systèmes de télécommunication utilisent généralement des synthétiseurs de fréquence qui fournissent des signaux périodiques dans des bandes de fréquences déterminées pour moduler les signaux à transmettre. En téléphonie mobile, la norme DCS (acronyme anglais pour Digital Communication System) prévoit, par exemple, la transmission de signaux dont la fréquence est de l'ordre de 1800 MHz. Les systèmes de télécommunication utilisant des bandes de fréquence ISM (acronyme anglais pour Industrial Scientific and Medical) transmettent, par exemple, des signaux à des fréquences de l'ordre de 2,4 GHz.

Un exemple de synthétiseur de fréquence classique utilise une boucle à verrouillage de phase. Un inconvénient d'un tel synthétiseur de fréquence est qu'il présente, en fonc- B7755 - 06-GR1-170

2 tionnement, une latence généralement non négligeable qui correspond à la durée nécessaire à la stabilisation de la boucle à verrouillage de phase. En outre, un tel synthétiseur est essentiellement réalisé par des circuits analogiques, ce qui rend difficile une modification du synthétiseur. De plus, la boucle à verrouillage de phase comprend généralement un ou plusieurs filtres dont la réalisation peut être délicate. Il existe des synthétiseurs de fréquence qui fournissent, à partir d'un premier signal correspondant à une suite périodique d'impulsions à une première fréquence, un second signal correspondant à une suite périodique d'impulsions à une seconde fréquence, le rapport entre les première et seconde fréquences pouvant être modifié. De tels synthétiseurs sont généralement appelés synthétiseurs de fréquence numériques et peuvent être constitués essentiellement par des circuits logiques, notamment à base de transistors MOS. Ils présentent néanmoins généralement l'inconvénient d'avoir une forte consommation et de ne pouvoir fonctionner qu'à des fréquences basses. Un exemple de synthétiseur de fréquence numérique met en oeuvre un accumulateur de phase. Un accumulateur de phase est un circuit cadencé par un signal d'horloge et fournissant un signal correspondant à une suite non parfaitement périodique d'impulsions à une fréquence moyenne proportionnelle à la fréquence d'horloge et qui correspond à la fréquence recherchée.

Toutefois, le signal fourni par l'accumulateur de phase n'étant pas parfaitement périodique, le synthétiseur de fréquence comprend, en outre, un circuit de correction qui, à partir de la suite d'impulsions fournies par l'accumulateur de phase, fournit une suite périodique d'impulsions corrigées à la fréquence recher- chée. Un inconvénient de ce type de synthétiseur de fréquence est qu'il ne peut généralement pas fournir un signal dont la fréquence est supérieure à la moitié de la fréquence d'horloge. La consommation importante d'un synthétiseur de fréquence numérique classique fait que, lorsqu'il est utilisé dans des systèmes fonctionnant sur batterie, il est nécessaire B7755 - 06-GR1-170

3 de rechercher un compromis entre la consommation et la fréquence d'horloge pouvant être utilisée pour cadencer le synthétiseur. Résumé de l'invention La présente invention vise un synthétiseur de fréquence numérique mettant en oeuvre un accumulateur de phase et adapté à fournir, à partir d'une première suite périodique d'impulsions à une première fréquence, une seconde suite périodique d'impulsions à une seconde fréquence qui peut être inférieure, égale ou supérieure à la première fréquence.

Pour atteindre tout ou partie de ces objets ainsi que d'autres, il est prévu un synthétiseur de fréquence numérique recevant un premier signal correspondant à une suite périodique de premières impulsions à une première fréquence et fournissant un second signal correspondant à une suite périodique de deu- xièmes impulsions à une deuxième fréquence. Le synthétiseur comprend un premier circuit cadencé par un troisième signal correspondant à une suite de troisièmes impulsions et obtenu à partir du premier signal, le premier circuit fournissant un quatrième signal numérique qui, pour tout ensemble de troisièmes impulsions successives, croît à chaque impulsion et diminue à la fin dudit ensemble ou décroît à chaque impulsion et augmente à la fin dudit ensemble ; et un second circuit recevant les premier et quatrième signaux et fournissant, pour chaque première impulsion parmi au moins certaines des premières impulsions, une deuxième impulsion qui est décalée par rapport à ladite première impulsion d'une durée qui dépend du quatrième signal. Selon un mode de réalisation, le second circuit comprend un troisième circuit fournissant un cinquième signal analogique qui dépend du quatrième signal ; une source d'un sixième signal analogique ; et un comparateur recevant les cinquième et sixième signaux et fournissant le deuxième signal. Selon un mode de réalisation, les premier et troisième signaux sont identiques. La source est adaptée à fournir le sixième signal analogique sous la forme d'une première tension en dents de scie au rythme du premier signal. Le troisième B7755 - 06-GR1-170

4 circuit comprend un convertisseur numérique-analogique fournissant, au rythme du premier signal, le cinquième signal sous la forme d'une seconde tension par paliers qui dépend du quatrième signal.

Selon un mode de réalisation, la source est adaptée à fournir le sixième signal sous la forme d'une tension constante. Le troisième circuit comprend un convertisseur numérique-analogique fournissant un courant qui dépend au moins en partie du quatrième signal ; un condensateur chargé par le courant ; et un interrupteur monté en parallèle aux bornes du condensateur, le cinquième signal correspondant à la tension aux bornes du condensateur. Selon un mode de réalisation, le synthétiseur comprend une machine à états finis cadencée par le premier signal et adaptée à commander, dans un premier état, la fermeture de l'interrupteur pour décharger le condensateur ; et à commander, dans un second état, l'ouverture de l'interrupteur et à commander le convertisseur pour charger le condensateur avec ledit courant.

Selon un mode de réalisation, le premier circuit comprend un premier module de mémorisation fournissant, au rythme du troisième signal, un septième signal numérique ; un additionneur recevant le septième signal numérique et un huitième signal et fournissant un neuvième signal numérique correspondant à la somme des septième et huitième signaux ; et un second module de mémorisation recevant le neuvième signal et fournissant, au rythme du troisième signal, le huitième signal qui correspond à la dernière valeur du neuvième signal mémorisé, le quatrième signal étant obtenu à partir du huitième signal.

Selon un mode de réalisation, le premier circuit comprend un premier module de mémorisation fournissant, au rythme du troisième signal, un septième signal numérique ; un premier additionneur recevant le septième signal numérique et un huitième signal et fournissant un neuvième signal numérique correspondant à la somme des septième et huitième signaux ; un B7755 - 06-GR1-170

second additionneur recevant le septième signal, le huitième signal et un dixième signal numérique, le dixième signal correspondant à une valeur constante, le second additionneur fournissant un onzième signal correspondant à la somme des septième, hui- 5 tième et dixième signaux ; un multiplexeur recevant le huitième signal et le onzième signal et comprenant une borne de sélection recevant un douzième signal fourni par la machine à états finis et fournissant un treizième signal égal au huitième signal ou au onzième signal selon la valeur du douzième signal ; et un second module de mémorisation recevant le treizième signal et fournissant, au rythme du troisième signal, le huitième signal qui correspond à la dernière valeur du treizième signal mémorisé, le quatrième signal (Phase) étant obtenu à partir du huitième signal.

Selon un mode de réalisation, le second circuit comprend N sources de courants, N étant un entier correspondant à une puissance de deux, chaque source de courant fournissant un courant qui dépend du quatrième signal ; et au moins N transistors, chaque transistor ayant une première borne principale reliée à l'une des N sources de courant et une second borne principale reliée à un noeud de sortie, le transistor étant commandé par l'un de N signaux oscillants, les N signaux oscillants étant déphasés les uns par rapport aux autres, le second signal étant fourni audit noeud de sortie.

Il est également prévu un procédé de fourniture, à partir d'un premier signal correspondant à une suite périodique de premières impulsions à une première fréquence, d'un second signal correspondant à une suite périodique de deuxièmes impulsions à une deuxième fréquence. Le procédé comprend les étapes consistant à fournir, au rythme d'un troisième signal correspondant à une suite de troisièmes impulsions et obtenu à partir du premier signal, et fournissant un quatrième signal numérique qui, pour tout ensemble de troisièmes impulsions successives, croît à chaque impulsion et diminue à la fin dudit ensemble ; et à fournir, pour chaque première impulsion parmi au moins B7755 - 06-GR1-170

6 certaines des premières impulsions, une deuxième impulsion décalée par rapport à ladite première impulsion d'une durée qui dépend du quatrième signal. Selon un mode de réalisation, le procédé comprend, en outre, les étapes consistant à fournir un cinquième signal analogique qui dépend du quatrième signal ; et à fournir le deuxième signal à partir de la comparaison du cinquième signal et d'un sixième signal analogique. Selon un mode de réalisation, le procédé comprend, en outre, les étapes consistant à convertir le quatrième signal en un courant ; et à charger un condensateur avec ledit courant, le cinquième signal correspondant à la tension aux bornes du condensateur et le sixième signal étant une tension constante. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante d'exemples de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 représente, de façon schématique, un exemple classique d'accumulateur de phase ; la figure 2 représente un exemple d'évolution de signaux caractéristiques de l'accumulateur de phase de la figure 1 ; la figure 3 représente, de façon schématique, un exemple classique de synthétiseur de fréquence numérique mettant en oeuvre l'accumulateur de phase de la figure 1 ; la figure 4 représente, de façon schématique, un exemple de réalisation d'un synthétiseur de fréquence numé-30 rique ; la figure 5 représente un exemple d'évolution de signaux caractéristiques du synthétiseur de la figure 4 ; la figure 6 représente un autre exemple de réalisation d'un synthétiseur de fréquence numérique ; 20 25 B7755 -06-GR1-170

7 la figure 7 représente un exemple d'évolution de signaux caractéristiques du synthétiseur de la figure 6 ; la figure 8 représente un autre exemple de réalisation d'un synthétiseur de fréquence numérique ; la figure 9 représente un exemple d'évolution de signaux caractéristiques du synthétiseur de la figure 8 ; les figures 10 et 11 représentent d'autres exemples de réalisation de synthétiseurs de fréquence numérique ; la figure 12 représente un exemple de réalisation plus 10 détaillé de l'accumulateur de phase du synthétiseur de fréquence de la figure 11 ; la figure 13 illustre les états occupés par la machine à états finis du synthétiseur de fréquence de la figure 11 ; la figure 14 représente un exemple d'évolution de 15 signaux caractéristiques du synthétiseur de la figure 11 ; la figure 15 représente un autre exemple de réalisation d'un synthétiseur de fréquence numérique ; la figure 16 illustre le fonctionnement du synthé- tiseur de la figure 15 ; et 20 la figure 17 représente un autre exemple de réalisation d'un synthétiseur de fréquence numérique. Description détaillée Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures. 25 Le synthétiseur de fréquence selon l'invention utilise un accumulateur de phase pouvant avoir une structure classique ou une structure légèrement modifiée par rapport à une structure classique. La structure et le fonctionnement d'un accumulateur de phase classique vont donc tout d'abord être décrits. 30 La figure 1 représente un exemple de réalisation classique d'un accumulateur de phase 10 cadencé par un signal d'horloge CLK. On appelle TCLK et CLK respectivement la période et la fréquence du signal d'horloge CLK. L'accumulateur de phase 10 comprend un premier module de mémorisation 12 (Frequency 35 Register) dans lequel est stocké un signal binaire P. Le signal B7755 - 06-GR1-170

8 P comprend un nombre n de bits et est appelé par la suite incrément de phase. Le module de mémorisation 12 fournit l'incrément de phase P à la cadence du signal d'horloge CLK à une première entrée d'un additionneur 14. L'additionneur 14 fournit un signal binaire S1, comprenant n bits, qui est stocké dans un second module de mémorisation 16 (Phase Register). L'additionneur 14 fournit en outre un signal binaire Ov à un bit, appelé premier bit de débordement. Le signal S1 peut prendre 2n valeurs différentes. A chaque cycle du signal d'hor- loge CLK, le second module de mémorisation 16 fournit un signal S2 qui est égal à la dernière valeur du signal S1 stockée dans le second module de mémorisation 16. Le signal S2 est fourni à une seconde entrée de l'additionneur 14. Le module de mémorisation 16 fournit en outre un signal binaire Ov' à un bit, appelé second bit de débordement. L'accumulateur de phase 10 fournit un signal binaire Phase qui correspond aux k bits de poids le plus fort du signal S2, k étant éventuellement égal à n. Le fonctionnement de l'accumulateur de phase 10 est le suivant : à chaque cycle d'horloge, l'incrément de phase P est ajouté au signal S2, c'est-à-dire à la dernière valeur du signal S1, et la nouvelle valeur du signal S1 obtenue est stockée dans le module de mémorisation 16. En considérant que le signal S1 est nul initialement, à chaque cycle d'horloge d'indice i, la nouvelle valeur S1(i) du signal S1 est obtenue par la relation suivante : S1 (i)=iP modulo 2n (1) Le signal S1 et donc le signal Phase croît "en escalier" puis diminue brusquement chaque fois que le signal S1 devrait atteindre, au prochain cycle d'horloge, une valeur supérieure ou égale à 2n. La diminution du signal S1 ou S2 est appelée dépassement dans la suite de la description. A chaque dépassement du signal S1, le premier bit de débordement Ov est mis à "1", par exemple pendant un cycle d'horloge. A chaque dépassement du signal S2, le second bit de débordement Ov' est B7755 - 06-GR1-170 9 mis à "1", par exemple pendant un cycle d'horloge. Le second bit de dépassement Ov' a donc sensiblement un cycle d'horloge de retard sur le premier bit de dépassement Ov.

On appelle fou' et TOUT respectivement la fréquence 5 moyenne et la période moyenne du second bit de débordement Ov'. La fréquence fou' est donnée par la relation suivante : fOUT = P fCLK (2) 2

La figure 2 illustre l'évolution des signaux Phase, Ov, Ov' et CLK de l'accumulateur de phase 10 de la figure 1 dans

10 le cas où l'incrément de phase P, n et k sont égaux à 3. Le signal Phase peut donc prendre 8 valeurs différentes, notées 0 à 7. Le signal Phase croît "en escalier" en diminuant à chaque dépassement de la valeur maximale 7. Dans l'exemple de la figure 2, la fréquence moyenne f0UT du second bit de débordement Ov'

15 est égale à 3fCLK/8•

La figure 3 représente un exemple classique de réalisation d'un synthétiseur numérique 20 mettant en oeuvre l'accumulateur de phase 10 (Phase Accumulator) de la figure 1. Un tel exemple de synthétiseur numérique est décrit dans la

20 publication intitulée "A low-jitter phase-interpolation DDS using dual-slope integration" de Hsin-Chuan Chen et Jen-Shiun Chiang (IEICE Electronics Express, Vol.1, No.12, 333-338).

Le synthétiseur de fréquence 20 comprend un premier module de conversion 21 (Conv1) recevant l'incrément de phase P 25 et fournissant, à une borne B1, un courant I1 dont l'intensité dépend de l'incrément de phase P et est, par exemple, propor- tionnelle à l'incrément de phase P. Le synthétiseur de fréquence 20 comprend un second module de conversion 22 (Conv2) recevant le signal Phase et fournissant, à une borne B2, un courant I2 30 dont l'intensité dépend du signal Phase et diminue lorsque le signal Phase augmente. Un interrupteur 23 commandé par un signal SEL est adapté à relier la borne B1 ou la borne B2 à l'entrée positive (+) d'un comparateur 24. L'entrée négative (-) du comparateur 24 est reliée à la masse GND. Le comparateur 24 35 fournit un signal OUT correspondant à une suite d'impulsions à B7755 - 06-GR1-170

10 la fréquence fou'• Un condensateur 25 est prévu entre l'entrée positive (+) du comparateur 24 et la masse GND. Un interrupteur 26 commandé par un signal SW est prévu aux bornes du condensateur 25. Un module de commande 27 (Control Logic) reçoit les bits de débordement Ov et Ov', le signal OUT et fournit les signaux SEL et SW. Le fonctionnement du synthétiseur 20 est le suivant : lorsque le premier bit de débordement Ov est à "1", l'inter-rupteur 23 relie la borne B2 à l'entrée positive (+) du campa- rateur 24. Le condensateur 25 est alors chargé par le courant I2 dont l'intensité diminue lorsque le signal Phase augmente. La tension aux bornes du condensateur 25 étant positive, le signal OUT est au niveau bas. Lorsque le second bit de débordement Ov' est à "1", au cycle d'horloge suivant, l'interrupteur 23 relie la borne B1 à l'entrée positive (+) du comparateur 24. Le condensateur 25 est alors déchargé par le courant I1 dont l'intensité est constante et dépend de l'incrément de phase P. Le signal OUT passe du niveau bas au niveau haut lorsque le condensateur 25 est complètement déchargé. L'instant de basculement du signal OUT dépend de la durée de la décharge du condensateur 25, et donc de l'intensité du courant I2 avec lequel il a été chargé au cycle d'horloge précédent. Les instants d'occurrence des fronts montants du signal OUT sont ainsi modulés et sont séparés exactement de la durée TOUT• Un inconvénient du synthétiseur 20 est que, de part son fonctionnement, la fréquence de sortie fOUT est nécessairement inférieure à la moitié de la fréquence du signal d'horloge fCLK• La figure 4 représente, de façon schématique, un exemple de réalisation d'un synthétiseur de fréquence 40 selon l'inven-tion mettant en oeuvre un accumulateur de phase 10, par exemple l'accumulateur de phase décrit précédemment en relation avec la figure 1. Le synthétiseur 40 comprend un interpolateur de phase 42 (Phase Interpolator), recevant le signal d'horloge CLK et le signal Phase et fournissant un signal binaire OUT PI, à un bit, B7755 - 06-GR1-170

11 correspondant à une suite périodique d'impulsions ayant une période Tou' pl et une fréquence fou' pl. A la différence des synthétiseurs de fréquence classiques mettant en oeuvre un accumulateur de phase, le présent synthétiseur de fréquence uti- lise le signal Phase fourni par l'accumulateur de phase et non pas le second bit de débordement Ov' pour déterminer le signal OUT PI ayant la fréquence fou'PI recherchée. La figure 5 illustre le principe de fonctionnement du synthétiseur 40 de la figure 4. En figure 5, on a représenté le signal d'horloge CLK et un exemple d'évolution du signal OUT PI fourni par le synthétiseur 40. De façon générale, l'accumulateur de phase 10 incrémente à chaque cycle d'horloge le signal Phase de l'incrément de phase P jusqu'au dépassement. Au cours de l'intervalle pendant lequel le signal Phase augmente, l'inter-polateur de phase 42 fournit, pour chaque impulsion successive du signal d'horloge CLK, une impulsion du signal OUT PI qui est déphasée par rapport à l'impulsion correspondante du signal d'horloge CLK d'un déphasage, positif ou négatif, qui dépend du signal Phase, et qui est par exemple proportionnel au signal Phase. De ce fait, lors d'une augmentation du signal Phase jusqu'au dépassement, le déphasage appliqué par l'interpolateur de phase 42 augmente d'un pas de déphasage constant. Ceci se traduit par l'obtention d'un signal OUT PI qui est globalement décalé en fréquence par rapport au signal CLK.

Le déphasage appliqué par l'interpolateur de phase 42 suit donc l'évolution du signal Phase et en particulier diminue, en valeur absolue, après chaque dépassement du signal Phase. Après un dépassement, l'interpolateur de phase 42 peut ne pas prendre en compte une impulsion du signal d'horloge CLK ou une valeur du signal Phase, ou utiliser à nouveau la dernière impulsion du signal d'horloge CLK de façon à assurer la régularité dans la fourniture des impulsions du signal OUT PI. La période Tou'pl du signal OUT PI est donnée par la relation suivante : TOUT PI = TCLK +dt (3) B7755 - 06-GR1-170 12

où dt peut être positif ou négatif suivant le fonctionnement de l'interpolateur de phase 42. La valeur absolue de l'incrément dt est liée aux paramètres de fonctionnement de l'accumulateur de phase 10 selon la relation suivante : Idtl = P TCLK 2n La fréquence fou' pI est alors donnée par la relation suivante : fOUT_PI = fCLP (5) 1 2n Le synthétiseur de fréquence selon l'invention est 10 donc adapté à fournir, à partir d'un signal d'horloge CLK, un signal périodique dont la fréquence fou' pI peut être inférieure, supérieure ou égale à la fréquence CLK du signal d'horloge CLK. Le synthétiseur de fréquence selon l'invention pré-sente l'avantage qu'il peut être réalisé quasiment complètement 15 par des composants numériques à l'exception, éventuellement, de certains éléments de l'interpolateur de phase 42. La figure 6 représente un exemple de synthétiseur de fréquence 43 ayant la structure générale du synthétiseur de fréquence de la figure 4 et pour lequel un exemple de réali- 20 sation plus détaillé de l'interpolateur de phase 42 est représenté. L'interpolateur de phase 42 comprend un convertisseur numérique/analogique 44 (D/A) cadencé par le signal d'horloge CLK et recevant le signal Phase. Le convertisseur 44 convertit le signal Phase en une tension analogique Vp qui est fournie à 25 l'entrée positive (+) d'un comparateur 46. L'entrée négative (-) du comparateur 46 reçoit une tension périodique VCOMP en dents de scie à la fréquence CLK fournie par un générateur 48 (GEN). Le comparateur 46 fournit le signal OUT PI correspondant à une suite d'impulsions (de durées variables) fournies à la fréquence 30 fou' pl. La tension VCOMP varie entre une tension minimum VMIN et une tension maximum Vue. La tension maximale susceptible d'être fournie par le convertisseur 44 est égale à V et la (4) B7755 - 06-GR1-170

13 tension minimale susceptible d'être fournie par le convertisseur 44 est égale à VMIN• La figure 7 illustre le principe de fonctionnement du synthétiseur de fréquence 43 de la figure 6. A chaque cycle d'horloge, l'accumulateur de phase 10 fournit une nouvelle valeur du signal Phase. Dans le présent exemple, cela se traduit par la fourniture par le convertisseur 44 d'une nouvelle valeur de la tension Vp qui décroît d'un pas constant. Simultanément, à chaque cycle d'horloge, le générateur 48 fournit une tension VCOMP correspondant à une rampe croissante. L'instant d'occurrence du front montant d'une impulsion du signal OUT PI correspond à l'instant auquel la tension VCOMP atteint la tension Vp. A titre d'exemple, cinq fronts montants successifs F1 à F5 du signal OUT PI sont représentés. Chaque front montant du signal OUT PI est décalé d'une durée Ott, At2, At3, At4 et At5 du front montant correspondant du signal d'horloge CLK. La figure 8 représente un exemple de réalisation d'un synthétiseur 50 pour lequel les éléments participant à la gestion des dépassements de l'accumulateur de phase 10 ont été représentés. Le synthétiseur de fréquence 50 comprend un module de synchronisation 52 (Synch.) recevant le signal d'horloge CLK, le premier bit de débordement Ov et le signal Phase et fournissant un signal d'horloge modifié CLK I à l'accumulateur de phase 10 et à l'interpolateur de phase 42. Le signal d'horloge modifié CLK I permet, de façon simple, d'assurer la régularité du signal OUT PI lors des dépassements du signal Phase. La figure 9 illustre un exemple d'évolution de signaux caractéristiques du synthétiseur de fréquence 50 de la figure 8 lors d'un dépassement de l'accumulateur de phase 10. Dans le présent exemple, les paramètres de l'accumulateur de phase 10 sont les suivants : n et k sont égaux à 2 et P est égal à 1. Les valeurs 0, 1, 2 et 3 du signal Phase correspondent respec- tivement à des déphasages de 0, TCLK/4, TCLK/2 et 3TCLK/4. Sept cycles successifs I à VII du signal d'horloge CLK sont repré- B7755 -06-GR1-170

14 sentés. Pour les quatre premiers cycles du signal d'horloge CLK, le signal Phase prend successivement les valeurs 0, 1, 2 et 3 ce qui entraîne un déphasage du front montant du signal OUT PI par rapport au front montant du signal d'horloge CLK correspondant successivement de 0, TCLK/4, TCLK/2 et 3TCLK/4. Au cycle IV, le premier bit de dépassement Ov est mis à "1". Au cycle suivant (cycle V), le module de synchronisation 52 ne transmet pas l'impulsion du signal d'horloge CLK ni à l'accumulateur de phase 10 ni à l'interpolateur de phase 42, le signal d'horloge modifié CLK I restant à "0". Le dépassement de l'accumulateur de phase 10 se produit alors au cycle VI. Ceci permet d'assurer une régularité dans la fourniture des impulsions du signal OUT PI. Au cycle VI, l'accumulateur de phase 10 fournit le signal Phase à la valeur 0 et l'intégrateur de phase 42 fournit une impulsion du signal OUT PI qui n'est pas déphasée par rapport à l'impulsion correspondante du signal CLK I. La figure 10 représente un autre exemple de réalisation de synthétiseur de fréquence 60 permettant, de façon simple, de tenir compte des dépassements du signal Phase. Pour le synthé- tiseur de fréquence 60, l'accumulateur de phase 10 n'est pas cadencé par le signal d'horloge CLK mais par le signal OUT PI. Ceci permet d'assurer que les valeurs du signal Phase fournies par l'accumulateur de phase 10 sont toujours fournies au bon moment. L'interpolateur 42 peut en outre comprendre un module de synchronisation (non représenté) recevant le signal d'horloge CLK et fournissant un signal d'horloge modifié à partir duquel le signal OUT PI est obtenu. La figure 11 représente un autre exemple de réali- sation de synthétiseur de fréquence 70. Comme cela sera décrit plus en détail par la suite, l'accumulateur de phase 10' a une structure légèrement différente de celle décrite précédemment pour l'accumulateur de phase 10 en relation avec la figure 1. Le synthétiseur de fréquence 70 comprend une machine à états finis 72 (State Machine) cadencée par un signal d'horloge CLK1.

L'interpolateur de phase 42 est également cadencé par le signal B7755 -06-GR1-170

15 d'horloge CLK1. La machine à états finis 72 fournit un signal d'horloge modifiée CLK2 à partir du premier signal d'horloge CLK1. Comme cela sera décrit plus en détail par la suite, le signal CLK2 correspond en partie à une suite périodique d'impul- sions dont la fréquence est inférieure à la fréquence du signal d'horloge CLK1. Le signal d'horloge modifiée CLK2 cadence l'accumulateur de phase 10'. L'accumulateur de phase 10' fournit le premier bit de débordement Ov à la machine à états finis 72. La machine à états finis 72 fournit également un signal SEL ADD à l'accumulateur de phase 10'. Le signal SEL ADD est, par exemple, un signal binaire à un seul bit. L'interpolateur de phase 42 comprend un convertisseur numérique-analogique 74 (D/A) recevant le signal Phase et un signal Sc fourni par la machine à états finis 72. Le signal Sc est, par exemple, un signal binaire à un bit. Le convertisseur 74 fournit un courant I dont l'amplitude dépend de la valeur du signal Phase et du signal Sc. Le courant I fourni par le convertisseur 74 est susceptible de prendre 2n valeurs, notées LO à L2n-1. Le courant I charge un condensateur C dont une borne est reliée à la sortie du conver- tisseur 74 et dont l'autre borne est reliée à une source d'un potentiel de référence, par exemple la masse GND. La tension aux bornes du condensateur C est désignée par la référence VCAp. Un interrupteur M, par exemple un transistor MOS, est monté en parallèle aux bornes du condensateur C et est commandé par un signal SM fourni par la machine à états finis 72. La tension VCAp est appliquée à une borne positive (+) d'un comparateur 76. La borne négative (-) du comparateur 76 reçoit une tension constante VCOMP fournie par un générateur de tension 78 (GEN). La sortie du comparateur 76 correspond au signal OUT PI.

La figure 12 représente un exemple de réalisation de l'accumulateur de phase 10'. L'accumulateur de phase 10' comprend les mêmes éléments que l'accumulateur de phase 10 représenté en figure 1. L'accumulateur de phase 10' comprend, en outre, un multiplexeur 80 recevant à une première entrée (A) le signal S1 fourni par l'additionneur 14 et fournissant un signal SMUX au B7755 - 06-GR1-170

16 module de mémorisation 16. De plus, l'accumulateur de phase 10' comprend un additionneur 84 recevant à une première entrée le signal S1 fourni par l'additionneur 14 et à une seconde entrée un signal ADD égal à la valeur "1". L'additionneur 84 fournit un signal S3 à une seconde entrée (B) du multiplexeur 80. Le multiplexeur 80 comprend une borne de sélection recevant le signal SEL ADD fourni par la machine à états finis 72. A titre d'exemple, lorsque le signal SEL ADD est à "0", le signal SMUX est égal à Si et lorsque le signal SEL ADD est à "1", le signal SMUX est égal à S3. Le fonctionnement du synthétiseur de fréquence 70 va maintenant être décrit pour un exemple particulier dans lequel P est égal à 1 et n et k sont égaux à 2. Le courant I fourni par le convertisseur 72 est susceptible de prendre 4 valeurs, notées LO à L3. En outre, le courant LO correspond au courant nul, le courant L2 est égal à deux tiers du courant L3 et le courant L1 est égal à un tiers du courant L3. La figure 13 illustre un exemple de procédé de fonctionnement de la machine à états finis 72. Dans le présent exemple de réalisation, la machine à états finis 72 est susceptible d'occuper un état parmi cinq états, appelés respectivement par la suite "R1", "V", "Cl", "C2" et "R2". La machine à états finis 72 passe d'un état à un autre état à la fréquence du signal d'horloge CLK1. Dans le présent exemple, le signal d'hor- loge modifiée CLK2 fourni par la machine à états finis 72 a une fréquence qui est environ quatre fois plus faible que la fréquence du signal d'horloge CLK1. A l'étape 90, la machine à états finis 72 se trouve à l'état "Rl" (Resetl). Elle coituttande alors la fermeture de l'inter- rupteur M entraînant la décharge du condensateur C. En outre, le convertisseur 74 est commandé par le signal Sc de sorte que le courant I soit égal à L0. De plus, si un dépassement va avoir lieu au prochain cycle du signal d'horloge modifiée CLK2, c'est- à-dire si le premier bit de débordement Ov est à "1", la machine à états finis 72 met le signal SEL ADD à "1". Dans le cas B7755 - 06-GR1-170

17 contraire, elle met le signal SEL ADD à "0". Le procédé se poursuit à l'étape 92. A l'étape 92, la machine à états finis 72 passe à l'état "V" (Variable). Elle commande l'ouverture de l'inter- rupteur M entraînant la charge du condensateur C avec le courant. La machine à états finis 72 commande, en outre, par le signal Sc, le convertisseur 74 de sorte que le courant I soit à une valeur L1, L2 ou L3 selon la valeur du signal Phase. A titre d'exemple, le courant I est à L3 lorsque le signal Phase est à 1, le courant I est à L2 lorsque le signal Phase est à 2 et le courant I est à L1 lorsque le signal Phase est à 3. Le procédé se poursuit à l'étape 94. A l'étape 94, la machine à états finis 72 passe à l'état "Cl" (Constantl). La machine à états finis 72 commande l'ouverture de l'interrupteur M entraînant la charge du condensateur C avec le courant I et elle commande, en outre, le convertisseur 74 de sorte que le courant I soit à la valeur L3. Le procédé se poursuit à l'étape 96. A l'étape 96, la machine à états finis 72 passe à l'état "C2" (Constant2). La machine à états finis 72 commande l'ouverture de l'interrupteur M entraînant la charge du condensateur C avec le courant I et elle commande, en outre, le convertisseur 74 de sorte que le courant I soit à la valeur L3. Le procédé se poursuit à l'étape 98.

A l'étape 98, la machine à état finis détermine à partir de la valeur du premier bit de débordement Ov, si un dépassement va avoir lieu au prochain cycle du signal d'horloge modifiée CLK2. Dans la négative, le procédé continue à l'étape 90. Dans l'affirmative, le procédé se poursuit à l'étape 100.

A l'étape 100, la machine à état finis 72 passe à l'état "R2" (Reset2). Elle commande alors la fermeture de l'interrupteur M entraînant la décharge du condensateur C. En outre, le convertisseur 74 est commandé de sorte que le courant I soit égal à L0. De plus, la machine à états finis 72 retarde B7755 - 06-GR1-170 18 le signal d'horloge modifié CLK2 d'un cycle de l'horloge CLK1. Le procédé retourne alors à l'étape 90.

La figure 14 représente un exemple d'évolutions de signaux caractéristiques du synthétiseur 70 de la figure 11. On

a représenté un signal périodique CLK superposé au signal OUT PI et dont la fréquence CLK est égale au quart de la fréquence du signal CLK1. A titre d'exemple, la fréquence du signal d'horloge CLK1 est de 2 GHz. En fonction de la valeur du signal Phase, la tension VCAp aux bornes du condensateur C augmente plus ou moins

rapidement et atteint la tension de comparaison VCOMP à des instants régulièrement espacés à la fréquence fou'_pI• L'expression de la fréquence FOUT PI pour le synthétiseur 70 se déduit de la relation (5) en considérant que l'on utilise 4(2N-1) valeurs du signal Phase pour décrire 360° . f = fci. 2 OUT PI P (6) 1+ 4x(2n -1) où fCLK2 est la fréquence du signal d'horloge CLK2.

Selon une variante de l'exemple de réalisation décrit précédemment, on peut prévoir une mémoire tampon sur la ligne de transmission du signal Phase entre l'accumulateur de phase 10 et l'interpolateur de phase 42, une mémoire tampon sur la ligne de transmission du signal Sc entre la machine à états finis 72 et l'interpolateur de phase 42 et sur la ligne de transmission du signal SM entre la machine à états finis 72 et l'interpolateur de phase 42. Chaque mémoire tampon retarde la transmission du signal qu'elle stocke par exemple d'un cycle de l'horloge CLK1. Dans ce cas, la machine à états finis 72 peut recevoir le second bit de débordement Ov' au lieu du premier bit de débordement Ov et peut déterminer si un dépassement du signal Phase a lieu à partir du second bit de débordement Ov' qui présente l'avantage d'être généralement mieux stabilisé que le premier bit de débordement Ov.

La figure 15 représente un autre exemple de réalisation d'un synthétiseur de fréquence numérique 110. Dans cet B7755 - 06-GR1-170

19 exemple de réalisation, l'interpolateur de phase 42 comprend un circuit d'interpolation 112 tel que celui décrit dans la publication "A 10-Gb/s CMOS Clock and Data Recovery Circuit With an Analog Phase Interpolator" de R. Kreienkamp, U. Langmann, Ch.

Zimmermann, T. Aoyama et H. Siedhoff (IEEE Journal of solidstate circuits, vol.40, N°.3, March 2005, pp736-743). Le circuit 112 comprend quatre paires différentielles 114A à 114D comprenant chacune un premier transistor MOS 115A à 115D et un second transistor MOS 116A à 116D. Pour chaque paire différentielle, le drain du transistor 115A à 115D est relié à un noeud Al et le drain du transistor 116A à 116D est relié à un noeud A2. En outre, pour chaque paire différentielle, les sources des transistors 115A à 115D et 116A à 116D sont reliées à une borne d'une source de courant IA à ID dont l'autre borne est reliée à une source d'un premier potentiel de référence, par exemple la masse GND. Le noeud Al est relié à une source d'un second potentiel de référence VDD par l'intermédiaire d'une résistance R1. Le noeud A2 est relié à la source VDD par l'intermédiaire d'une résistance R2. La tension entre les noeuds Al et A2 correspond au signal OUT PI. On applique un signal d'horloge VCLK,I entre la grille du transistor 115A et la grille du transistor 116A et on applique le signal d'horloge complémentaire de VCLK,I (c'est-à-dire déphasé de 180° par rapport à VCLK,I) entre la grille du transistor 115B et la grille du transistor 116B. On applique un signal d'horloge VCLK,Q, déphasé de 90° par rapport au signal VCLK,I, entre la grille du transistor 115C et la grille du transistor 116C et on applique le signal d'horloge complémentaire de VCLK,Q (c'est-à-dire déphasé de 180° par rapport à VCLK,Q) entre la grille du transistor 115D et la grille du transistor 116D. Les signaux VCLK,I et VCLK,Q peuvent correspondre à des suites d'impulsions, à des signaux sinusoïdaux ou à des signaux triangulaires. L'interpolateur de phase 42 comprend également un module 35 de commande 118 (Logic Module), cadencé par le signal d'horloge B7755 - 06-GR1-170

20 CLK, recevant le signal Phase et fournissant des signaux de commande SIA à SID aux sources de courant IA à ID. La fréquence du signal VCLK,I est égale à un multiple entier, éventuellement égal à 1, de la fréquence du signal d'horloge CLK.

Les paires différentielles 114A à 114D sont pilotées par des signaux d'horloge en quadrature. La somme des courants IA à ID est constante de telle sorte que l'amplitude crête à crête du signal OUT PI reste elle-même constante. Le circuit 112 permet d'obtenir une tension OUT PI correspondant à un signal d'horloge déphasé par rapport au signal VCLK,I, la valeur du déphasage étant imposée par les valeurs des courants IA, IB, IC et ID. Les courants IA et ID sont en fait intégrés par les capacités parasites des transistors MOS ou par des condensateurs, non représentés, prévus en parallèles avec les résis- tances R1 et R2. La figure 16 illustre les courbes d'évolution des courants IA à ID en fonction du déphasage du signal OUT PI souhaité pour le circuit d'interpolation 112. En fonctionnement, les valeurs des courants IA à ID sont commandées par les signaux de commande SIA à SID correspondants qui sont, eux-mêmes, déterminés par le module de commande 118 à partir du signal Phase. A chaque nouvelle valeur du signal Phase, le module de commande 118 détermine de nouvelles valeurs des signaux de commande SIA à SID de sorte que le déphasage du signal OUT PI par rapport au signal VCLK,I dépende du signal Phase et soit, par exemple, proportionnel au signal Phase. La figure 17 représente un autre exemple de réalisation d'un synthétiseur de fréquence numérique 120. L'interpolateur de phase 42 comprend quatre inverseurs CMOS 122A à 122D comprenant chacun un transistor MOS à canal P 124A à 124D et un transistor MOS à canal N 126A à 126D. Pour chaque inverseur CMOS, le drain du transistor 124A à 124D et le drain du transistor 126A à 126D sont reliés à un noeud B. Pour chaque inverseur CMOS, la source du transistor 124A à 124D est reliée à une borne d'une source de courant IA à ID dont l'autre borne est B7755 - 06-GR1-170

21 reliée à une source d'un premier potentiel de référence VDD. Pour chaque inverseur CMOS, le drain du transistor 126A à 126D est relié à une source d'un second potentiel de référence, par exemple la masse GND. La tension au noeud B correspond au signal OUT PI. En outre, pour chaque inverseur CMOS, la grille du transistor 124A à 124D est reliée à la grille du transistor associé 126A à 126D. On applique un signal d'horloge VCLK,I entre les grilles des transistors 124A et 126A et les grilles des tran-sistors 124B et 126B et on applique un signal d'horloge VCLK,Q, déphasé de 90° par rapport au signal VCLK,I, entre les grilles des transistors 124C et 126C et les grilles des transistors 124D et 126D. Les signaux VCLK,I et VCLK,Q peuvent correspondre à des suites d'impulsions, à des signaux sinusoïdaux, à des signaux triangulaires. L'interpolateur de phase 42 comprend également un module de commande 128 (Logic Module), cadencé par le signal d'horloge CLK, recevant le signal Phase et fournissant des signaux de commande SIA à SID aux sources de courant IA à ID. La fréquence du signal VCLK,I est égale à un multiple entier, éventuellement égal à 1, de la fréquence du signal d'horloge CLK. Les inverseurs CMOS 122A à 122D sont pilotés par des signaux d'horloge en quadrature. La somme des courants IA à ID est constante de telle sorte que l'amplitude crête à crête du signal OUT PI reste elle-même constante. Le signal OUT PI correspond à un signal d'horloge déphasé par rapport au signal VCLK,I, la valeur du déphasage étant imposée par les valeurs des courants IA, IB, IC et ID. Les courants IA et ID sont en fait intégrés par les capacités parasites des transistors MOS. En fonctionnement, les valeurs des courants IA à ID sont commandées par les signaux de commande S1A à SID correspondants qui sont, eux-mêmes, déterminés par le module de commande 128 à partir du signal Phase. A chaque nouvelle valeur du signal Phase, le module de commande 128 détermine de nouvelles valeurs B7755 - 06-GR1-170

22 des signaux de commande SIA à SID de sorte que le déphasage du signal OUT PI par rapport au signal VCLK,I dépende du signal Phase et soit, par exemple, proportionnel au signal Phase. Dans les exemples de réalisation décrits précédemment en relation avec les figures 15 et 17, le nombre de paires différentielles ou d'inverseurs CMOS peut être supérieur à 4 tout en correspondant à une puissance de 2. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, l'interpolateur de phase 42 peut être réalisé avec des transistors MOS et la machine à états finis 72 sera alors adaptée à cette structure.

Claims

REVENDICATIONS

1. Synthétiseur de fréquence numérique (40 ; 43 ; 50 ; 60 ; 70) recevant un premier signal (CLK ; CLK1) correspondant à une suite périodique de premières impulsions à une première fréquence et fournissant un second signal (OUT PI) correspondant à une suite périodique de deuxièmes impulsions à une deuxième fréquence (fou' pl), caractérisé en ce qu'il comprend : un premier circuit (10 ; 10') cadencé par un troisième signal (CLK CLK' ; CLK2) correspondant à une suite de troisièmes impulsions et obtenu à partir du premier signal, le premier circuit fournissant un quatrième signal numérique (Phase) qui, pour tout ensemble de troisièmes impulsions successives, croît à chaque impulsion et diminue à la fin dudit ensemble ou décroît à chaque impulsion et augmente à la fin dudit ensemble ; et un second circuit (42) recevant les premier et quatrième signaux et fournissant, pour chaque première impulsion parmi au moins certaines des premières impulsions, une deuxième impulsion qui est décalée par rapport à ladite première impulsion d'une durée qui dépend du quatrième signal.

2. Synthétiseur selon la revendication 1, dans lequel le second circuit (42) comprend : un troisième circuit (44 ; 74, C) fournissant un cin(Vp ; VCAp) qui dépend du quatrième (VCOMP) quième signal analogique signal (Phase) ; une source (48 ; 78) d'un sixième signal analogique et un comparateur (46 ; 76) recevant les cinquième et sixième signaux et fournissant le deuxième signal (OUT PI).

3. Synthétiseur selon la 30 les premier et troisième signaux lequel la source (48) est adaptée analogique (VCOMP) sous larevendication 2, dans lequel (CLK) sont identiques, dans à fournir le sixième signal première tension en dents (CLK) et dans lequel le convertisseur numérique- forme d'une de scie au rythme du premier signal troisième circuit (44) comprend unB7755 - 06-GR1-170 24 analogique fournissant, au rythme du premier signal, le cinquième signal (Vp) sous la forme d'une seconde tension par paliers qui dépend du quatrième signal (Phase).

4. Synthétiseur selon la revendication 2, dans lequel la source (78) est adaptée à fournir le sixième signal sous la forme d'une tension constante et dans lequel le troisième circuit (74, C) comprend : un convertisseur numérique-analogique (74) fournissant un courant (I) qui dépend au moins en partie du quatrième signal 10 (Phase) ; un condensateur (C) chargé par le courant ; et un interrupteur (M) monté en parallèle aux bornes du condensateur, le cinquième signal (VCAp) correspondant à la ten- sion aux bornes du condensateur.

5. Synthétiseur selon la revendication 4, comprenant une machine à états finis (72) cadencée par le premier signal (CLK1) et adaptée : à commander, dans un premier état, la fermeture de l'interrupteur (M) pour décharger le condensateur (C) ; et à commander, dans un second état, l'ouverture de l'interrupteur (M) et à commander le convertisseur (74) pour charger le condensateur (C) avec ledit courant (I).

6. Synthétiseur selon la revendication 1 ou 2, dans lequel le premier circuit (10) comprend : un premier module de mémorisation (14) fournissant, au rythme du troisième signal (CLK), un septième signal numérique (P) ; un additionneur (14) recevant le septième signal numérique et un huitième signal (S2) et fournissant un neuvième 30 signal numérique (S1) correspondant à la somme des septième et huitième signaux ; et un second module de mémorisation (16) recevant le neuvième signal et fournissant, au rythme du troisième signal, le huitième signal qui correspond à la dernière valeur du neuvième 15 20 25B7755 - 06-GR1-170 25 signal mémorisé, le quatrième signal (Phase) étant obtenu à partir du huitième signal.

7. Synthétiseur selon l'une quelconque des revendications 1 à 5, dans lequel le premier circuit (10) comprend : un premier module de mémorisation (14) fournissant, au rythme du troisième signal (CLK), un septième signal numérique (P) ; un premier additionneur (14) recevant le septième signal numérique et un huitième signal (S2) et fournissant un neuvième signal numérique (S1) correspondant à la somme des septième et huitième signaux ; un second additionneur (82) recevant le septième signal, le huitième signal et un dixième signal numérique (ADD), le dixième signal correspondant à une valeur constante, le second additionneur fournissant un onzième signal (S4) correspondant à la somme des septième, huitième et dixième signaux ; un multiplexeur (80) recevant le huitième signal et le onzième signal et comprenant une borne de sélection recevant un douzième signal (SEL ADD) fourni par la machine à états finis (72) et fournissant un treizième signal (S5) égal au huitième signal ou au onzième signal selon la valeur du douzième signal ; et un second module de mémorisation (16) recevant le treizième signal et fournissant, au rythme du troisième signal, le huitième signal qui correspond à la dernière valeur du trei- zième signal mémorisé, le quatrième signal (Phase) étant obtenu à partir du huitième signal.

8. Synthétiseur (110 ; 120) selon la revendication 1, dans lequel le second circuit (42) comprend : N sources de courants (IA à ID), N étant un entier correspondant à une puissance de deux, chaque source de courant fournissant un courant qui dépend du quatrième signal (Phase) ; et au moins N transistors (115A à 115D, 116A à 116D ; 124A à 124D, 126A à 126D), chaque transistor ayant une première borne principale reliée à l'une des N sources de courant et une second borne principale reliée à un noeud de sortie (Al, A2 ;B7755 - 06-GR1-170 26 B), le transistor étant commandé par l'un de N signaux oscillants (VCLK,I, VCLK,Q), les N signaux oscillants étant déphasés les uns par rapport aux autres, le second signal (OUT PI) étant fourni audit noeud de sortie.

9. Procédé de fourniture, à partir d'un premier signal (CLK ; CLK1) correspondant à une suite périodique de premières impulsions à une première fréquence, d'un second signal (OUT PI) correspondant à une suite périodique de deuxièmes impulsions à une deuxième fréquence (fou' pl), caractérisé en ce qu'il comprend les étapes suivantes : fournir, au rythme d'un troisième signal (CLK ; CLK' ; CLK2) correspondant à une suite de troisièmes impulsions et obtenu à partir du premier signal, et fournissant un quatrième signal numérique (Phase) qui, pour tout ensemble de troisièmes impulsions successives, croît à chaque impulsion et diminue à la fin dudit ensemble ; et fournir, pour chaque première impulsion parmi au moins certaines des premières impulsions, une deuxième impulsion décalée par rapport à ladite première impulsion d'une durée qui dépend du quatrième signal.

10. Procédé selon la revendication 9, comprenant, en outre, les étapes suivantes : fournir un cinquième signal analogique (Vp ; VCAp) qui dépend du quatrième signal (Phase) ; et fournir le deuxième signal (OUT PI) à partir de la comparaison du cinquième signal et d'un sixième signal analogique (VCOMP)

11. Procédé selon la revendication 10, comprenant, en outre, les étapes suivantes : convertir le quatrième signal (Phase) en un courant (I) ; et charger un condensateur (C) avec ledit courant, le cinquième signal (VCAp) correspondant à la tension aux bornes du condensateur et le sixième signal (VCOMP) étant une tension constante.