FR2635239A1 - Element a retard pour circuit numerique - Google Patents

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Abstract

L'invention concerne un circuit numérique à retard. Elle se rapporte à un circuit à retard dans lequel une source 10 d'un signal d'horloge de référence alimente directement une première entrée d'un détecteur de déphasage 12 et, par l'intermédiaire d'une série de N éléments à retard 141 , ...14N , une seconde entrée du détecteur de déphasage 12. Le signal de sortie du détecteur de déphasage est transmis à l'entrée de commande des éléments à retard 141 , ...14N ainsi qu'aux entrées de commande des éléments à retard d'une autre série 161 , ...16N qui traite le signal. Application à la création de lignes à retard de type numérique.

Description

La présente invention concerne de façon générale les circuits intégrés, et
plus précisément un circuit numérique à retard qui peut être réalisé sous forme d'un circuit intégré. On utilise couramment des lignes à retard dans des
circuits électroniques très divers, par exemple des cir-
cuits d'accord, qui sont sensibles à des retards particu-
liers. La fonction d'une ligne à retard dans ces circuits est de retarder un signal numérique d'entrée d'un temps prédéterminé. Par exemple, les séparateurs de données à disque dur utilisent habituellement des lignes à retard
composées de circuits LC de précision et de circuits tam-
pons, destinés à créer des retards de 30 ns, 40 ns et ns. Le principal inconvénient des lignes numériques à retard actuellement disponibles est qu'elles nécessitent des composants et des selfs précis qui sont relativement
coûteux et qui présentent des variations avec la tempéra-
ture et la tension. En outre, il n'est pas commode en pra-
tique d'incorporer ces lignes à retard classiques dans un circuit intégré, indépendamment de la technologie utilisée
pour la fabrication du circuit.
L'invention concerne donc un élément précis à retard
qui ne nécessite pas l'utilisation de composants et d'in-
ductances de précision.
Elle concerne aussi un élément numérique précis à
retard qui assure une compensation automatique des varia-
tions de température et de tension.
Elle concerne aussi un élément numérique précis à retard qui peut être facilement incorporé à un circuit intégré. Elle concerne aussi une ligne active à retard qui peut être incorporée à un circuit intégré, si bien que les broches du dispositif peuvent être éliminées et qu'une
ligne active à retard externe n'est pas nécessaire.
A cet effet, le circuit comporte une horloge de référence et deux rangées de M et N éléments commandés à retard. L'horloge de référence transmet un signal par une rangée d'éléments à retard et l'horloge ainsi retardée est comparée à une horloge non retardée dans un détecteur de déphasage ou comparateur dont le signal de sortie est une tension de commande. Celleci est appliquée aux entrées de commande de chacun des éléments à retard. Des éléments commandés à retard peuvent être sous forme de circuits
tampons dans lesquels le retard est variable et est com-
mandé par un signal d'entrée de commande.
D'autres caractéristiques et avantages de l'inven-
tion ressortiront mieux de la description qui va suivre
d'une ligne numérique à retard, faite en référence aux dessins annexés sur lesquels: la figure 1 est un diagramme synoptique d'une ligne
numérique à retard selon un mode de réalisation de l'in-
vention;
la figure 2 est un diagramme synoptique plus dé-
taillé de la ligne à retard de la figure 1; et
la figure 3 est un schéma de l'un des éléments com-
mandés à retard de la ligne à retard des figures 1 et 2.
- La figure 1 représente un mode de réalisation de l'invention sous forme schématique, comprenant une horloge de référence 10 ayant une fréquence connue et réglée avec précision, par exemple de 2,0 MHz. Le signal de sortie de l'horloge de référence 10 est appliqué à une entrée d'un détecteur de déphasage 12 et à une entrée d'un élément 141 de retard commandé en tension et dont le signal de sortie est appliqué à l'entrée d'un second élément à retard 142 commandé en tension. Un nombre N de tels éléments à retard commandés en tension, le dernier portant la référence 14N, sont connectés en série ou en cascade, le signal de sortie
de l'élément précédent étant appliqué & l'entrée de l'élé-
ment qui le suit immédiatement. Le signal de sortie du dernier des N éléments à retard commandés en tension, qui constitue le signal retardé d'horloge, est appliqué à une seconde entrée ou entrée retardée du détecteur de déphasage 12. Comme décrit plus en détail dans la suite du présent mémoire, chacun des éléments 14 à retard, commandés en tension, comporte plusieurs circuits tampons montés en
série, introduisant un retard entre son entrée et sa sor-
tie. Ce retard est variable et il est réglé par le niveau du signal de commande qui est appliqué à la bande d'entrée de commande de l'élément à retard. Le retard introduit dans le signal numérique d'entrée par l'élément à retard entre son entrée et sa sortie est inversement proportionnel à la
tension de commande appliquée à son entrée de commande.
On se réfère à nouveau à la figure 1; le signal d'entrée auquel le retard doit étre appliqué est transmis à l'entrée d'un élément à retard 161 commandé en tension dont
le signal de sortie est appliqué à un élément supplémen-
taire à retard 162 commandé en tension. Les éléments à retard 161 et 162 sont reliés afin qu'ils forment une seconde rangée de M éléments à retard 161 à 16M qui sont commandés en tension et connectés en série. Le signal de sortie de l'élément final 16M de cette rangée connectée en série est un signal de sortie qui est retardé par rapport au signal d'entrée d'un temps prédéterminé et réglé. Les éléments individuels à retard 14, 16 de la ligne à retard
de la figure 1, ainsi que ceux de la figure 2, sont prati-
quement identiques les uns aux autres.
Le signal de commande appliqué à l'entrée de com-
mande des éléments commandés à retard 14, 16 pour le réglage des retards est observé à la sortie du détecteur de déphasage 12 qui détecte le retard de phase entre le signal d'horloge retardé dans les éléments 141- 14N au signal non retardé de référence d'horloge. Lorsque la phase comprise entre le signal retardé d'horloge et le signal non retardé
d'horloge de référence est inférieure à une quantité préré-
glée, le niveau de la tension de commande, à la sortie du détecteur de déphasage, est modifié afin que le retard augmente dans chacun des éléments commandés à retard 14 et 16. Inversement, si le retard de phase entre le signal retardé d'horloge et le signal d'horloge de référence dépasse une quantité préréglée, le niveau du signal de commande est modifié afin que le retard diminue dans chacun des éléments 14, 16 à retard commendés en tension. Comme les éléments 14, 16 à retard commandés en tension sont pratiquement identiques, comme indiqué précédemment, le retard subi dans chacun de ces éléments est aussi toujours le même lorsqu'un même signal de commande est appliqué à
chaque élément.
Dans le circuit de la figure 1, le retard subi dans chaque élément commandé à retard 14, 16 est tel que: Retard d'élément = angle de phase/(360' x fhorloge référence x N) (1) Le retard entre le signal d'entrée et le signal de sortie est: Retard de signal = M x retard d'élément M x angle de phase/(360e x fhorloge référence x N) (2) Dans les équations précédentes (1) et (2), l'angle de phase est celui auquel le détecteur de déphasage 12 est
déclenché. Compte tenu des équations (1) et (2), on note--
qu'il est possible de dériver un retard du signal qui est un multiple entier quelconque et/ou une fraction quelconque de la fréquence d'horloge de référence par utilisation d'un nombre entier d'éléments commandés à retard 14, 16 dans les étages ou séries N et M respectivement. Le cas échéant, les étages ou lignes supplémentaires à retard de signaux à éléments à retard commandés en tension et connectés en série, ayant un nombre différent M d'éléments dans chaque étage, peuvent être utilisés par le signal de commande
produit par le détecteur de déphasage 12 afin que diffé-
rents multiples entiers des temps de retard des éléments
individuels soient obtenus, comme indiqué sur la figure 1.
La figure 2 représente une réalisation pratique du
circuit de la figure 1, à titre d'exemple et d'illustra-
tion. Dans le circuit de la figure 2, le signal d'horloge de référence d'entrée à 2,0 MHz est transmis par un circuit 18 de division par deux qui donnr un signal à une fréquence de 1,0 MHz et ayant une horloge de référence à coefficient
d'utilisation égal à 50 %, nécessaire au détecteur de dé-
phasage. L'un des signaux de sortie du circuit 18 est inversé afin qu'un signal d'horloge de référence et un signal inversé d'horloge de référence ou complémentaire
soient disponibles, ces signaux étant respectivement appli-
qués aux entrées des éléments à retard 20 et 22 commandés en tension. L'horloge de référence et son complément sont appliqués par un filtre passe-bas comprenant des portes
NON-ET 24 et 26 et des circuits RC 28 et 30 respectivement.
Les circuits RC 28 et 30 sont connectés respectivement aux
entrées positive et négative d'un comparateur ou amplifica-
teur différentiel 32 par une ligne de niveau supérieur 34
et une ligne de niveau inférieur 36.
Le circuit à retard de la figure 2 comporte cinq éléments à retard commandés en tension 141 à 145, le premier recevant l'horloge de référence à son entrée, à partir de la sortie de l'élément à retard 20. Le signal de sortie du dernier des éléments 14 de la série est appliqué aux entrées restantes des portes NON-ET 24 et 26. Dans le circuit de la figure 2, le facteur N des équations (1) et
(2) est égal à 5.
Le signal d'entrée du circuit est appliqué à un premier étage de deux éléments montés en série, constitué des éléments commandés en tension 16a et 16b, ainsi qu'à un second étage de retard constitué d'un seul élément à retard
commandé en tension 16c. Chacun des éléments à retard com-
mandés en tension 14, 16, 20, 22, 24 et 26 reçoit la ten-
sion de commande du détecteur de déphasage 12 à son entrée respective de commande. Le circuit de la figure 2 a deux
étages de retard, M étant égal à 1 et 2.
Le circuit de la figure 2 utilise une détection de
déphasage de 900 et une commande de tension qui est inver-
sement proportionnelle au retard. Comme l'indique l'équa-
tion (1) qui précède, pour N - 5, un angle de phase égal à ' et une fréquence d'horloge de 1 MHz, le retard de l'élément est de 50 ns. Ainsi, l'étage à retard dans lequel M = 1 donne un retard du signal de 50 ns alors que l'étage à retard dans lequel M = 2 donne un retard du signal de ns. Comme indiqué précédemment, la détection de phase subit un filtrage passe-bas assuré par des circuits RC 28
et 30 à la sortie des portes NON-ET 24 et 26, respecti-
vement. Lorsque les tensions moyennes des lignes 34 et 36 sont presque égales, le circuit est stable. Lorsque le retard appliqué par passage dans les N éléments à retard 14 est inférieur à 250 ns, le coefficient d'utilisation, dans la ligne 34, augmente et la tension de commande à la sortie du comparateur 32 diminue, si bien que le retard augmente
dans chacun des éléments à retard commandés en tension. In-
versement, lorsque le retard des N éléments à retard aug-
mente, le niveau de la tension de commande augmente si bien
que le retard imposé par les éléments à retard diminue.
La figure 3 représente un circuit qui a été déter-
miné comme avantageux comme élément 14, 16 à retard com-
mandé en tension dans les circuits à retard des figures 1 et 2. Le circuit de la figure 3 est un élément numérique à retard CMOS qui, en plus de son utilisation comme ligne à retard comme indiqué sur les figures 1 et 2, peut aussi être utilisé avantageusement à la place des dispositifs à retard classiques à séries d'inverseurs et des circuits à retard à sélection de prise. Le circuit de la figure 3
présente un avantage particulier sur les séries d'inver-
seurs car ces derniers nécessitent une source de tension de commande qui fournit un courant élevé et qui est très bien régulée. En outre, dans la série classique d'inverseurs, lorsque la tension de commande est réduite, le niveau de
déclenchement de la tension de sortie est aussi réduit.
Ceci perturbe le coefficient d'utilisation du signal de sortie et introduit des difficultés de décalage de niveau lorsque le circuit coopère avec d'autres circuits. Le niveau de commutation d'entrée est aussi affecté de manière nuisible. Dans le circuit de la figure 3, ces inconvénients sont évités essentiellement parce que la tension de
commande n'assure pas directement l'alimentation des cir-
cuits tampons. En outre, dans le circuit de la figure 3, la
tension de sortie se trouve aux niveaux maximaux d'alimen-
tation et les niveaux de déclenchement d'entrée se trouvent au centre des niveaux d'alimentation, quel que soit le
niveau de la tension de commande.
On se réfère maintenant à la figure- 3; l'élément numérique à retard qui y est schématiquement représenté comporte un étage 40 générateur d'une tension de commande et une série d'étages à retard 42. La tension de commande CTL est appliquée à la grille d'un dispositif MOS de type P Q1 dont la source est connectée au drain et à la grille d'un dispositif MOS Q2 de type N, par une ligne VGN. Le drain du dispositif Q1 est connecté à la tension Vdd alors
que la source du dispositif Q2 est connectée à la masse.
Les dispositifs Q1 et Q2 constituent'un miroir de courant qui transmet les mêmes courants aux dispositifs limiteurs de courant Q3 et Q4 de type N dans les étages à retard qui
suivent afin qu'une distorsion soit évitée sur les flancs.
A cet effet, le rapport des dimensions des dispositifs des types P et N dans le miroir de courant, dans le générateur de tension de commande 40, doit être le même que le rapport des dimensions des dispositifs P et N dans les étages à
retard 42.
La section 42 d'étages à retard est constituée d'une série d'inverseurs CMOS 46 connectés en série avec les dispositifs limiteurs de courant Q3 et Q4 entre la tension Vdd et la masse. L'étage inverseur initial reçoit le signal d'entrée à sa grille et le signal de sortie de chaque
inverseur est appliqué à la grille de l'inverseur suivant.
Les grilles des dispositifs limiteurs de courant Q3 et Q4
de type P et N sont commandées respectivement par les ten-
sions de commande VGP et VGN, provenant de la section géné-
ratrice de tension de commande 40.
Lors du fonctionnement du circuit de la figure 3, une tension est appliquée à la ligne VGP. Les tensions relativement faibles permettent aux dispositifs limiteurs de courant de type P de l'étage à retard et aux sections de générateurs de tension Q1, Q3 de transmettre un courant accru. Cette limite de courant est reflétée dans la ligne
VGN par l'intermédiaire de la section génératrice de ten-
sion. Ceci provoque la limitation du courant transmis à la masse par les dispositifs Q2, Q4 de type N, avec la même amplitude que le courant transmis à la ligne Vdd et limité par les dispositifs Q1, Q3 de type P. Cette symétrie réduit la déformation du coefficient d'utilisation et maintient le point de déclenchement en tension de chaque étage à retard au même emplacement que pour d'autres circuits logiques, avec le même rapport entre les dispositifs des types P et N. Les temps de montée et de descente sont déterminés par le courant fourni par les dispositifs de limitation à la capacité du noeud piloté (la résistance des dispositifs de
signalisation, à l'état conducteur dans chaque étage, con-
tribue aussi au retard avec un degré variable). Les temps
de commutation minimaux et maximaux d'entrée et la tolé-
rance d'erreur sur le retard déterminent les dimensions des dispositifs des lignes à retard. Le retard nécessaire et
les caractéristiques particulières de traitement déter-
minent le-nombre d'étages de retard nécessaire.

Claims (2)

REVENDICATIONS
1. Elément numérique à retard, caractérisé en ce qu'il comprend au moins une première rangée (14) et une seconde rangée (16) d'éléments à retard (14, 16) qui peuvent être commandés, qui sont connectés en série, et qui sont présents en nombre entier N. M, chacun des éléments à retard étant tel que le retard établi entre son entrée et sa sortie est réglé par un signal de commande appliqué à
son entrée de commande, l'élément numérique à retard com-
prenant une source (10) d'un signal d'horloge de référence, un dispositif destiné à retarder le signal d'horloge de référence par passage dans l'une (14) des première et seconde rangées (14, 16) d'éléments à retard, si bien qu'un
signal retardé d'horloge de référence est établi, un dispo-
sitif (12) couplé à la source de signal d'horloge et à la première rangée (14) d'éléments à retard afin qu'il compare le signal d'horloge de référence et le signal retardé
d'horloge de référence et crée un signal de commande repré-
sentatif de la comparaison entre le signal -d'horloge de référence et le signal retardé d'horloge de référence, et
un dispositif (12) destiné à appliquer le signal de com-
mande à l'entrée de commande de chacun des éléments à retard qui peut être commandé, afin que le retard introduit par chacun des éléments à retard dans le signal d'entrée
varie.
2. Elément à retard commandé en tension, dans lequel un retard introduit dans un signal d'entrée, entre son entrée et sa sortie, est réglé par un signal de commande appliqué à une entrée de commande, l'élément à retard étant caractérisé en ce qu'il comprend une section de commande (40) de tension d'entrée qui reçoit le signal d'entrée de commande et qui crée une première et une seconde tension de commande, plusieurs inverseurs CMOS (46) montés en série,
l'entrée du premier des inverseurs recevant un signal d'en-
trée, chacun des inverseurs étant connecté en série avec un premier et un second dispositif complémentaire de commande MOS (Q3, Q4), entre une source de tension et un potentiel
de référence, les grilles du premier et du second disposi-
tif de commande recevant respectivement la première et la
seconde tension de commande.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0476585A2 (fr) * 1990-09-18 1992-03-25 Fujitsu Limited Générateur de retard de référence et dispositif électronique utilisant ce générateur
EP0637792A1 (fr) * 1993-08-03 1995-02-08 Siemens Aktiengesellschaft Dispositif de réglage de phase

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5140202A (en) * 1989-06-05 1992-08-18 Hewlett-Packard Company Delay circuit which maintains its delay in a given relationship to a reference time interval
US5160863A (en) * 1989-06-30 1992-11-03 Dallas Semiconductor Corporation Delay circuit using primarily a transistor's parasitic capacitance
US5144173A (en) * 1989-06-30 1992-09-01 Dallas Semiconductor Corporation Programmable delay line integrated circuit having programmable resistor circuit
GB2234371A (en) * 1989-07-07 1991-01-30 Inmos Ltd Clock generation
US5164677A (en) * 1990-01-16 1992-11-17 Digital Equipment Corporation Method and apparatus for synchronizing signals
US5192886A (en) * 1990-03-15 1993-03-09 Hewlett-Packard Company Sub-nanosecond calibrated delay line structure
JP2597739B2 (ja) * 1990-08-24 1997-04-09 株式会社東芝 信号遅延回路、クロック信号発生回路及び集積回路システム
JPH04157379A (ja) * 1990-10-20 1992-05-29 Fujitsu Ltd 遅延測定方式
US5231319A (en) * 1991-08-22 1993-07-27 Ncr Corporation Voltage variable delay circuit
US5231320A (en) * 1991-09-16 1993-07-27 Motorola, Inc. CMOS delay line having duty cycle control
US5317219A (en) * 1991-09-30 1994-05-31 Data Delay Devices, Inc. Compensated digital delay circuit
US5243227A (en) * 1991-11-01 1993-09-07 Hewlett-Packard Company Fine/coarse wired-or tapped delay line
US5233637A (en) * 1991-11-01 1993-08-03 Hewlett-Packard Company System for generating an analog regulating voltage
US5214680A (en) * 1991-11-01 1993-05-25 Hewlett-Packard Company CMOS pseudo-NMOS programmable capacitance time vernier and method of calibration
US5283631A (en) * 1991-11-01 1994-02-01 Hewlett-Packard Co. Programmable capacitance delay element having inverters controlled by adjustable voltage to offset temperature and voltage supply variations
EP0792019B1 (fr) * 1991-11-01 2000-12-20 Hewlett-Packard Company Multiplexeur à ou câblé
JP2937591B2 (ja) * 1991-12-09 1999-08-23 沖電気工業株式会社 基板バイアス発生回路
US5220216A (en) * 1992-01-02 1993-06-15 Woo Ann K Programmable driving power of a CMOS gate
US5227679A (en) * 1992-01-02 1993-07-13 Advanced Micro Devices, Inc. Cmos digital-controlled delay gate
US5298866A (en) * 1992-06-04 1994-03-29 Kaplinsky Cecil H Clock distribution circuit with active de-skewing
US5349612A (en) * 1992-06-19 1994-09-20 Advanced Micro Devices, Inc. Digital serializer and time delay regulator
JP2951802B2 (ja) * 1992-08-07 1999-09-20 シャープ株式会社 クロック発生回路
US5650739A (en) * 1992-12-07 1997-07-22 Dallas Semiconductor Corporation Programmable delay lines
US5408200A (en) * 1992-12-18 1995-04-18 Storage Technology Corporation Intelligent phase detector
US5585754A (en) * 1993-04-02 1996-12-17 Nec Corporation Integrated digital circuit
US5430393A (en) * 1993-05-10 1995-07-04 Motorola, Inc. Integrated circuit with a low-power mode and clock amplifier circuit for same
JP3267756B2 (ja) * 1993-07-02 2002-03-25 株式会社日立製作所 半導体集積回路装置
TW253083B (fr) * 1993-10-05 1995-08-01 Advanced Micro Devices Inc
US5491673A (en) * 1994-06-02 1996-02-13 Advantest Corporation Timing signal generation circuit
US5900761A (en) * 1995-01-24 1999-05-04 Advantest Corporation Timing generating circuit and method
US5489864A (en) * 1995-02-24 1996-02-06 Intel Corporation Delay interpolation circuitry
JP3557275B2 (ja) 1995-03-29 2004-08-25 株式会社ルネサステクノロジ 半導体集積回路装置及びマイクロコンピュータ
US5719514A (en) * 1995-03-31 1998-02-17 Ando Electric Co., Ltd. Delay circuit compensating for variations in delay time
US5673005A (en) * 1995-08-18 1997-09-30 International Business Machine Corporation Time standard circuit with delay line oscillator
KR0146082B1 (ko) * 1995-09-22 1998-12-01 문정환 프로그래머블 아날로그 스위치
KR0172758B1 (ko) * 1995-12-29 1999-03-30 김주용 주파수의 주기조절이 가능한 주파수발생기
TW340262B (en) * 1996-08-13 1998-09-11 Fujitsu Ltd Semiconductor device, system consisting of semiconductor devices and digital delay circuit
US5994937A (en) * 1996-11-06 1999-11-30 International Business Machines Corporation Temperature and power supply adjusted address transition detector
US6236695B1 (en) * 1999-05-21 2001-05-22 Intel Corporation Output buffer with timing feedback
US6181185B1 (en) * 1999-07-14 2001-01-30 Agilent Technologies Low mismatch complementary clock generator
JP3365358B2 (ja) * 1999-07-23 2003-01-08 日本電気株式会社 クロック信号制御回路及び方法並びに同期遅延回路
US6377102B2 (en) * 2000-02-29 2002-04-23 Texas Instruments Incorporated Load equalization in digital delay interpolators
US6339354B1 (en) * 2000-04-03 2002-01-15 Mosel Vitelic, Inc. System and method for eliminating pulse width variations in digital delay lines
US6549081B1 (en) * 2000-07-27 2003-04-15 Agilent Technologies, Inc. Integrator/ comparator control of ring oscillator frequency and duty cycle
EP1286469A1 (fr) * 2001-07-31 2003-02-26 Infineon Technologies AG Circuit d'attaque de sortie pour circuits intégrés et méthode pour commander l'impédance de sortie d'un circuit intégré
US6580304B1 (en) * 2002-03-28 2003-06-17 M/A-Com, Inc. Apparatus and method for introducing signal delay
JP3762988B2 (ja) * 2002-07-09 2006-04-05 独立行政法人産業技術総合研究所 クロック信号タイミング調整のための遅延回路を有するデジタル回路
US20040222832A1 (en) * 2003-05-09 2004-11-11 Chaiyuth Chansungsan Interpolator circuit
US7515669B2 (en) * 2005-09-15 2009-04-07 Etron Technology, Inc. Dynamic input setup/hold time improvement architecture
TWI358902B (en) * 2007-12-31 2012-02-21 Ind Tech Res Inst Signal delay circuit
US9252759B1 (en) * 2014-09-03 2016-02-02 United Memories, Inc. Linear progression delay register
US9350338B2 (en) * 2014-09-03 2016-05-24 United Memories, Inc. Linear progression delay register
US10284188B1 (en) 2017-12-29 2019-05-07 Texas Instruments Incorporated Delay based comparator
US10673452B1 (en) 2018-12-12 2020-06-02 Texas Instruments Incorporated Analog-to-digital converter with interpolation
US10673456B1 (en) 2018-12-31 2020-06-02 Texas Instruments Incorporated Conversion and folding circuit for delay-based analog-to-digital converter system
US11316526B1 (en) 2020-12-18 2022-04-26 Texas Instruments Incorporated Piecewise calibration for highly non-linear multi-stage analog-to-digital converter
US11387840B1 (en) 2020-12-21 2022-07-12 Texas Instruments Incorporated Delay folding system and method
US11309903B1 (en) * 2020-12-23 2022-04-19 Texas Instruments Incorporated Sampling network with dynamic voltage detector for delay output
US11438001B2 (en) 2020-12-24 2022-09-06 Texas Instruments Incorporated Gain mismatch correction for voltage-to-delay preamplifier array
US11962318B2 (en) 2021-01-12 2024-04-16 Texas Instruments Incorporated Calibration scheme for a non-linear ADC
US11316525B1 (en) 2021-01-26 2022-04-26 Texas Instruments Incorporated Lookup-table-based analog-to-digital converter
US11881867B2 (en) 2021-02-01 2024-01-23 Texas Instruments Incorporated Calibration scheme for filling lookup table in an ADC

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0012839A1 (fr) * 1978-12-22 1980-07-09 International Business Machines Corporation Méthode et dispositif d'ajustement des différents retards de plaquettes semiconductrices par un changement de la tension de service
EP0046482A1 (fr) * 1980-05-16 1982-03-03 International Business Machines Corporation Circuit pour l'égalisation des temps de réponse de pastilles semi-conductrices reliées entre elles
EP0236525A1 (fr) * 1986-03-12 1987-09-16 Deutsche ITT Industries GmbH Ligne à retard intégrée pour signaux numériques utilisant des transistors à effet de champ
GB2197553A (en) * 1986-10-07 1988-05-18 Western Digital Corp Phase-locked loop delay line

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA945641A (en) * 1970-04-27 1974-04-16 Tokyo Shibaura Electric Co. Logic circuit using complementary type insulated gate field effect transistors
US3914702A (en) * 1973-06-01 1975-10-21 Rca Corp Complementary field-effect transistor amplifier
US3855549A (en) * 1973-08-24 1974-12-17 Rca Corp Circuit, such as cmos crystal oscillator, with reduced power consumption
JPS5949020A (ja) * 1982-09-13 1984-03-21 Toshiba Corp 論理回路
EP0390226A1 (fr) * 1984-07-31 1990-10-03 Yamaha Corporation Circuit d'absorption du vacillement
US4700089A (en) * 1984-08-23 1987-10-13 Fujitsu Limited Delay circuit for gate-array LSI
JPS6324712A (ja) * 1986-07-17 1988-02-02 Toshiba Corp Ｍｏｓ型半導体回路
JPS6346011A (ja) * 1986-08-13 1988-02-26 Hitachi Ltd 遅延回路
JPS6369314A (ja) * 1986-09-11 1988-03-29 Sony Corp Ｃｍｏｓ回路を用いた可変遅延装置
JPH0740437B2 (ja) * 1986-11-19 1995-05-01 日本電気株式会社 遅延回路
US4771196A (en) * 1987-08-05 1988-09-13 California Institute Of Technology Electronically variable active analog delay line

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0012839A1 (fr) * 1978-12-22 1980-07-09 International Business Machines Corporation Méthode et dispositif d'ajustement des différents retards de plaquettes semiconductrices par un changement de la tension de service
EP0046482A1 (fr) * 1980-05-16 1982-03-03 International Business Machines Corporation Circuit pour l'égalisation des temps de réponse de pastilles semi-conductrices reliées entre elles
EP0236525A1 (fr) * 1986-03-12 1987-09-16 Deutsche ITT Industries GmbH Ligne à retard intégrée pour signaux numériques utilisant des transistors à effet de champ
GB2197553A (en) * 1986-10-07 1988-05-18 Western Digital Corp Phase-locked loop delay line

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0476585A2 (fr) * 1990-09-18 1992-03-25 Fujitsu Limited Générateur de retard de référence et dispositif électronique utilisant ce générateur
EP0476585A3 (en) * 1990-09-18 1992-08-19 Fujitsu Limited Reference delay generator and electronic device using the same
US5216302A (en) * 1990-09-18 1993-06-01 Fujitsu Limited Reference delay generator and electronic device using the same
EP0637792A1 (fr) * 1993-08-03 1995-02-08 Siemens Aktiengesellschaft Dispositif de réglage de phase

Also Published As

Publication number Publication date
CA1291541C (fr) 1991-10-29
SE8902633L (sv) 1990-02-03
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GB2222334A (en) 1990-02-28
JPH02141123A (ja) 1990-05-30
GB8917247D0 (en) 1989-09-13
US4899071A (en) 1990-02-06
SE8902633D0 (sv) 1989-08-01

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