FR2796225A1 - Circuit amplificateur separateur de sortie - Google Patents

Abstract

Un circuit amplificateur-séparateur de sortie comporte un circuit de sortie CMOS (QP1, QN1). Un circuit de combinaison (2, 3, 4, 5) est placé entre une borne d'entrée (Vin) du circuit amplificateur-séparateur de sortie et le circuit de sortie CMOS. Ce circuit de combinaison diminue temporairement un signal émis vers une borne d'entrée de grille du circuit de sortie CMOS lorsque le signal s'élève d'un niveau de potentiel bas vers un niveau de potentiel haut, et il l'augmente temporairement lorsque le signal descend du niveau de potentiel haut vers le niveau de potentiel bas. Il est ainsi possible d'éviter un dépassement positif, un dépassement négatif et une suroscillation d'un signal de sortie.

Description

CIRCUIT AMPLIFICATEUR-SEPARATEUR DE SORTIE

La présente invention concerne un circuit amplificateur-

séparateur de sortie utilisé dans un circuit intégré à semiconducteur.

Cette invention concerne plus particulièrement un circuit amplificateur-

séparateur de sortie constitué par un dispositif CMOS.

Au cours des dernières années, avec l'augmentation de la vi-

tesse d'un traitement de signal numérique, une vitesse de traitement éle-

vée a également été exigée dans un circuit amplificateur-séparateur de sortie. A titre de circuit amplificateur-séparateur de sortie classique, on

connaît un circuit amplificateur-séparateur de sortie ayant une configura-

tion CMOS, utilisant un transistor capable de fournir un courant d'attaque

élevé, pour augmenter la vitesse de traitement. La figure 14 est un sché-

ma de circuit montrant une configuration grossière d'un circuit amplifica-

teur-séparateur de sortie classique. Le circuit amplificateur-séparateur de sortie classique comprend un circuit inverseur 91 remplissant la fonction d'étage d'entrée d'attaque et un circuit de sortie CMOS final dans lequel

un transistor MOS à canal p, QP0, capable de fournir un courant d'atta-

que élevé, et un transistor MOS à canal n, QN0, sont connectés en série l'un à l'autre. Un condensateur de charge CL est connecté à la borne de

sortie du circuit de sortie CMOS final, connectée au noeud entre le tran-

sistor MOS à canal p, QP0, et le transistor MOS à canal n, QN0.

On décrira ci-dessous le fonctionnement du circuit amplifica-

teur-séparateur de sortie classique. La figure 15 est un diagramme tem-

porel montrant le fonctionnement du circuit amplificateur-séparateur de

sortie classique. Dans le fonctionnement du circuit amplificateur-

séparateur de sortie classique, lorsqu'un signal d'entrée Vin appliqué à l'entrée du circuit inverseur 91 est à un niveau bas ou "B", un signal de

sortie A0 du circuit inverseur 91 passe à un niveau haut ou "H", le tran-

sistor MOS à canal p, QPO, est bloqué, et le transistor MOS à canal n, QNO0, est rendu conducteur. De cette manière, le condensateur de charge

CL est dans un état déchargé, et un signal de sortie VoutO de l'amplifi-

cateur-séparateur de sortie passe à un niveau "B".

Lorsque le niveau du signal d'entrée Vin passe d'un niveau "B" à un niveau "H ", le niveau du signal de sortie AO du circuit inverseur 91 passe d'un niveau "H" à un niveau "B", le transistor MOS à canal p, QPO, devient conducteur, et le transistor MOS à canal n, QNO, est bloqué. De cette manière, le condensateur de charge CL est chargé, et le signal de sortie VoutO passe à un niveau "H". De plus, lorsque le niveau du signal d'entrée Vin passe à nouveau d'un niveau "H" à un niveau "B", le niveau du signal de sortie AO du circuit inverseur 91 passe d'un niveau "B" à un niveau "H", le transistor MOS à canal p, QPO, est bloqué, et le transistor MOS à canal n, QNO, devient conducteur. De cette manière, des charges

électriques emmagasinées dans le condensateur de charge CL sont dé-

chargées, et le signal de sortie VoutO passe à un niveau "B".

Dans le but d'augmenter la vitesse de traitement du circuit am-

plificateur-séparateur de sortie, on donne une valeur élevée au courant d'attaque que peuvent fournir le transistor MOS à canal p, QPO, et le transistor MOS à canal n, QNO, remplissant la fonction de transistors de sortie. Dans ce cas, lorsque le condensateur de charge CL est grand, les inductances du condensateur de charge CL et d'un conducteur ou autre

résonnent. Lorsque le signal de sortie VoutO monte ou descend, il se pro-

duit un dépassement positif, un dépassement négatif et une suroscilla-

tion. On décrira ci-dessous, en se référant à la figure 16, le principe qui

est à la base de l'apparition d'une suroscillation et de phénomènes simi-

laires. La figure 16 est un schéma de circuit montrant un circuit équiva-

lent grossier du circuit amplificateur-séparateur de sortie classique, dans un état dans lequel un signal ayant un niveau "B" est émis, c'est-àdire

que le transistor MOS à canal n, QNO, devient conducteur.

Dans le circuit équivalent du circuit amplificateur-séparateur de sortie classique, le transistor MOS à canal n, QNO, est représenté par un circuit dans lequel une source de courant 92 et une résistance à l'état conducteur, Ron, sont connectées en parallèle l'une sur l'autre. Une

charge connectée à une borne de sortie 93 du circuit amplificateur-

séparateur de sortie est exprimée par un circuit obtenu de façon qu'une

inductance 94 constituée par un fil, une piste sur une carte de circuit im-

primé, un fil de connexion d'un circuit intégré ou un élément similaire, soit

connectée en série avec un condensateur de charge 95. De cette ma-

nière, un circuit équivalent comprenant le circuit amplificateurséparateur de sortie et la charge constitue un circuit résonnant LCR. Une fréquence de résonance f0 du circuit résonnant LCR et une valeur 0 obtenue à la fréquence de résonance sont exprimées par les équations suivantes f0 = 1/2 (27.SQRT(LC)) e = jcoO0.L/Ron avec 27rf0 = coO, et SQRT(X) représentant la racine carrée de X. Dans ce cas, au fur et à mesure qu'on augmente le courant

d'attaque que peut fournir le transistor de sortie, pour augmenter la vi-

tesse de traitement du circuit amplificateur-séparateur de sortie, la ré-

sistance à l'état conducteur, Ron, du transistor de sortie diminue. Par conséquent, la valeur 0 augmente et le circuit amplificateur-séparateur de sortie résonne sous l'effet d'un changement du niveau du signal d'entrée VinO passant d'un niveau "H" à un niveau "B", ce qui fait qu'il se produit

une suroscillation, ou autre, du signal de sortie VoutO.

Conformément à l'art antérieur décrit ci-dessus, lorsque le cou-

rant d'attaque que peut fournir le transistor de sortie est excessivement

augmenté pour augmenter la vitesse de traitement du circuit amplifica-

teur-séparateur de sortie, un dépassement positif, un dépassement né-

gatif et une suroscillation se produisent lorsque le signal de sortie VoutO monte ou descend. Le dépassement positif, le dépassement négatif et la suroscillation peuvent produire du bruit dans une transmission de signal et peuvent occasionner un fonctionnement erroné d'un système à circuits logiques. De plus, le dépassement positif, le dépassement négatif et la

suroscillation peuvent être un facteur qu'on appelle une réflexion para-

site, qui produit des ondes occasionnant un brouillage pour un autre équipement électronique. Une augmentation du courant d'attaque que peut fournir le transistor de sortie est donc limitée à un niveau spécifique,

et un fonctionnement rapide désiré ne peut pas être obtenu.

La présente invention a été faite en considérant les circonstan-

ces ci-dessus. Un but de cette invention est d'obtenir un circuit amplifi-

cateur-séparateur de sortie rapide qui réduise le dépassement positif, le dépassement négatif et la suroscillation d'un signal de sortie, pour éviter un fonctionnement erroné, et qui soit capable de fournir un courant d'at-

taque élevé.

Selon un premier aspect de la présente invention, une unité de correction diminue un signal émis par une unité de sortie lorsque le signal s'élève à partir d'un premier niveau de potentiel relativement bas (niveau "B") vers un second niveau de potentiel relativement haut (niveau "H"), et augmente temporairement le signal lorsque le signal descend du second niveau de potentiel relativement haut vers le premier niveau de potentiel relativement bas. De cette manière, lorsque le signal de sortie s'élève, une tension appliquée à la grille de l'unité de sortie est temporairement

augmentée immédiatement avant qu'un dépassement positif ne se pro-

duise, et par conséquent on peut atténuer la montée du signal de sortie.

Lorsque le signal de sortie descend, une tension appliquée à la grille de l'unité de sortie est temporairement diminuée immédiatement avant qu'un dépassement négatif ne se produise, et par conséquent on peut atténuer

une descente du signal de sortie.

Selon un second aspect de la présente invention, une unité de

correction applique temporairement une polarisation inverse pour atté-

nuer une montée d'un signal de sortie du circuit amplificateur-séparateur de sortie, lorsqu'un signal émis par une unité de sortie s'élève à partir d'un premier niveau de potentiel relativement bas vers un second niveau

de potentiel relativement haut, et applique temporairement une polarisa-

tion inverse pour atténuer la diminution du signal de sortie du circuit am-

plificateur-séparateur de sortie lorsque le signal émis par l'unité de sortie descend à partir du second niveau de potentiel relativement haut vers le premier niveau de potentiel relativement bas. De cette manière, lorsque le signal de sortie monte, on peut atténuer temporairement la montée du signal de sortie immédiatement avant qu'un dépassement positif ne se

produise. Lorsque le signal de sortie descend, on peut atténuer temporai-

rement la descente du signal de sortie immédiatement avant qu'un dé-

passement négatif ne se produise.

Dans l'invention conforme aux premier et second aspects de la présente invention, le moment auquel le signal émis par l'unité de sortie

est temporairement diminué ou augmenté, ou le moment auquel la mon-

tée ou la descente du signal de sortie du circuit amplificateurséparateur de sortie est atténuée, est ajusté par une première unité d'ajustement. Par conséquent, le signal émis par l'unité de sortie peut être commandé temporairement pour diminuer ou augmenter, ou bien la descente ou la montée du signal de sortie du circuit amplificateurséparateur de sortie

peut être atténuée à un moment approprié, en fonction des caractéristi-

ques (capacité et autres) d'une charge connectée.

Selon le troisième aspect de la présente invention, une unité de correction augmente ou diminue temporairement le signal émis par une unité de sortie à un moment qui dépend de la montée ou de la descente du signal de sortie de l'unité de sortie. De cette manière, lorsque le signal

de sortie monte, une tension appliquée à la grille de l'unité de sortie est -

temporairement augmentée immédiatement avant qu'un dépassement po-

sitif ne se produise, et par conséquent il est possible d'atténuer la mon-

tée du signal de sortie. Lorsque le signal de sortie descend, la tension

appliquée à la grille de l'unité de sortie est temporairement diminuée im-

médiatement avant qu'un dépassement négatif ne se produise, et par conséquent il est possible d'atténuer la descente du signal de sortie. De plus, même si un moment n'est pas fixé, le signal peut être diminué ou augmenté temporairement à un moment approprié sous la dépendance

des caractéristiques d'une charge connectée.

Dans l'invention conforme aux premier à troisième aspects de la présente invention, la longueur de l'intervalle de temps pendant lequel un

signal émis par l'unité de sortie est temporairement diminué ou augmen-

té, ou bien la longueur de l'intervalle de temps pendant lequel la montée ou la descente du signal de sortie du circuit amplificateur-séparateur de sortie est atténuée, est ajusté par une seconde unité d'ajustement, de

façon que la descente ou la montée du signal puisse être empêchée tem-

porairement pendant un temps approprié, en fonction des caractéristiques

d'une charge devant être connectée.

D'autres caractéristiques et avantages de la présente invention

seront mieux compris à la lecture de la description qui va suivre de mo-

des de réalisation, donnés à titre d'exemples non limitatifs. La suite de la

description se réfère aux dessins annexés dans lesquels:

La figure 1 est un schéma de circuit montrant la configuration grossière d'un circuit amplificateur-séparateur de sortie conforme au premier mode de réalisation de la présente invention; La figure 2 est un schéma de circuit montrant la configuration

d'un circuit sélecteur conforme à un premier mode de réalisation repré-

senté sur la figure 1; La figure 3 est un schéma de circuit montrant la configuration d'un circuit de retard conforme au premier mode de réalisation représenté sur la figure 1;

La figure 4 est un diagramme temporel montrant le fonctionne-

ment du circuit amplificateur-séparateur de sortie conforme au premier mode de réalisation; La figure 5 est un schéma de circuit montrant la configuration grossière d'un circuit amplificateur-séparateur de sortie conforme à un second mode de réalisation de la présente invention; La figure 6 est un schéma de circuit montrant la configuration grossière d'un circuit de commande de sélecteur conforme au second mode de réalisation représenté sur la figure 5; La figure 7 est un schéma de circuit montrant la configuration d'un circuit sélecteur conforme au second mode de réalisation représenté sur les figures 5 et 6; La figure 8 est un schéma de circuit montrant la configuration d'une bascule de type D avec INSTAURATION conforme au second mode de réalisation représenté sur la figure 6; La figure 9 est un schéma de circuit montrant la configuration d'une bascule de type D avec INSTAURATION/RESTAURATION conforme au second mode de réalisation représenté sur la figure 6;

La figure 10 est un diagramme temporel montrant le fonction-

nement du circuit amplificateur-séparateur de sortie conforme au second mode de réalisation; La figure 11 est un schéma de circuit montrant la configuration grossière d'un circuit amplificateur-séparateur de sortie conforme à un troisième mode de réalisation de la présente invention; La figure 12 est un schéma de circuit montrant la configuration

d'un circuit sélecteur conforme au troisième mode de réalisation repré-

senté sur la figure 11;

La figure 13 est un diagramme temporel montrant le fonction-

nement du circuit amplificateur-séparateur de sortie conforme au troisième mode de réalisation;

La figure 14 est un schéma de circuit montrant une configura-

tion grossière d'un circuit amplificateur-séparateur de sortie classique;

La figure 15 est un diagramme temporel montrant le fonction-

nement du circuit amplificateur-séparateur de sortie classique; et

La figure 16 est un schéma de circuit montrant un circuit équi-

valent grossier du circuit amplificateur-séparateur de sortie classique.

La figure 1 est un schéma de circuit montrant la configuration grossière d'un circuit amplificateur-séparateur de sortie conforme à un

premier mode de réalisation de la présente invention. Le circuit amplifi-

cateur-séparateur de sortie conforme au premier mode de réalisation

comprend un circuit inverseur I qui reçoit un signal d'entrée Vin prove-

nant de l'extérieur du circuit amplificateur-séparateur de sortie, pour émettre un signal inversé, un circuit de retard 2 qui reçoit un signal de sortie A1 du circuit inverseur 1 pour émettre un signal retardé, un circuit OU-EXCLUSIF (ou en abrégé OU-EX) 3 qui reçoit le signal de sortie A1

provenant du circuit inverseur 1 et un signal de sortie provenant du cir-

cuit de retard 2, pour effectuer une opération logique OU-EXCLUSIF, un circuit de retard 4 qui reçoit un signal de sortie du circuit OU-EX 3 pour

émettre un signal retardé, un circuit sélecteur 5 qui reçoit le signal d'en-

trée Vin, le signal de sortie A1 du circuit inverseur 1 et un signal de sortie du circuit de retard 4, pour émettre sélectivement le signal d'entrée Vin ou le signal de sortie A1 du circuit inverseur 1, en fonction d'un niveau logique (niveau "H" ou niveau "B") du signal de sortie du circuit de retard , et un circuit de sortie CMOS final qui utilise à titre de signal d'entrée de

grille un signal de sortie C1 du circuit sélecteur 5.

Le circuit de sortie CMOS final est constitué par un transistor MOS à canal p, QP1, et par un transistor MOS à canal n, QN1, qui sont disposés en série l'un par rapport à l'autre entre une alimentation et la masse et sont capables de fournir des courants d'attaque élevés, et un signal de sortie Voutl du circuit amplificateur-séparateur de sortie est émis par un noeud entre le transistor QP1 et le transistor QN1. Le circuit OU-EX 3 reçoit sur une borne d'entrée Xli le signal de sortie A1 et reçoit sur l'autre borne d'entrée X12 le signal de sortie du circuit de retard 2, pour effectuer une opération logique OU-EXCLUSIF. Lorsque le niveau logique du signal d'entrée Vin ne change pas,

le niveau logique du signal A1 ne change également pas, et le niveau lo-

gique du signal de sortie du circuit de retard 2 ne change également pas.

Par conséquent, le niveau logique du signal A1 et le niveau logique du

signal de sortie du circuit de retard 2 sont mutuellement égaux, et le cir-

cuit OU-EX 3 émet un signal à un niveau "B". Au contraire, lorsque le ni-

veau logique du signal d'entrée Vin change, le niveau logique du signal de sortie A1 change, et le niveau logique du signal de sortie du circuit de

retard 2 change également au bout d'une durée de retard prédéterminée.

Pendant un intervalle de temps après le changement du niveau logique du signal de sortie A1, jusqu'à l'écoulement d'une durée de retard obtenue par le circuit de retard 2, le niveau logique du signal de sortie A1

et le niveau logique du signal de sortie du circuit de retard 2 sont mu-

tuellement différents. Par conséquent, le circuit OU-EX 3 émet un signal à un niveau "H". Plus précisément, lorsque le niveau logique du signal

d'entrée Vin change, le circuit OU-EX 3 émet un signal sous forme d'im-

pulsion dont le niveau logique change dans l'ordre suivant: niveaux "B", "H", et "B". Le signal sous forme d'impulsion qui est émis par le circuit OU-EX 3 est retardé par le circuit de retard 4 et il est ensuite appliqué au

circuit sélecteur 5.

La figure 2 est un schéma de circuit montrant la configuration du circuit sélecteur 5 représenté sur la figure 1. Le circuit sélecteur 5 comprend des circuits inverseurs 8 et 9 et des éléments de commutation

6 et 7. Les circuits inverseurs 8 et 9 émettent un signal SlA ayant un ni-

veau logique égal à celui d'un signal de sortie du circuit de retard 4 et qui

provient d'une borne d'entrée X23, et un signal S1B ayant un niveau logi-

que inverse de celui du signal de sortie et qui provient de la borne d'en-

trée X23, respectivement. Les éléments de commutation 6 et 7 sont blo-

qués/débloqués en fonction des niveaux logiques des signaux SlA et S1B

pour connecter l'une des bornes d'entrée X21 et X22 à une borne de sor-

tie YS1. De cette manière, lorsque le signal de sortie du circuit de retard

4 est à un niveau "H", la borne d'entrée X22 est sélectionnée pour émet-

tre le signal d'entrée Vin. Lorsque le signal de sortie du circuit de retard 4 est à un niveau "B", la borne d'entrée X21 est sélectionnée pour émettre le signal de sortie A1. La figure 3 est un schéma de circuit montrant la configuration des circuits de retard 2 et 4 représentés sur la figure 1. Les circuits de

retard 2 et 4 ont une multiplicité de circuits de retard 10(1), 10(2),...

(n). On peut régler la valeur de retard en changeant le nombre "n" de circuits de retard qui sont utilisés. De cette manière, il est possible de

régler un signal sous forme d'impulsion qui est émis vers la borne d'en-

trée X23 du circuit sélecteur 5. Plus précisément, en réglant la valeur de retard du circuit de retard 2, on peut régler la durée pendant laquelle le signal sous forme d'impulsion représente un niveau "H". En réglant la valeur de retard du circuit de retard 4, on peut régler une durée qui s'écoule après le changement du niveau logique du signal d'entrée Vin,

jusqu'à ce que le signal sous forme d'impulsion représente un niveau "H".

Le circuit de sortie CMOS final constitué par le transistor MOS à canal p, QP1, et le transistor MOS à canal n, QN1, correspond à l'unité de sortie conforme à la présente invention. Le circuit de combinaison constitué par le circuit de retard 2, le circuit OU-EX 3, le circuit de retard 4 et le circuit sélecteur 5 correspond à l'unité de correction conforme à la présente invention. Le circuit de retard 4 correspond à la première unité de réglage conforme à la présente invention, et le circuit de retard 2

correspond à la seconde unité de réglage conforme à la présente inven-

tion. Dans la configuration décrite ci-dessus, on décrira ci-dessous le

fonctionnement du premier mode de réalisation en se référant à un dia-

gramme temporel. La figure 4 est un diagramme temporel montrant le fonctionnement d'un circuit amplificateur-séparateur de sortie conforme

au premier mode de réalisation. Dans le fonctionnement du circuit ampli-

ficateur-séparateur de sortie conforme au premier mode de réalisation,

lorsque le signal d'entrée Vin est stable à un niveau "B" pendant une du-

rée suffisante, égale ou supérieure à une durée obtenue en ajoutant la durée de retard obtenue par le circuit de retard 2 à la durée de retard

obtenue par le circuit de retard 4, le signal de sortie A1 du circuit inver-

seur 1 passe à un niveau "H", un signal de sortie B1 du circuit OU-EX 3 passe à un niveau "B", et le signal de sortie du circuit de retard 4 passe

également à un niveau "B".

Du fait que le signal de sortie du circuit de retard 4 est au ni- veau "B", le circuit sélecteur 5 sélectionne le signal A1, et le signal de sortie Cl du circuit sélecteur 5 passe à un niveau "H". De cette manière, le transistor QP1 est bloqué, et le transistor QN1 est débloqué. Un condensateur de charge, non représenté, connecté à la borne de sortie de l'amplificateur-séparateur de sortie, est placé dans un état déchargé, et le signal de sortie Voutl du circuit amplificateur-séparateur de sortie

passe à un niveau "B".

Lorsque le signal d'entrée Vin s'élève, c'est-à-dire lorsque le niveau du signal d'entrée Vin passe d'un niveau "B" à un niveau "H", le

signal de sortie A1 du circuit inverseur 1 passe d'un niveau "H" à un ni-

veau "B". Comme décrit ci-dessus, le signal sous forme d'impulsion dont le niveau logique change dans l'ordre suivant: niveaux "B", "H", et "B",

est émis par le circuit OU-EX 3, retardé par le circuit de retard 4, et en-

suite appliqué au circuit sélecteur 5. Le circuit sélecteur 5 sélectionne et émet le signal de sortie A1. Cependant, le signal d'entrée Vin ayant un

niveau logique inverse du niveau logique du signal de sortie A1 est sé-

lectionné et émis seulement pendant l'intervalle de temps au cours du-

quel le signal sous forme d'impulsion qui provient de la borne d'entrée X23 est maintenu à un niveau "H". Plus précisément, le signal de sortie Cl du circuit sélecteur 5 est commuté dans l'ordre suivant: "signal Ai",

"signal d'entrée Vin", et "signal Ai".

Lorsque le circuit sélecteur 5 sélectionne le signal de sortie A1 avant que le signal d'entrée Vin soit sélectionné, le signal de sortie A1 passe à un niveau "B" pour débloquer le transistor QP1 et pour bloquer le transistor QN1. La charge du condensateur de charge, non représentée, est commencée, et le niveau du signal de sortie Voutl s'élève. Après une opération de retard effectuée par le circuit de retard 4, un signal sous

forme d'impulsion qui est appliqué au circuit sélecteur 5 passe à un ni-

veau "H", et le circuit sélecteur 5 sélectionne le signal d'entrée Vin ayant

le niveau "H". De cette manière, le transistor QP1 est bloqué, et le tran-

sistor QN1 est débloqué, ce qui interrompt temporairement la charge du condensateur de charge, ou un courant circulant dans des composants inductifs tels qu'un fil, une piste sur une carte de circuit imprimé et un fil

de connexion d'un circuit intégré.

Cette interruption se poursuit pendant l'intervalle de temps au

cours duquel le signal sous forme d'impulsion appliqué au circuit sélec-

teur 5 est maintenu au niveau "H", c'est-à-dire pendant une durée de re-

tard produite par le circuit de retard 2. De cette manière, on peut atténuer

un dépassement positif et une suroscillation. Apres l'expiration de la du-

rée de retard produite par le circuit de retard 2, le signal sous forme d'impulsion qui est appliqué au circuit sélecteur 5 passe à nouveau au niveau "B". Lorsque le circuit sélecteur 5 sélectionne le signal de sortie A1 placé à nouveau au niveau "B", le transistor QP1 est débloqué, et le transistor QN1 est bloqué. Le condensateur de charge est chargé et le

signal de sortie Voutl passe au niveau "H".

De plus, lorsque le signal d'entrée Vin descend, c'est-à-dire

lorsque le niveau du signal d'entrée Vin passe d'un niveau "H" à un ni-

veau "B", le niveau du signal de sortie A1 du circuit inverseur 1 passe d'un niveau "B" a un niveau "H". Comme décrit ci-dessus, le signal sous forme d'impulsion dont le niveau logique change dans l'ordre suivant:

niveaux "B", "H" et "B", est émis par le circuit OU-EX 3, retardé par le cir-

cuit de retard 4, et ensuite appliqué au circuit sélecteur 5. Le circuit sé-

lecteur 5 sélectionne et émet le signal de sortie A1. Cependant, le signal d'entrée Vin ayant un niveau logique inverse du niveau logique du signal de sortie A1 est sélectionné et émis seulement pendant l'intervalle de temps au cours duquel le signal sous forme d'impulsion provenant de la borne d'entrée X23 est maintenu à un niveau "H". Plus précisément, le

signal de sortie Cl du circuit sélecteur 5 est commuté dans l'ordre sui-

vant: "signal Ai", "signal d'entrée Vin" et "signal AI".

Lorsque le circuit sélecteur 5 sélectionne le signal de sortie A1 avant que le signal d'entrée Vin soit sélectionné, le signal de sortie A1 passe à un niveau "H" pour bloquer le transistor QP1 et pour débloquer le transistor QN1. La charge du condensateur de charge est commencée, et

le niveau du signal de sortie Voutl descend. Après une opération de re-

tard effectuée par le circuit de retard 4, un signal sous forme d'impulsion

appliqué au circuit sélecteur 5 passe à un niveau "H", et le circuit sélec-

teur 5 sélectionne le signal d'entrée Vin ayant le niveau "B". De cette manière, le transistor QP1 est débloqué, et le transistor QN1 est bloqué, ce qui interrompt temporairement la charge du condensateur de charge ou un courant circulant dans des composants inductifs tels qu'un fil, une piste sur une carte de circuit imprimé et un fil de connexion d'un circuit intégré. Cette interruption continue pendant l'intervalle de temps au

cours duquel le signal sous forme d'impulsion appliqué au circuit sélec-

teur 5 est maintenu au niveau "H", c'est-à-dire pendant un retard qui est produit par le circuit de retard 2. De cette manière, on peut atténuer un dépassement positif et une suroscillation. Après l'écoulement de la durée de retard qui est produite par le circuit de retard 2, le signal sousforme d'impulsion qui est appliqué au circuit sélecteur 5 passe à nouveau au niveau "B". Lorsque le circuit sélecteur 5 sélectionne le signal de sortie A1 placé à nouveau au niveau "H", le transistor QP1 est bloqué, et le transistor QN1 est débloqué. Le condensateur de charge est dans un état

déchargé, et le signal de sortie Voutl passe à un niveau "B".

Comme décrit ci-dessus, conformément au premier mode de réalisation, immédiatement avant que le signal de sortie Voutl du circuit

de sortie CMOS final n'effectue un dépassement positif, une tension ap-

pliquée à l'électrode de grille du circuit de sortie CMOS final est temporai-

rement augmentée pour atténuer la montée du signal de sortie Voutl. En outre, immédiatement avant que le signal de sortie Voutl n'effectue un dépassement négatif, la tension appliquée à l'électrode de grille du circuit de sortie CMOS final est temporairement diminuée pour atténuer une descente du signal de sortie Voutl. Par conséquent, il est possible de réduire le dépassement positif, le dépassement négatif et la suroscillation

du signal de sortie, pour éviter un fonctionnement erroné, et il est possi-

ble d'améliorer le courant d'attaque que peut fournir le circuit amplifica-

teur-séparateur de sortie, pour augmenter une vitesse de traitement.

On peut changer les valeurs de retard des circuits de retard 2 et 4. Lorsqu'on règle les valeurs de retard des circuits de retard 2 et 4, il est possible de régler le moment auquel la tension appliquée à l'électrode de grille du circuit de sortie est temporairement augmentée ou diminuée,

et la longueur de l'intervalle de temps pendant lequel la tension est tem-

porairement augmentée ou diminuée, en fonction des caractéristiques

(capacité ou autres) de la charge connectée à la borne de sortie du cir-

cuit amplificateur-séparateur de sortie. Par conséquent, il n'est pas né-

cessaire de préparer un circuit amplificateur-séparateur de sortie pour

chacune des caractéristiques de la charge, et les coûts peuvent être ré-

duits. Une durée de retard obtenue par le circuit de combinaison consti-

tué par le circuit de retard 2, le circuit OU-EX 3, le circuit de retard 4 et le circuit sélecteur 5, pour réduire le dépassement positif, le dépassement négatif et la suroscillation, est suffisamment courte. La durée de retard

est appropriée pour un fonctionnement rapide du circuit amplificateur-

séparateur de sortie.

La figure 5 est un schéma de circuit montrant la configuration grossière d'un circuit amplificateur-séparateur de sortie conforme à un

second mode de réalisation de la présente invention. Le circuit amplifi-

cateur-séparateur de sortie conforme au second mode de réalisation comprend un circuit ET 11 qui reçoit un signal d'entrée Vin et un signal

de restauration provenant de l'extérieur du circuit amplificateur-

séparateur de sortie, un circuit inverseur 12 qui reçoit un signal de sortie

du circuit ET 11 et inverse le signal de sortie pour émettre le signal inver-

sé, un circuit de commande de sélecteur 81, un circuit sélecteur 13 qui

reçoit un signal de sortie du circuit ET 11 et un signal de sortie A2 du cir-

cuit inverseur 12, pour effectuer une sélection sous la dépendance du

niveau logique d'un signal de sortie B2 du circuit de commande de sé-

lecteur 81, et un circuit de sortie CMOS final qui utilise à titre de signal

d'entrée de grille un signal de sortie C2 du circuit sélecteur 13.

Le circuit de sortie CMOS final est constitué par un transistor

MOS à canal p, QP2, et un transistor MOS à canal n, QN2, qui sont dis-

posés en série l'un par rapport à l'autre entre une alimentation et la masse et sont capables de fournir des courants d'attaque élevés, et un signal de sortie Vout2 du circuit amplificateur-séparateur de sortie est

émis par un noeud entre le transistor QP2 et le transistor QN2.

La figure 6 est un schéma de circuit montrant la configuration grossière du circuit de commande de sélecteur 81 représenté sur la figure 5. Le circuit de commande de sélecteur 81 comprend un circuit ET 14 qui reçoit le signal de sortie Vout2 et le signal de restauration et effectue une opération logique ET, un comparateur 15 qui reçoit un signal de sortie du circuit ET 14 et effectue une comparaison par référence à la moitié d'un potentiel VDD, un circuit de retard 16 qui reçoit le signal d'entrée Vin et retarde le signal d'entrée Vin pour émettre le signal retardé, une bascule de type D avec INSTAURATION (qu'on appellera ci-après bascule D avec INSTAURATION) 17 qui reçoit un signal de sortie du circuit de retard 16 par une borne d'entrée T1, qui reçoit un signal A2 par une borne d'entrée D1, et qui reçoit un signal de sortie du comparateur 15 par une borne d'entrée S1, et un circuit sélecteur 18 qui a une borne d'entrée X51 reliée à la masse, qui reçoit un signal de sortie du comparateur 15 par une borne d'entrée X52, et qui effectue une sélection sous la dépendance du

niveau logique d'un signal de sortie de la bascule D avec INSTAURA-

TION. Le circuit de commande de sélecteur 81 comporte en outre un

* circuit ET 19 qui reçoit le signal de sortie Vout2 et le signal de restaura-

tion et effectue une opération logique ET, un comparateur 20 qui reçoit

un signal de sortie du circuit ET 19 et effectue une comparaison par réfé-

rence à la moitié d'un potentiel VDD, un circuit inverseur 21 qui reçoit un signal de sortie du comparateur 20 et inverse le signal de sortie pour émettre le signal inversé, un circuit inverseur 22 qui reçoit le signal C2 et inverse le signal C2 pour émettre le signal inversé, un circuit de retard 23 qui reçoit un signal de sortie du circuit inverseur 22 et retarde le signal

de sortie pour émettre le signal retardé, une bascule de type D avec INS-

TAURATION/RESTAURATION (qu'on appellera ci-après une bascule D

avec INSTAURATION/RESTAURATION) 24, qui reçoit un signal de res-

tauration par une borne d'entrée R2, qui reçoit un signal de sortie du cir-

cuit de retard 23 par une borne d'entrée T2, qui reçoit le signal d'entrée Vin par une borne d'entrée D2, et qui reçoit un signal de sortie du circuit inverseur 21 par une borne d'entrée S2, un circuit sélecteur 25 qui a une borne d'entrée X61 connectée à une alimentation, qui reçoit un signal de sortie du comparateur 21 par une borne d'entrée X62, et qui effectue une sélection sous la dépendance d'un signal de sortie de la bascule D avec INSTAURATION/RESTAURATION 24, un circuit inverseur 26 qui reçoit un signal de sortie du circuit sélecteur 25 et inverse le signal de sortie pour émettre le signal inversé, et un circuit sélecteur 27 qui reçoit le signal de

sortie D2 du circuit sélecteur 18 et un signal de sortie E2 du circuit inver-

seur 26, effectue une sélection sous la dépendance du signal de sortie

A2, et émet un signal de sortie B2.

Tous les circuits sélecteurs 13, 18, 25 et 27 ont les mêmes configurations. La figure 7 est un schéma de circuit montrant la configuration de l'un quelconque des circuits sélecteurs 13, 18, 25 et 27 représentés sur les figures 5 et 6. Chacun des circuits sélecteurs 13, 18, 25 et 27

comprend des circuits inverseurs 30 et 31 et des éléments de commuta-

tion 28 et 29. Les circuits inverseurs 30 et 31 émettent un signal S2A ayant le même niveau logique que les signaux qui sont appliqués par les bornes d'entrée X33, X43, X53 et X63, et un signal S2B ayant un niveau logique inverse de celui des signaux qui sont appliqués par les bornes d'entrée X33, X43, X53-et X63. Les éléments de commutation 28 et 29 sont débloqués ou bloqués sous la dépendance des niveaux logiques des signaux S2A et S2B pour connecter à des bornes de sortie YS2, YS3, YS4 et YS5 soit un groupe constitué par des bornes d'entrée X31, X41, X51 et X61, soit un groupe constitué par des bornes d'entrée X32, X42,

X52 et X62.

La figure 8 est un schéma de circuit montrant la configuration de la bascule D avec INSTAURATION 17 représentée sur la figure 6, et la figure 9 est un schéma de circuit montrant la configuration de la bascule

D avec INSTAURATION/RESTAURATION 24 représentée sur la figure 6.

La bascule D avec INSTAURATION 17 a un circuit constitué par des élé-

ments de commutation 32, 33, 34 et 35, des circuits NON-ET 36 et 37, et

des circuits inverseurs 38, 39, 40, 41 et 42. La bascule D avec INSTAU-

RATION/RESTAURATION 24 a un circuit constitué par des éléments de commutation 43, 44, 45 et 46, des circuits NON-ET 47, 48, 49 et 50, et

des circuits inverseurs 51, 52 et 53.

Chacun des circuits de retard 16 et 23 a la même configuration

que le circuit de retard conforme au premier mode de réalisation repré-

senté sur la figure 3, et il a une valeur de retard variable. Le circuit de combinaison constitué par le circuit ET 11, le circuit sélecteur 13 et le circuit de commande de sélecteur 81 correspond à l'unité de correction conforme à la présente invention, et les circuits de retard 16 et 23

correspondent à la seconde unité de réglage conforme à la présente inven-

tion. On décrira ci-dessous le fonctionnement du second mode de réalisation en se référant à un diagramme temporel. La figure 10 est un

diagramme temporel montrant le fonctionnement du circuit amplificateur-

séparateur de sortie conforme au second mode de réalisation. Dans le fonctionnement du circuit amplificateur-séparateur de sortie conforme au

second mode de réalisation, un état initial est un état restauré dans le-

quel le signal RESTAURATION est à un niveau "B". Après que le signal RESTAURATION est passé à un niveau "H" pour relâcher l'état restauré, le fonctionnement commence. Si le signal d'entrée Vin est à un niveau "B", des signaux de sortie des circuits ET 11, 14 et 19 passent également à des niveaux "B", et le signal de sortie A2 du circuit inverseur 12 passe

à un niveau "H".

Du fait que le signal A2 est au niveau "H", le sélecteur 27 sé-

lectionne un signal d'entrée provenant de la borne d'entrée X42, c'est-à-

dire le signal de sortie E2 du circuit inverseur 26. Du fait que le signal de

sortie du circuit ET 19 est au niveau "B", le signal de sortie du compara-

teur 20 passe à un niveau "B", le signal de sortie du circuit inverseur 21

passe à un niveau "H", et le signal de sortie de la bascule D avec INS-

TAURATION/RESTAURATION 24 passe à un niveau "B". Du fait que le signal de sortie de la bascule D avec INSTAURATION/RESTAURATION 24 est au niveau "B", le circuit sélecteur 25 sélectionne un signal d'entrée provenant de la borne d'entrée X61, c'est-à-dire le signal placé au niveau

"H" de l'alimentation, pour émettre le signal.

Le circuit inverseur 26 reçoit le signal de sortie du circuit sé-

lecteur 25 et émet le signal de sortie E2 ayant un niveau "B". Du fait que le circuit sélecteur 27 sélectionne le signal E2, le signal B2 passe à un niveau "B". Du fait que le signal B2 est au niveau "B", le circuit sélecteur 13 sélectionne le signal de sortie A2, et le signal de sortie C2 du circuit sélecteur 13 passe à un niveau "H". De cette manière, le transistor QP2 est bloqué, et le transistor QN2 est débloqué. Un condensateur de

charge, non représenté, connecté à la borne de sortie du circuit amplifi-

cateur-séparateur de sortie est placé dans un état déchargé, et le signal de sortie Vout2 du circuit amplificateur-séparateur de sortie passe à un

niveau "B".

Lorsque le signal d'entrée Vin s'élève, c'est-à-dire que le ni-

veau du signal d'entrée Vin passe d'un niveau "B" à un niveau "H", les niveaux du signal de sortie A2 et du signal de sortie C2 du circuit inverseur 12 passent de niveaux "H" à des niveaux "B". De cette manière, le transistor QP2 est débloqué, et le transistor QN2 est bloqué. La charge du condensateur de charge est commencée, et le signal de sortie Vout2

commence à passer d'un niveau "B" à un niveau "H". Du fait que le ni-

veau du signal A2 passe au niveau "B", le circuit sélecteur 27 sélectionne le signal de sortie D2 du circuit sélecteur 18. Le signal de sortie de la bascule D avec INSTAURATION 17 dans un état initial est au niveau "H", et le circuit sélecteur 18 sélectionne un signal d'entrée provenant de la

borne d'entrée X52, c'est-à-dire un signal de sortie du comparateur 15.

Lorsque le signal de sortie Vout2 est égal ou supérieur à

VDD/2, le niveau du signal de sortie du comparateur 15 passe d'un ni-

veau "B" à un niveau "H". Par conséquent, le niveau du signal de sortie D2 du circuit sélecteur 18 passe d'un niveau "B" à un niveau "H", et le niveau du signal de sortie B2 passe d'un niveau "B" à un niveau "H". Du fait que le niveau du signal B2 passe au niveau "H", le circuit sélecteur

13 sélectionne un signal de sortie du circuit ET 11 ayant un niveau logi-

que inverse du niveau logique du signal A2, et le signal C2 passe à un niveau "H". De cette manière, le transistor QP2 est bloqué, le transistor

QN2 est débloqué, et la charge du condensateur de charge, non repré-

senté, ou un courant circulant dans des composants inductifs, tels qu'un fil, une piste sur une carte de circuit imprimé et un fil de connexion d'un

circuit intégré, est temporairement interrompu.

Ensuite, un signal obtenu en retardant le signal d'entrée Vin est émis par le circuit de retard 16. Sur le front montant du signal de sortie du circuit de retard 16, le signal de sortie A2 ayant un niveau "B" est écrit dans la bascule D avec INSTAURATION 17, et le niveau du signal de sortie de la bascule D avec INSTAURATION 17 passe à un niveau "B". Du

fait que le niveau du signal de sortie de la bascule D avec INSTAURA-

TION 17 passe au niveau "B", le circuit sélecteur 18 sélectionne un signal

d'entrée provenant de la borne d'entrée X51, c'est-à-dire un signal au ni-

veau "B" de la masse, pour émettre le signal. Du fait que le signal de sortie D2 du circuit sélecteur 18 passe à un niveau "B", le signal B2 passe à un niveau "B", et le circuit sélecteur 13 sélectionne le signal A2

pour émettre le signal A2.

De cette manière, le signal de sortie C2 du circuit sélecteur 13 passe à nouveau à un niveau "B", le transistor QP2 est débloqué, et le transistor QN2 est bloqué. Le condensateur de charge est chargé, et le signal de sortie Vout2 passe à un niveau "H". Plus précisément, lorsque le niveau du signal d'entrée Vin passe d'un niveau "B" à un niveau "H", le

niveau du signal de sortie Vout2 commence à passer à un niveau "B".

Lorsque le signal de sortie Vout2 est égal à VDD/2, le niveau du signal C2 passe temporairement d'un niveau "B" à un niveau "H". L'élévation du signal de sortie Vout2 est atténuée, le signal C2 passe au niveau "B", et

le signal de sortie Vout2 passe au niveau "H".

L'intervalle de temps pendant lequel le signal de sortie C2 est

au niveau "H" dépend du retard qui est produit par le circuit de retard 16.

Plus précisément, l'élévation du signal de sortie Vout2 est atténuée seu-

lement pendant la durée de retard du circuit de retard 16. Lorsque le si-

gnal de sortie Vout2 passe au niveau "H", le signal de sortie du circuit ET 19 passe à un niveau "H", le signal de sortie du comparateur 20 passe à un niveau "H", et le signal de sortie du circuit inverseur 21 passe à un niveau "B". La bascule D avec INSTAURATION/RESTAURATION 24 est

placée dans l'état INSTAURE, et le niveau du signal de sortie de la bas-

cule D avec INSTAURATION/RESTAURATION 24 passe à un niveau "H".

De cette manière, le circuit sélecteur 25 sélectionne le signal de sortie du comparateur 20 pour émettre le signal, et le signal de sortie E2 du circuit

inverseur 26 passe à un niveau "B".

De cette manière, il est possible d'atténuer le dépassement po-

sitif et la suroscillation. De plus, du fait qu'un réglage temporel est effec-

tué en renvoyant en arrière le signal de sortie Vout2, un réglage temporel

approprié dépendant des caractéristiques de la charge est automatique-

ment effectué. Le potentiel de référence du comparateur 15 pour le ré-

glage temporel n'est pas limité à VDD/2. Le potentiel de référence peut être une autre valeur à laquelle il est possible d'atténuer le dépassement

positif et la suroscillation.

De plus, lorsque le signal d'entrée Vin descend, le niveau du signal d'entrée Vin passe d'un niveau "H" à un niveau "B", et les niveaux du signal de sortie A2 et du signal C2 du circuit inverseur 12 passent de niveaux "B" à des niveaux "H". De cette manière, le transistor QP2 est bloqué, et le transistor QN2 est débloqué. La décharge du condensateur

de charge est commencée, et le niveau du signal de sortie Vout2 com-

mence à passer du niveau "H" au niveau "B". Du fait que le niveau du

signal A2 passe au niveau "H", le circuit sélecteur 27 sélectionne le si-

gnal de sortie E2 du circuit inverseur 26.

Lorsque le signal de sortie Vout2 est égal ou inférieur à VDD/2, le niveau du signal de sortie du comparateur 20 passe d'un niveau "H" à un niveau "B". Pour cette raison, le niveau du signal de sortie du circuit

sélecteur 25 passe également d'un niveau "H" à un niveau "B", et les ni-

veaux des signaux E2 et B2 passent de niveaux "B" à des niveaux "H".

Lorsque le niveau du signal B2 passe à un niveau "H", le circuit sélecteur 13 sélectionne le signal de sortie du circuit ET 11 ayant un niveau logique inverse du niveau logique du signal A2, et le signal C2 passe à un niveau "B". De cette manière, le transistor QP2 est débloqué, le transistor QN2

est bloqué, et la charge du condensateur de charge ou un courant circu-

lant dans des composants inductifs tels qu'un fil, une piste sur une carte

de circuit imprimé et un fil de connexion d'un circuit intégré, est temporai-

rement interrompu.

Ensuite, un signal obtenu en retardant le signal inversé du si-

gnal C2 est émis par le circuit de retard 23. Sur le front montant du signal de sortie du circuit de retard 23, le signal d'entrée Vin ayant un niveau "B" est écrit dans la bascule D avec INSTAURATION/ RESTAURATION 24, et le niveau du signal de sortie de la bascule D avec INSTAURATION/RESTAURATION 24 passe à un niveau "B". Du fait que le niveau du signal de sortie de la bascule D avec INSTAURATION/

RESTAURATION 24 passe au niveau "B", le circuit sélecteur 25 sélec-

tionne un signal d'entrée provenant de la borne d'entrée X61, c'est-àdire

un signal placé au niveau "H" de l'alimentation, pour émettre le signal.

Les niveaux des signaux E2 et B2 passent à nouveau aux niveaux "B", et le circuit sélecteur 13 sélectionne à nouveau le signal A2 pour émettre le

signal A2.

De cette manière, le signal de sortie C2 du circuit sélecteur 13 passe à nouveau à un niveau "H", le transistor QP2 est bloqué, et le transistor QN2 est débloqué. Le condensateur de charge est placé dans un état déchargé, et le signal de sortie Vout2 passe à un niveau "B". Plus précisément, lorsque le niveau du signal d'entrée Vin passe d'un niveau "H" à un niveau "B", le niveau du signal de sortie Vout2 commence à passer à un niveau "B". Lorsque le signal de sortie Vout2 est égal à VDD/2, le niveau du signal C2 passe temporairement d'un niveau "B" à

un niveau "H". La descente du signal de sortie Vout2 est atténuée, le si-

gnal C2 passe au niveau "B" et le signal de sortie Vout2 passe au niveau L'intervalle de temps pendant lequel le signal C2 est au niveau "H" dépend de la durée de retard produite par le circuit de retard 23. Plus

précisément, la descente du signal de sortie Vout2 est atténuée seule-

ment pendant la durée de retard du circuit de retard 23. Lorsque le signal de sortie Vout2 passe au niveau "B", le signal de sortie du circuit ET 14 passe à nouveau à un niveau "B", et le signal de sortie du comparateur

passe à un niveau "B". La bascule D avec INSTAURATION 17 est pla-

cée dans un état INSTAURE, et le niveau du signal de sortie de la bas-

cule D avec INSTAURATION 17 passe à un niveau "H". De cette manière, le circuit sélecteur 18 sélectionne le signal de sortie du comparateur 15

pour émettre le signal, et le signal de sortie D2 passe à un niveau "B".

De cette manière, le dépassement négatif et la suroscillation

peuvent être atténués. De plus, du fait qu'un réglage temporel est effec-

tué en renvoyant en arrière le signal de sortie Vout2, un réglage temporel

approprié dépendant des caractéristiques de la charge est automatique-

ment effectué. Le potentiel de référence du comparateur 20 pour le ré-

glage temporel n'est pas limité à VDD/2. Le potentiel de référence peut être une autre valeur à laquelle il est possible d'atténuer le dépassement

négatif et la suroscillation.

Comme décrit ci-dessus, conformément au second mode de ré-

alisation, immédiatement avant que le signal de sortie Vout2 du circuit de

sortie CMOS final n'effectue un dépassement positif, une tension appli-

quée à l'électrode de grille du circuit de sortie CMOS final est temporai-

rement augmentée pour atténuer la montée du signal de sortie Vout2. En outre, immédiatement avant que le signal de sortie Vout2 du circuit de

sortie CMOS final n'effectue un dépassement négatif, la tension appli-

quée à l'électrode de grille du circuit de sortie CMOS final est temporai-

rement diminuée pour atténuer la descente du signal de sortie Vout2. Par conséquent, il est possible de réduire le dépassement positif, le dépas-

sement négatif et la suroscillation du signal de sortie pour éviter un fonc-

tionnement erroné, et il est possible d'améliorer le courant d'attaque que peut fournir le circuit amplificateur-séparateur de sortie, pour augmenter

une vitesse de traitement.

En outre, il est possible de changer les valeurs de retard des circuits de retard 16 et 23. Lorsque les valeurs de retard des circuits de retard 16 et 23 sont réglées, la longueur de l'intervalle de temps pendant lequel la tension appliquée à l'électrode de grille du circuit de sortie est

temporairement augmentée ou diminuée, peut être réglée sous la dépen-

dance des caractéristiques (capacité ou autres) de la charge connectée à la borne de sortie du circuit amplificateur-séparateur de sortie. De plus,

lorsque la valeur du signal de sortie Vout2 est contrôlée par les compa-

rateurs 15 et 20, il est possible d'effectuer automatiquement un réglage temporel approprié en fonction de la charge. De cette manière, du fait qu'il n'est pas nécessaire de préparer un circuit amplificateurséparateur de sortie pour chacune des caractéristiques de la charge, et qu'il n'est pas nécessaire de fixer les conditions temporelles en considération des caractéristiques de la charge, les coûts peuvent être réduits. Une durée de retard obtenue par le circuit de combinaison constitué par le circuit ET 11, le circuit sélecteur 13 et le circuit de commande de sélecteur 81 pour

réduire le dépassement positif, le dépassement négatif et la suroscilla-

tion, est suffisamment courte. La durée de retard est appropriée pour un

fonctionnement rapide du circuit amplificateur-séparateur de sortie.

La figure 11 est un schéma de circuit montrant la configuration grossière d'un circuit amplificateur-séparateur de sortie conforme à un

troisième mode de réalisation de la présente invention. Le circuit amplifi-

cateur-séparateur de sortie conforme au troisième mode de réalisation

comprend un circuit inverseur 54 qui reçoit un signal d'entrée Vin prove-

nant de l'extérieur du circuit amplificateur-séparateur de sortie et émet un signal inversé, un circuit de sortie CMOS final utilisant à titre de signal d'entrée de grille un signal de sortie A3 du circuit inverseur 54, un circuit de retard 55 qui reçoit le signal de sortie A3 et émet un signal retardé, un circuit NON-OU-EX 56 qui reçoit le signal de sortie A3 et un signal de

sortie du circuit de retard 55 et effectue une opération NON-OU-

EXCLUSIF, un circuit OU 57 qui reçoit le signal de sortie A3 et un signal de sortie B3 du circuit NON-OU-EX 56, et effectue une opération logique OU, un circuit de retard 58 qui reçoit le signal B3, un circuit de retard 59 qui reçoit un signal de sortie C3 du circuit OU 57 et retarde le signal de

sortie C3, et un circuit sélecteur 60.

Le circuit sélecteur 60 a une borne d'entrée X71 connectée à une alimentation et une borne d'entrée X72 reliée à la masse, il reçoit par une borne d'entrée X73 un signal de sortie D3 du circuit de sortie CMOS final, il reçoit par une borne d'entrée X74 un signal de sortie du circuit de

retard 58, il reçoit par une borne d'entrée X75 un signal de sortie du cir-

cuit de retard 59, et il effectue une sélection sous la dépendance des ni-

veaux logiques des signaux de sortie des circuits de retard 58 et 59. Le circuit de sortie CMOS final est constitué par un transistor MOS à canal p QP3 et un transistor MOS à canal n QN3, qui sont disposés en série l'un par rapport à l'autre entre l'alimentation et la masse et sont capables de fournir des courants d'attaque élevés, et le signal D3 est émis par le

noeud entre le transistor QP3 et le transistor QN3.

Lorsque le niveau logique du signal d'entrée Vin ne change pas,

le niveau logique du signal A3 ne change également pas, et le niveau lo-

gique du signal de sortie du circuit de retard 55 ne change également pas. Par conséquent, le niveau logique du signal A3 et le niveau logique du signal de sortie du circuit de retard 55 sont égaux l'un à l'autre, et le

circuit NON-OU-EX 56 émet un signal à un niveau "H". Au contraire, lors-

que le niveau logique du signal d'entrée Vin change, le niveau logique du signal de sortie A3 change aussi, et le niveau logique du signal de sortie

du circuit de retard 55 change aussi après une durée de retard prédéter-

minée. Dans un intervalle de temps après le changement du niveau logique du signal de sortie A3, jusqu'à l'écoulement d'une durée de retard qui est produite par le circuit de retard 55, le niveau logique du signal de sortie A3 et le niveau logique du signal de sortie du circuit de retard 55 sont mutuellement différents. Par conséquent, le circuit NON-OU-EX 56 émet un signal à un niveau "B". Plus précisément, le niveau logique du signal d'entrée Vin change, et le circuit NON-OU-EX 56 émet un signal

sous forme d'impulsion dont le niveau logique change dans l'ordre sui-

vant: niveaux "H", "B", et "H". Lorsque le signal A3 est à un niveau "B", et ce signal sous forme d'impulsion est émis par le circuit NON-OU-EX 56, comme le circuit NON-OU-EX 56, le circuit OU 57 émet un signal sous forme d'impulsion dont le niveau logique change dans l'ordre suivant: niveaux "H", "B" et "H". Les signaux sous forme d'impulsion qui sont émis

par le circuit NON-OU-EX 56 et le circuit OU 57 sont retardés par les cir-

cuits de retard 58 et 59, et les signaux sous forme d'impulsion retardés

sont appliqués au circuit sélecteur 60.

La figure 12 est un schéma de circuit montrant la configuration du circuitsélecteur 60 représenté sur la figure 11. Le circuit sélecteur 60 comprend des circuits inverseurs 67, 68, 69 et 70 et des éléments de commutation 61, 62, 63, 64, 65 et 66. Les circuits inverseurs 67 et 68 émettent un signal S6A ayant un niveau logique égal à celui d'un signal de sortie du circuit de retard 58 et appliqué par une borne d'entrée X74, et un signal S6B ayant un niveau logique inverse de celui du signal de sortie et appliqué par la borne d'entrée X74, respectivement. Les circuits inverseurs 69 et 70 émettent un signal S6C ayant un niveau logique égal à celui d'un signal de sortie du circuit de retard 59, appliqué par la borne d'entrée X75, et un signal S6D ayant un niveau logique inverse du niveau

logique du signal de sortie.

Les éléments de commutation 61 et 66 sont bloqués ou déblo-

qués en fonction des niveaux logiques des signaux S6A à S6D, pour

connecter l'une des bornes d'entrée X72, X72 et X73 à une borne de sor-

tie YS6. De cette manière, lorsque les signaux de sortie du circuit de re-

tard 58 et du circuit de retard 59 sont à des niveaux "H", la borne d'en-

trée X73 est sélectionnée pour émettre le signal D3. Lorsque les signaux

de sortie du circuit de retard 58 et du circuit de retard 59 sont à des ni-

veaux "B", la borne d'entrée X72 est sélectionnée pour connecter la masse à la borne de sortie YS6. Lorsque le signal de sortie du circuit de retard 58 est au niveau "B", et le signal de sortie du circuit de retard 59 est au niveau "H", la borne d'entrée X71 est sélectionnée pour connecter

l'alimentation à la borne de sortie YS6.

Chacun des circuits de retard 55, 58 et 59 a la même configu-

ration que le circuit de retard conforme au premier mode de réalisation représenté sur la figure 3, et il a une valeur de retard variable. Le premier circuit de sortie CMOS constitué par le transistor MOS à canal p QP3 et le transistor MOS à canal n QN3 correspond à l'unité de sortie conforme

à la présente invention, et le circuit de combinaison constitué par le cir-

cuit de retard 55, le circuit NON-OU-EX 56, le circuit OU 57, les circuits de retard 58 et 59 et le circuit sélecteur 60, correspond à l'unité de correction conforme à la présente invention. Le circuit de retard 55

correspond à la seconde unité de réglage conforme à la présente inven-

tion, et les circuits de retard 58 et 59 correspondent à la première unité

de réglage conforme à la présente invention.

On décrira ci-dessous le fonctionnement du troisième mode de réalisation en se référant à un diagramme temporel. La figure 13 est un

diagramme temporel montrant le fonctionnement du circuit amplificateur-

séparateur de sortie conforme au troisième mode de réalisation. Dans le fonctionnement du circuit amplificateur-séparateur de sortie conforme au troisième mode de réalisation, lorsque le signal d'entrée Vin est stable à un niveau "B" pendant une durée suffisante, supérieure ou égale à une durée obtenue en ajoutant la durée de retard produite par le circuit de retard 55 aux durées de retard produites par les circuits de retard 58 et 59, le signal de sortie A3 du circuit inverseur 54 passe à un niveau "H", le signal de sortie B3 du circuit NON-OU-EX 56 passe à un niveau "H", et les signaux de sortie des circuits de retard 58 et 59 passent également à

des niveaux "H".

Du fait que le signal A3 est au niveau "H", le transistor QP3 est

bloqué, et le transistor QN3 est débloqué. Du fait que les signaux de sor-

tie des circuits de retard 58 et 59 sont aux niveaux "H", le circuit sélec-

teur 60 sélectionne le signal D3. De cette manière, un condensateur de charge non représenté, connecté à la borne de sortie du circuit sélecteur , c'est-à-dire la borne de sortie du circuit amplificateur-séparateur de

sortie, est dans un état déchargé, et le signal de sortie du circuit sélec-

teur 60, c'est-à-dire un signal de sortie Vout3 du circuit amplificateur-

séparateur passe à un niveau "B".

Lorsque le signal d'entrée Vin monte, c'est-à-dire que le niveau du signal d'entrée Vin passe d'un niveau "B" à un niveau "H", le niveau du signal de sortie A3 du circuit inverseur 54 passe d'un niveau "H" à un niveau "B". Comme décrit ci-dessus, les signaux sous forme d'impulsion dont les niveaux logiques changent dans l'ordre suivant: niveaux "H", "B"

et "H", sont émis par le circuit NON-OU-EX 56 et le circuit OU 57, retar-

dés par les circuits de retard 58 et 59, et ensuite appliqués au circuit sé-

lecteur 60. Le circuit sélecteur 60 sélectionne et émet le signal de sortie D3. Cependant, la masse et la borne de sortie YS6 sont connectées l'une

à l'autre seulement pendant l'intervalle de temps au cours duquel les si-

gnaux sous forme d'impulsion qui sont appliqués par la borne d'entrée

X74 et la borne d'entrée X75 sont maintenus à des niveaux "H". Plus pré-

cisément, le signal de sortie Vout3 du circuit sélecteur 60 est commuté

dans l'ordre suivant: "signal D3", "masse", et "signal D3".

Lorsque le circuit sélecteur 60 sélectionne le signal D3 -avant que la masse ne soit sélectionnée, le signal A3 passe à un niveau "B" pour débloquer le transistor QP3 et bloquer le transistor QN3. La charge du condensateur de charge est commencée, et le niveau du signal de sortie Vout3 s'élève. Après des opérations de retard effectuées par les circuits de retard 58 et 59, un signal sous forme d'impulsion appliqué au

circuit sélecteur 60 passe à un niveau "B", et le circuit sélecteur 60 sé-

lectionne la masse. De cette manière, la charge du condensateur de charge ou un courant circulant dans un composant inductif tel qu'un fil, une piste d'une carte de circuit imprimé et un fil de connexion d'un circuit

intégré, est temporairement interrompu.

Cette interruption continue pendant l'intervalle de temps au

cours duquel le signal sous forme d'impulsion appliqué au circuit sélec-

teur 60 est maintenu au niveau "B", c'est-à-dire pendant une durée de

retard produite par le circuit de retard 55. De cette manière, il est possi-

ble d'atténuer un dépassement positif et une suroscillation. Après l'écou-

lement de la durée de retard produite par le circuit de retard 55, le signal sous forme d'impulsion appliqué au circuit sélecteur 60 passe à nouveau au niveau "H". Lorsque le circuit sélecteur 60 sélectionne à nouveau le signal D3, le condensateur de charge (non représenté) est chargé, et le

signal de sortie Vout3 passe à un niveau "H".

De plus, lorsque le signal d'entrée Vin descend, c'est-à-dire

lorsque le niveau du signal d'entrée Vin passe d'un niveau "H" à un ni-

veau "B", le niveau du signal de sortie A3 du circuit inverseur 54 passe d'un niveau "B" à un niveau "H". Comme décrit ci-dessus, le signal sous forme d'impulsion dont le niveau logique change dans l'ordre suivant: niveaux "H", "B" et "H", est émis par le circuit NON-OU-EX 56, retardé par le circuit de retard 58 et ensuite appliqué au circuit sélecteur 60. Le

circuit sélecteur 60 sélectionne et émet le signal D3. Cependant, I'ali-

mentation et la borne de sortie YS6 sont connectées l'une à l'autre seu-

lement pendant l'intervalle de temps au cours duquel le signal sous forme d'impulsion qui est appliqué par la borne d'entrée X74 est maintenu à un

niveau "B". Plus précisément, le signal de sortie Vout3 du circuit sélec-

teur 60 est commuté dans l'ordre suivant: "signal D3", "alimentation" et

"signal D3".

Lorsque le circuit sélecteur 60 sélectionne le signal D3 avant que la source d'alimentation ne soit sélectionnée, le signal A3 passe à un niveau "H" pour bloquer le transistor QP3 et pour débloquer le transistor QN3. La décharge de charges électriques chargées dans le condensateur

de charge est commencée, et le niveau du signal de sortie Vout3 des-

cend. Après une opération de retard effectuée par le circuit de retard 58, un signal sous forme d'impulsion émis par le circuit de retard 58 vers le

circuit sélecteur 60 passe à un niveau "B", et le circuit sélecteur 60 sé-

lectionne l'alimentation. De cette manière, la charge du condensateur de charge ou un courant circulant dans des composants inductifs tels qu'un fil, une piste sur une carte de circuit imprimé et un fil de connexion d'un

circuit intégré, est temporairement interrompu.

L'interruption continue pendant l'intervalle de temps au cours duquel le signal sous forme d'impulsion émis par le circuit de retard 58

vers le circuit sélecteur 60 est maintenu au niveau "B", c'est-à-dire pen-

dant une durée de retard produite par le circuit de retard 55. De cette

manière, il est possible d'atténuer un dépassement négatif et une suros-

cillation. Après l'écoulement de la durée de retard produite par le circuit de retard 55, le signal sous forme d'impulsion qui est émis par le circuit

de retard 58 vers le circuit sélecteur 60 passe à nouveau au niveau "H".

Lorsque le circuit sélecteur 60 sélectionne à nouveau le signal de sortie

D3, le condensateur de charge (non représenté) est dans un état déchar-

gé, et le signal de sortie Vout3 passe à un niveau "B".

Comme décrit ci-dessus, conformément au troisième mode de réalisation, immédiatement avant que le signal de sortie Vout3 n'effectue un dépassement positif, la borne de sortie est temporairement reliée à la

masse, et la montée du signal de sortie est atténuée. En outre, immédia-

tement avant que le signal de sortie Vout3 n'effectue un dépassement négatif, la borne de sortie est temporairement connectée à l'alimentation, et la descente du signal de sortie este atténuée. Par conséquent, il est possible de réduire le dépassement positif, le dépassement négatif et la suroscillation du signal de sortie, pour éviter un fonctionnement erroné,

et il est possible d'améliorer le courant d'attaque que peut fournir le cir-

cuit amplificateur-séparateur de sortie, pour augmenter une vitesse de traitement. En outre, il est possible de changer les valeurs de retard des circuits de retard 55, 58 et 59. Lorsqu'on règle les valeurs de retard des circuits de retard 55, 58 et 59, on peut régler le moment auquel la tension appliquée à l'électrode de grille du circuit de sortie est temporairement augmentée ou diminuée, et la longueur de l'intervalle de temps pendant lequel la tension est augmentée ou diminuée temporairement, en fonction des caractéristiques (capacité ou autres) de la charge connectée à la

borne de sortie du circuit amplificateur-séparateur de sortie. Par consé-

quent, il n'est pas nécessaire de préparer un circuit amplificateur-

séparateur de sortie pour chacune des caractéristiques de la charge, et des coûts peuvent être réduits. Une durée de retard obtenue par le circuit

* de combinaison constitué par le circuit de retard 55, le circuit NON-OU-

EX 56, le circuit OU 57, les circuits de retard 58 et 59 et le circuit sélec-

teur 60, pour réduire le dépassement positif, le dépassement négatif et la suroscillation, est suffisamment courte. La durée de retard est appropriée

pour un fonctionnement rapide du circuit amplificateur-séparateur de sor-

tie.

Comme décrit ci-dessus, selon un premier aspect de la pré-

sente invention, lorsqu'un signal émis vers l'unité de sortie s'élève à par-

tir d'un premier niveau de potentiel relativement bas (niveau "L") vers un second niveau de potentiel relativement haut (niveau "H"), l'unité de correction diminue temporairement le signal. Lorsque le signal descend à partir du second niveau de potentiel relativement haut vers le premier

niveau de potentiel relativement bas, I'unité de correction augmente tem-

porairement le signal. De cette manière, lorsque le signal de sortie s'élève, immédiatement avant qu'un dépassement positif ne se produise, une tension appliquée à la grille de l'unité de sortie est diminuée, et il est possible d'atténuer la descente du signal de sortie. Par conséquent, on peut obtenir les avantages suivants. Ainsi, il est possible de réduire le dépassement positif, le dépassement négatif et la suroscillation pour éviter un fonctionnement erroné, et il est possible d'améliorer le courant

d'attaque pouvant être fourni, pour augmenter la vitesse de traitement.

Selon un second aspect de la présente invention, I'unité de

correction applique temporairement une polarisation inverse pour atté-

nuer une montée d'un signal de sortie du circuit amplificateur-séparateur de sortie, lorsqu'un signal émis par l'unité de sortie s'élève à partir d'un premier niveau de potentiel relativement bas vers un second niveau de

potentiel relativement haut, et elle applique temporairement une polarisa-

tion inverse pour atténuer la descente du signal de sortie du circuit am-

plificateur-séparateur de sortie, lorsque le signal émis par l'unité de sortie descend à partir du second niveau de potentiel relativement haut vers le premier niveau de potentiel relativement bas. De cette manière, lorsque

le signal de sortie monte, la montée du signal de sortie peut être tempo-

rairement atténuée, immédiatement avant qu'un dépassement positif ne se produise. Lorsque le signal de sortie descend, la descente du signal de sortie peut être temporairement atténuée immédiatement avant qu'un dépassement négatif ne se produise. On peut donc obtenir les avantages

suivants. Ainsi, il est possible de réduire le dépassement positif, le dé-

passement négatif et la suroscillation, pour éviter un fonctionnement er-

roné, et il est possible d'améliorer le courant d'attaque pouvant être four-

ni, pour augmenter une vitesse de traitement.

Le moment auquel un signal émis par l'unité de sortie est tem-

porairement diminué ou augmenté, ou un moment auquel la montée ou la

descente d'un signal de sortie du circuit amplificateur-séparateur de sor-

tie est atténuée, est réglé par la première unité de réglage, et à un mo-

ment approprié qui dépend des caractéristiques d'une charge à connec-

ter, le signal émis par l'unité de sortie est temporairement diminué ou augmenté, ou bien il est possible d'atténuer la montée ou la descente du

signal de sortie du circuit amplificateur-séparateur de sortie. Par consé-

quent, on peut obtenir les avantages suivants. Ainsi, il n'est pas néces-

saire de préparer différents circuits amplificateurs-séparateurs de sortie pour les caractéristiques de la charge à connecter, respectivement, et il

est possible de réduire des coûts.

Selon un troisième aspect de la présente invention, I'unité de correction augmente ou diminue temporairement un signal émis par I'unité de sortie à un moment qui dépend de la montée et de la descente du signal de sortie de l'unité de sortie. De cette manière, lorsque le signal de sortie monte, une tension appliquée à la grille de l'unité de sortie est

temporairement augmentée immédiatement avant qu'un dépassement po-

sitif ne se produise, et par conséquent il est possible d'atténuer la mon-

tee du signal de sortie. Lorsque le signal de sortie descend, la tension

appliquée à la grille de l'unité de sortie est temporairement diminuée im-

médiatement avant qu'un dépassement négatif ne se produise, et par conséquent il est possible d'atténuer la descente du signal de sortie. On peut donc obtenir les avantages suivants. Ainsi, il est possible de réduire le dépassement positif, le dépassement négatif et la suroscillation, pour éviter un fonctionnement erroné, et il est possible d'améliorer le courant

d'attaque pouvant être fourni, pour augmenter une vitesse de traitement.

De plus, sans fixer les conditions temporelles, il est possible de faire descendre ou monter temporairement le signal à un moment approprié, sous la dépendance des caractéristiques de la charge devant être connectée. On peut donc obtenir les avantages suivants. Ainsi, il n'est pas nécessaire de fixer les conditions temporelles, il n'est pas nécessaire de préparer différents circuits amplificateurs-séparateurs de sortie pour les caractéristiques de la charge à connecter, respectivement, et il est

possible de réduire des coûts.

La longueur de l'intervalle de temps pendant lequel un signal émis par l'unité de sortie est temporairement diminué ou augmenté, ou la longueur de l'intervalle de temps pendant lequel on atténue la montée ou

la descente du signal de sortie du circuit amplificateur-séparateur de sor-

tie, est réglée par la seconde unité de réglage, de façon que le signal puisse être maintenu temporairement abaissé ou augmenté pendant une durée appropriée, sous la dépendance des caractéristiques d'une charge

devant être connectée. On peut donc obtenir les avantages suivants.

Ainsi, il n'est pas nécessaire de préparer différents circuits amplifica-

teurs-séparateurs de sortie pour les caractéristiques respectives de la

charge devant être connectée, et il est possible de réduire des coûts.

Il va de soi que de nombreuses modifications peuvent être ap-

portées au dispositif décrit et représenté, sans sortir du cadre de l'inven-

tion.

Claims (8)

REVENDICATIONS

1. Circuit amplificateur-séparateur de sortie ayant une unité de

sortie (QP1, QN1; QP2, QN2) constituant une configuration CMOS, ca-

ractérisé en ce qu'il comprend: une unité de correction (2, 3, 4, 5; 11, 12, 13, 81), disposée entre une borne d'entrée (Vin) du circuit amplificateur-séparateur de sortie et l'unité de sortie (QP1, QN1; QP2, QN2), pour diminuer temporairement un signal émis par l'unité de sortie lorsque le signal s'élève à partir d'un premier niveau de potentiel relativement bas vers un second niveau de potentiel relativement haut, et pour augmenter temporairement le signal lorsque le signal descend du second niveau de

potentiel relativement haut vers le premier niveau de potentiel relative-

ment bas.

2. Circuit amplificateur-séparateur de sortie selon la revendica-

tion 1, caractérisé en ce que l'unité de correction (2, 3, 4, 5) comporte une première unité de réglage (4) pour régler un moment auquel un signal

émis par l'unité de sortie (QP1, QN1) est diminué ou augmenté temporai-

rement, ou un moment auquel la montée ou la descente d'un signal de

sortie du circuit amplificateur-séparateur de sortie est atténuée.

3. Circuit amplificateur-séparateur de sortie selon la revendica-

tion 1, caractérisé en ce que l'unité de correction (2, 3, 4, 5; 11, 12, 13,

81) comporte une seconde unité de réglage (2; 16, 23) pour régler la lon-

gueur de l'intervalle de temps pendant lequel un signal émis par l'unité de sortie (QP1, QN1; QP2, QN2) est temporairement diminué ou augmenté, ou la longueur de l'intervalle de temps pendant lequel la montée ou la

descente d'un signal de sortie du circuit amplificateur-séparateur de sor-

tie est atténuée.

4. Circuit amplificateur-séparateur de sortie ayant une unité de sortie (QP3, QN3) constituant une configuration CMOS, caractérisé en ce qu'il comprend: une unité de correction (55-60) disposée entre une borne de sortie (Vout3) du circuit amplificateur-séparateur de sortie et l'unité de

sortie (QP3, QN3), pour appliquer temporairement une polarisation in-

verse pour atténuer une montée d'un signal de sortie du circuit amplifi-

cateur-séparateur de sortie lorsqu'un signal émis par l'unité de sortie (QP3, QN3) s'élève à partir d'un premier niveau de potentiel relativement

bas vers un second niveau de potentiel relativement haut, et pour appli-

quer temporairement une polarisation inverse pour atténuer une descente du signal de sortie du circuit amplificateur-séparateur de sortie lorsque le signal émis par l'unité de sortie (QP3, QN3) descend à partir du second niveau de potentiel relativement haut vers le premier niveau de potentiel

relativement bas.

5. Circuit amplificateur-séparateur de sortie selon la revendica-

tion 4, caractérisé en ce que l'unité de correction (55-60) comporte une

première unité de réglage (58, 59) pour régler un moment auquel un si-

gnal émis par l'unité de sortie (QP3, QN3) est temporairement diminué ou augmenté, ou un moment auquel une montée ou une descente d'un signal

de sortie du circuit amplificateur-séparateur de sortie est atténuée.

6. Circuit amplificateur-séparateur de sortie selon la revendica-

tion 4, caractérisé en ce que l'unité de correction (55-60) comprend en

outre une seconde unité de réglage (55) pour régler la longueur de l'in-

tervalle de temps pendant lequel un signal émis par l'unité de sortie (QP3, QN3) est temporairement diminué ou augmenté, ou la longueur de l'intervalle de temps pendant lequel une montée ou une descente d'un

signal de sortie du circuit amplificateur-séparateur de sortie est atténuée.

7. Circuit amplificateur-séparateur de sortie ayant une unité de sortie (QP3, QN3) constituant une configuration CMOS, caractérisé en ce

qu'il comprend une unité de correction (55-60) pour augmenter ou dimi-

nuer temporairement un signal émis par l'unité de sortie (QP3, QN3) à un moment qui dépend de la montée ou de la descente du signal de sortie

de l'unité de sortie.

8. Circuit amplificateur-séparateur de sortie selon la revendica-

tion 7, caractérisé en ce que l'unité de correction (55-60) comporte une seconde unité de réglage (55) pour régler la longueur de l'intervalle de temps pendant lequel un signal émis par l'unité de sortie (QP3, QN3) est temporairement diminué ou augmenté, ou la longueur de l'intervalle de temps pendant lequel une montée ou une descente d'un signal de sortie

du circuit amplificateur-séparateur de sortie est atténuée.