JPH04160920A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH04160920A JPH04160920A JP2288830A JP28883090A JPH04160920A JP H04160920 A JPH04160920 A JP H04160920A JP 2288830 A JP2288830 A JP 2288830A JP 28883090 A JP28883090 A JP 28883090A JP H04160920 A JPH04160920 A JP H04160920A
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- 230000003111 delayed effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理回路における出力バッファ回路の回路構
成に関する。
成に関する。
従来、この種の出力バッファ回路は、第３図に示すよう
に、入力端子１に入力される入力信号によって駆動され
るプリバッファ回路２と、このプリバッファ回路２によ
って駆動されるメインバッファ回路３とにより構成され
ている。
に、入力端子１に入力される入力信号によって駆動され
るプリバッファ回路２と、このプリバッファ回路２によ
って駆動されるメインバッファ回路３とにより構成され
ている。
プリバッファ回路２は、電源端子４とグランド端子Ｓと
の間に相補対接続されたＰチャシネ９ＭＯ８トランジス
タＱ１とＮチャンネルＭＯＳトランジスタＱ２とからな
り、メインバッファ回路３の入力容量を高速で充放電で
きる程度の駆動能力を有している。
の間に相補対接続されたＰチャシネ９ＭＯ８トランジス
タＱ１とＮチャンネルＭＯＳトランジスタＱ２とからな
り、メインバッファ回路３の入力容量を高速で充放電で
きる程度の駆動能力を有している。
メインバッファ回路３は、駆動能力が大きいＰチャシネ
９ＭＯ８トランジスタＱ３とＮチャンネルＭＯＳ）ラン
ンスタＱ４とを相補対接続して構成されており、出力端
子８に接続される負荷を駆動する。
９ＭＯ８トランジスタＱ３とＮチャンネルＭＯＳ）ラン
ンスタＱ４とを相補対接続して構成されており、出力端
子８に接続される負荷を駆動する。
論理回路、特に半導体集積回路を用いた論理回路などで
は、上記の出力バッファ回路が多数設けられることが多
い。
は、上記の出力バッファ回路が多数設けられることが多
い。
しかも、出力バッファ回路としては、外部の負荷を高速
で駆動できるように、駆動能力が大きいことが望ましい
。
で駆動できるように、駆動能力が大きいことが望ましい
。
ところが、この駆動能力が太きい出力バッファ回路が多
数、同時に動作すると、電源ラインを通して瞬間的に大
電流が流れ、ノイズが発生するので、このノイズによっ
て論理回路自体や周辺の回路が誤動作を引き起すという
問題が起る。
数、同時に動作すると、電源ラインを通して瞬間的に大
電流が流れ、ノイズが発生するので、このノイズによっ
て論理回路自体や周辺の回路が誤動作を引き起すという
問題が起る。
本発明は、このような問題点に鑑みてなされたものであ
って、動作する場合のノイズの大きさを軽減した出力バ
ッファ回路を提供することを目的とする。
って、動作する場合のノイズの大きさを軽減した出力バ
ッファ回路を提供することを目的とする。
本発明の出力バッファ回路は、Ｐチャシネ９ＭＯ８トラ
ンジスタとＮチャンネルＭＯＳトランジスタとを縦列に
相補対接続した第１の単位バッファ回路と、 直列に接続されたＰチャシネ９ＭＯ８トランジスタと、
直列に接続されたＮチャンネルＭＯＳトランジスタとを
縦列に相補対接続した第２の単位バッファ回路と、 入力信号が遷移する時にパルスを発生する制御回路とを
有し、 第１の単位バッファ回路と第２の単位バッファ回路とを
並列に接続し、 入力信号を、第１の単位バッファ回路と、第２の単位バ
ッファ回路の対をなすＰチャンネルＭＯ８Ｉ−ランジス
タ及びＮチャンネルＭＯＳトランジスタと、制御回路と
に入力し、 前記パルスを、第２の単位バッファ回路の前記対をなす
ＭＯＳトランジスタ゛以外のＰチャシネ９ＭＯ８トラン
ジスタに入力し、前記パルスとは逆相のパルスを、第２
の単位バッファ回路の前記対をなすＭＯＳトランジスタ
以外のＮチャンネルＭＯＳトランジスタに入力するよう
に接続したことを特徴とする。
ンジスタとＮチャンネルＭＯＳトランジスタとを縦列に
相補対接続した第１の単位バッファ回路と、 直列に接続されたＰチャシネ９ＭＯ８トランジスタと、
直列に接続されたＮチャンネルＭＯＳトランジスタとを
縦列に相補対接続した第２の単位バッファ回路と、 入力信号が遷移する時にパルスを発生する制御回路とを
有し、 第１の単位バッファ回路と第２の単位バッファ回路とを
並列に接続し、 入力信号を、第１の単位バッファ回路と、第２の単位バ
ッファ回路の対をなすＰチャンネルＭＯ８Ｉ−ランジス
タ及びＮチャンネルＭＯＳトランジスタと、制御回路と
に入力し、 前記パルスを、第２の単位バッファ回路の前記対をなす
ＭＯＳトランジスタ゛以外のＰチャシネ９ＭＯ８トラン
ジスタに入力し、前記パルスとは逆相のパルスを、第２
の単位バッファ回路の前記対をなすＭＯＳトランジスタ
以外のＮチャンネルＭＯＳトランジスタに入力するよう
に接続したことを特徴とする。
次に、本発明について、図面を参照して説明する。
第１図は、本発明の第１の実施例の回路構成を示す回路
図である。
図である。
本実施例は、縦続接続されたプリバッファ回路２とメイ
ンバッファ回路７及びメインバッファ回路７の動作を制
御する制御回路８とにより構成されている。
ンバッファ回路７及びメインバッファ回路７の動作を制
御する制御回路８とにより構成されている。
メインバッファ回路７は、単位バッファ回路としての２
つのＣＭＯＳインバータ回路を並列に接続した回路構成
となっている。
つのＣＭＯＳインバータ回路を並列に接続した回路構成
となっている。
一方のＣＭＯＳインバータ回路は、駆動能力が比較的小
さいＰチャンネルＭＯ８！−ランジスタＱ７とＮチャン
ネルＭＯＳトランジスタＱ８とにより構成されている。
さいＰチャンネルＭＯ８！−ランジスタＱ７とＮチャン
ネルＭＯＳトランジスタＱ８とにより構成されている。
他方のＣＭＯＳインバータ回路は、直列に接続されたＰ
チャシネ９ＭＯ８トランジスタＱ、及びＱ３と、同じく
直列接続されたＮチャンネルＭＯＳトランジスタＱ４及
びＱ６とにより構成されている。
チャシネ９ＭＯ８トランジスタＱ、及びＱ３と、同じく
直列接続されたＮチャンネルＭＯＳトランジスタＱ４及
びＱ６とにより構成されている。
この４つのＭＯＳトランジスタの駆動能力は、前述の２
つのＭＯＳトランジスタ（Ｐチャシネ９ＭＯ８トランジ
スタＱ７及びＮチャンネルＭＯＳトランジスタＱ、）の
駆動能力に比べて大きい。
つのＭＯＳトランジスタ（Ｐチャシネ９ＭＯ８トランジ
スタＱ７及びＮチャンネルＭＯＳトランジスタＱ、）の
駆動能力に比べて大きい。
ここで、ＰチャンネルＭＯＳトランジスタＱ６及びＮチ
ャンネルＭＯＳトランジスタＱ８のゲートには、制御回
路８からの信号が入力され、これらの信号によって、Ｐ
チャンネルＭＯ８Ｉ−ランジスタＱ３及びＮチャンネル
ＭＯＳトランジスタＱ４からなるＣＭｏ５インバ一タ回
路が活性化される。
ャンネルＭＯＳトランジスタＱ８のゲートには、制御回
路８からの信号が入力され、これらの信号によって、Ｐ
チャンネルＭＯ８Ｉ−ランジスタＱ３及びＮチャンネル
ＭＯＳトランジスタＱ４からなるＣＭｏ５インバ一タ回
路が活性化される。
制御回路８は、遅延調整用回路９と、イクスクルーシブ
Ｎ０Ｒ（ＥＸＣＬＵＳＩＶＥ ＮＯＲ；以後ＥＸ−Ｎ
ＯＲと記す）回路１０と、インバータ回路１１とからな
っている。
Ｎ０Ｒ（ＥＸＣＬＵＳＩＶＥ ＮＯＲ；以後ＥＸ−Ｎ
ＯＲと記す）回路１０と、インバータ回路１１とからな
っている。
ＥＸ−ＮＯＲ回路１０の一方の入力には、入力端子１に
入力された入力信号が直接入力され、又、他方の入力に
は、入力信号が遅延調整用回路９を介して、一定時間だ
け遅れて入力される。
入力された入力信号が直接入力され、又、他方の入力に
は、入力信号が遅延調整用回路９を介して、一定時間だ
け遅れて入力される。
ＥＸ−ＮＯＲ回路１０の出力は、インバータ回路１１を
介して、メインバッファ回路７のＰチャンネルＭＯ８ト
ランジスタＱ５に入力されている。
介して、メインバッファ回路７のＰチャンネルＭＯ８ト
ランジスタＱ５に入力されている。
一方、メインバッファ回路７のＮチャンネルＭＯ８トラ
ンジスタＱ８のゲートには、ＥＸ−ＮＯＲ回路１０の出
力が直接入力されている。
ンジスタＱ８のゲートには、ＥＸ−ＮＯＲ回路１０の出
力が直接入力されている。
前段の内部回路（図示せず）からの入力信号は、入力端
子１を介してプリバッファ回路２に入力されると同時に
、制御回路８にも入力される。
子１を介してプリバッファ回路２に入力されると同時に
、制御回路８にも入力される。
次に、上述のような回路構成の出力／＼・ソファ回路の
動作について説明する。
動作について説明する。
なお、以後の説明においては、信号の電位が高電位であ
ることを°“Ｈ”で表し、信号の電位が低電位であるこ
とを“Ｌ”で表すこととする。
ることを°“Ｈ”で表し、信号の電位が低電位であるこ
とを“Ｌ”で表すこととする。
又、電位が°“ＨＩＩ 、 １ｊＬｌｌ 、 ＩＩ
ＨＩＩの順に変化するパルスのことを負パルスと呼び、
これとは逆に電位が“Ｌｌｌ、ｌ“Ｈ′”、′Ｌ′”の
順で変化する逆相のパルスのことを正パルスと呼ぶこと
とする。
ＨＩＩの順に変化するパルスのことを負パルスと呼び、
これとは逆に電位が“Ｌｌｌ、ｌ“Ｈ′”、′Ｌ′”の
順で変化する逆相のパルスのことを正パルスと呼ぶこと
とする。
今、入力信号が“Ｈ１１から“′Ｌ”へ、又は、“′Ｌ
”カラ“Ｈ“へ遷移すると、プリバッフ１回路２はこの
入力信号を、メインバッファ回路７の各単位バッファ回
路へ伝達する。
”カラ“Ｈ“へ遷移すると、プリバッフ１回路２はこの
入力信号を、メインバッファ回路７の各単位バッファ回
路へ伝達する。
一方、ＥＸ−ＮＯＲ回路１０の一方の入力はすぐに変化
するが、もう一方の入力は、遅延調整用回路９の遅延時
間分だけ遅れて変化するため、ＥＸ−ＮＯＲ回路１０の
出力部には、電位が“Ｈ” ＆ｌＬ” ＩＩＨ′の
順で変化する負パルスが発生する。
するが、もう一方の入力は、遅延調整用回路９の遅延時
間分だけ遅れて変化するため、ＥＸ−ＮＯＲ回路１０の
出力部には、電位が“Ｈ” ＆ｌＬ” ＩＩＨ′の
順で変化する負パルスが発生する。
この負パルスのパルス幅は、遅延調整用回路９での遅延
時間と同じである。
時間と同じである。
上記の負パルスは、メインバ・ソファ回路７のＮチャン
ネルＭＯ８トランジスタＱ６のゲートへ入力される。
ネルＭＯ８トランジスタＱ６のゲートへ入力される。
一方、メインバッファ回路７のＰチャンネルＭＯ８トラ
ンジスタＱ５のゲートには、ＥＸ−ＮＯＲ回路１０の出
力信号がインバータ回路１１を介して入力されるので、
電位がｌｌ Ｌ ＩＩ。
ンジスタＱ５のゲートには、ＥＸ−ＮＯＲ回路１０の出
力信号がインバータ回路１１を介して入力されるので、
電位がｌｌ Ｌ ＩＩ。
“Ｈ”、′Ｌ′”の順で変化する正／Ｎ６ ／レスが入
力される。
力される。
このため、ＰチャンネルＭＯＳトランジスタＱ４及びＮ
チャンネルＭＯ８トランジスタＱ６は、入力信号が“Ｌ
”から“Ｈ′へ、又は、“Ｈ”から“Ｌ ＩＩへ遷移す
る時、遅延調整用回路９の遅延時間分だけオフ状態にあ
る。
チャンネルＭＯ８トランジスタＱ６は、入力信号が“Ｌ
”から“Ｈ′へ、又は、“Ｈ”から“Ｌ ＩＩへ遷移す
る時、遅延調整用回路９の遅延時間分だけオフ状態にあ
る。
すなわち、ＰチャンネルＭＯＳトランジスタＱ５及びＱ
３並びにＮチャンネルＭＯ８トランジスタＱ４及びＱ８
からなるＣＭＯＳインノく一夕回路は、この間オフ状態
を保った後オン状態になる。
３並びにＮチャンネルＭＯ８トランジスタＱ４及びＱ８
からなるＣＭＯＳインノく一夕回路は、この間オフ状態
を保った後オン状態になる。
従って、出力端子６に接続される外部の負荷は、−時的
にメインバッファ回路７の、駆動能力の比較的小さいＰ
チャンネルＭＯ８トランジスタＱ７及びＮチャンネルＭ
Ｏ８トランジスタＱ８だけで駆動されることになる。
にメインバッファ回路７の、駆動能力の比較的小さいＰ
チャンネルＭＯ８トランジスタＱ７及びＮチャンネルＭ
Ｏ８トランジスタＱ８だけで駆動されることになる。
この間は、メインバッファ回路７における電荷の移動量
が少ないので、大きなノイズが発生しにくい。
が少ないので、大きなノイズが発生しにくい。
次に、本発明の第２の実施例について説明する。
第２図は、本発明の第２の実施例の回路構成を示す回路
図である。
図である。
本実施例には、第１図に示す第１の実施例と比 ′べ
て、異なる点が２つある。
て、異なる点が２つある。
ひとつは、プリバッフ１回路がないことである。
これは、第１の実施例では、入力信号と出力信号が同相
であったのに対して、本実施例では、互いに逆相になる
ことであって、第１の実施例と基本釣な違いはない。
であったのに対して、本実施例では、互いに逆相になる
ことであって、第１の実施例と基本釣な違いはない。
もうひとつは、第１の実施例では、制御回路８でＥＸ−
ＮＯＲ回路１０を用いていたのに対して本実施例ではＥ
Ｘ−ＯＲ回路１２を用いていることである。
ＮＯＲ回路１０を用いていたのに対して本実施例ではＥ
Ｘ−ＯＲ回路１２を用いていることである。
第２図中に示すＥＸ−ＯＲ回路１２は、入力信号が“Ｈ
”から“Ｌ”へ、又は ｕ’１＝”から“Ｈ”へ遷移す
ると、遅延調整用回路９の遅延時間と同じパルス幅の正
パルスを出力し、メインバッファ回路７のＮチャンネル
ＭＯＳトランジスタロ３のゲートには、インバータ回路
１１を介して負パルスが入力される。又、Ｐチャンネル
ＭＯ８）ランンジスタＱ５のゲートには、正パルスが直
接入力される。
”から“Ｌ”へ、又は ｕ’１＝”から“Ｈ”へ遷移す
ると、遅延調整用回路９の遅延時間と同じパルス幅の正
パルスを出力し、メインバッファ回路７のＮチャンネル
ＭＯＳトランジスタロ３のゲートには、インバータ回路
１１を介して負パルスが入力される。又、Ｐチャンネル
ＭＯ８）ランンジスタＱ５のゲートには、正パルスが直
接入力される。
したがって、駆動力の比較的大きいＰチャンネルＭＯ８
トランジスタＱ５及びＮチャンネルＭＯ８トランジスタ
Ｑ８は、遅延調整用回路９での遅延時間の間だけオフ状
態となる。
トランジスタＱ５及びＮチャンネルＭＯ８トランジスタ
Ｑ８は、遅延調整用回路９での遅延時間の間だけオフ状
態となる。
結局、本実施例では、第１の実施例と同様に、外部の負
荷は一時的に、駆動能力が比較的小さいＰチャンネルＭ
ＯＳトランジスタＱ７及びＮチャンネルＭＯ８トランジ
スタＱ８だけで駆動され、出力バッファ回路としては緩
やかに動作することになり、小さなノイズしか発生しな
い。
荷は一時的に、駆動能力が比較的小さいＰチャンネルＭ
ＯＳトランジスタＱ７及びＮチャンネルＭＯ８トランジ
スタＱ８だけで駆動され、出力バッファ回路としては緩
やかに動作することになり、小さなノイズしか発生しな
い。
なお、本発明は上述の実施例に限定されるものではない
。
。
上述の第１の実施例および第２の実施例では、メインバ
ッファ回路として、２つの単位バ、ファ回路を並列に接
続した回路を用いたが、更に多数の単位バッファ回路を
並列に接続すれば、遷移する出力バッファ回路の数に応
じて、動作可能な単位バッファ回路の数を増減させると
いった、更に細かな制御を行なうことができる。
ッファ回路として、２つの単位バ、ファ回路を並列に接
続した回路を用いたが、更に多数の単位バッファ回路を
並列に接続すれば、遷移する出力バッファ回路の数に応
じて、動作可能な単位バッファ回路の数を増減させると
いった、更に細かな制御を行なうことができる。
以上説明したように、本発明は、出力バッファ回路の入
力信号が遷移する際に、外部の負荷を駆動するメインバ
ッファ回路の中の一部の単位バッファ回路を一時的にオ
フ状態にすることによって、外部の負荷への充放電時間
を制御し、出力バッファ回路の急激な動作を緩和するこ
とができるので、この出力バノファ回路の動作に伴って
発生するノイズの大きさを軽減することができるという
効果がある。
力信号が遷移する際に、外部の負荷を駆動するメインバ
ッファ回路の中の一部の単位バッファ回路を一時的にオ
フ状態にすることによって、外部の負荷への充放電時間
を制御し、出力バッファ回路の急激な動作を緩和するこ
とができるので、この出力バノファ回路の動作に伴って
発生するノイズの大きさを軽減することができるという
効果がある。
第１図は、本発明の第１の実施例の回路構成を示す回路
図、第２図は、本発明の第２の実施例の回路構成を示す
回路図、第３図は、従来の出力バッファ回路の回路構成
を示す回路図である。 １・・・入力端子、２・・・プリバッファ回路、３゜７
・・・メインバッファ回路、４・・・電源端子、５・・
・グランド端子、６・・・出力端子、８・・・制御回路
、９・・・遅延調整用回路、１０・・・ＥＸ−ＮＯＲ回
路、１１・・・インバータ回路、１２・・・ＥＸ−ＯＲ
回路。
図、第２図は、本発明の第２の実施例の回路構成を示す
回路図、第３図は、従来の出力バッファ回路の回路構成
を示す回路図である。 １・・・入力端子、２・・・プリバッファ回路、３゜７
・・・メインバッファ回路、４・・・電源端子、５・・
・グランド端子、６・・・出力端子、８・・・制御回路
、９・・・遅延調整用回路、１０・・・ＥＸ−ＮＯＲ回
路、１１・・・インバータ回路、１２・・・ＥＸ−ＯＲ
回路。
Claims (1)
- 【特許請求の範囲】 ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳ
トランジスタとを縦列に相補対接続した第１の単位バッ
ファ回路と、 直列に接続されたＰチャンネルＭＯＳトランジスタと、
直列に接続されたＮチャンネルＭＯＳトランジスタとを
縦列に相補対接続した第２の単位バッファ回路と、 入力信号が遷移する時にパルスを発生する制御回路とを
有し、 第１の単位バッファ回路と第２の単位バッファ回路とを
並列に接続し、 入力信号を、第１の単位バッファ回路と、第２の単位バ
ッファ回路の対をなすＰチャンネルＭＯＳトランジスタ
及びＮチャンネルＭＯＳトランジスタと、制御回路とに
入力し、 前記パルスを、第２の単位バッファ回路の前記対をなす
ＭＯＳトランジスタ以外のＰチャンネルＭＯＳトランジ
スタに入力し、前記パルスとは逆相のパルスを、第２の
単位バッファ回路の前記対をなすＭＯＳトランジスタ以
外のＮチャンネルＭＯＳトランジスタに入力するように
接続したことを特徴とする論理回路の出力バッファ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288830A JPH04160920A (ja) | 1990-10-25 | 1990-10-25 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288830A JPH04160920A (ja) | 1990-10-25 | 1990-10-25 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04160920A true JPH04160920A (ja) | 1992-06-04 |
Family
ID=17735298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2288830A Pending JPH04160920A (ja) | 1990-10-25 | 1990-10-25 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04160920A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043683A (en) * | 1996-12-30 | 2000-03-28 | Lg Semicon Co., Ltd. | Output pad circuit using control signal |
| FR2796225A1 (fr) * | 1999-07-05 | 2001-01-12 | Mitsubishi Electric Corp | Circuit amplificateur separateur de sortie |
-
1990
- 1990-10-25 JP JP2288830A patent/JPH04160920A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043683A (en) * | 1996-12-30 | 2000-03-28 | Lg Semicon Co., Ltd. | Output pad circuit using control signal |
| FR2796225A1 (fr) * | 1999-07-05 | 2001-01-12 | Mitsubishi Electric Corp | Circuit amplificateur separateur de sortie |
| US6262607B1 (en) | 1999-07-05 | 2001-07-17 | Mitsubishi Denki Kabushiki Kaisha | Output buffer circuit |
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