JPS62166615A - Ｃｍｏｓバツフア - Google Patents
ＣｍｏｓバツフアInfo
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- JPS62166615A JPS62166615A JP61008521A JP852186A JPS62166615A JP S62166615 A JPS62166615 A JP S62166615A JP 61008521 A JP61008521 A JP 61008521A JP 852186 A JP852186 A JP 852186A JP S62166615 A JPS62166615 A JP S62166615A
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- 239000000872 buffer Substances 0.000 title claims abstract description 44
- 230000001052 transient effect Effects 0.000 abstract description 12
- 230000003071 parasitic effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- MWUXSHHQAYIFBG-UHFFFAOYSA-N nitrogen oxide Inorganic materials O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳバッファに関し、更に詳述すれば消費
電力が少なく、安定したスイッチング動作をするＣＭＯ
Ｓバッファに関するものである。
電力が少なく、安定したスイッチング動作をするＣＭＯ
Ｓバッファに関するものである。
従来のＣＭＯＳバッファは第５図に示すようにコントロ
ール部であるインバータＩＶの出力端子に、ドレインＤ
同士及びゲート同士を相互に接続したＰチャンネルトラ
ンジスタ（以下Ｐトランジスタという）ＱＰとＮチャン
ネルトランジスタ（以下Ｎトランジスタという）ＱＮの
前記ゲートＧを接続してＰトランジスタＱＰとＮトラン
ジスタＱＮとでバッファが構成されている。そしてＰト
ランジスタＱＰのソースＳとＮトランジスタＱＮのソー
スＳとの間には、ＰトランジスタのソースＳを正電極と
して直流電源が接続されて使用される。
ール部であるインバータＩＶの出力端子に、ドレインＤ
同士及びゲート同士を相互に接続したＰチャンネルトラ
ンジスタ（以下Ｐトランジスタという）ＱＰとＮチャン
ネルトランジスタ（以下Ｎトランジスタという）ＱＮの
前記ゲートＧを接続してＰトランジスタＱＰとＮトラン
ジスタＱＮとでバッファが構成されている。そしてＰト
ランジスタＱＰのソースＳとＮトランジスタＱＮのソー
スＳとの間には、ＰトランジスタのソースＳを正電極と
して直流電源が接続されて使用される。
このようなＣＭＯＳバッファは例えば株式会社 産報出
版発行ｒｃＭＯ３の応用技法」第２９頁 図１．１６及
び第６７頁 図２．１６に示されている。
版発行ｒｃＭＯ３の応用技法」第２９頁 図１．１６及
び第６７頁 図２．１６に示されている。
ところで、従来のこの種のｃｎｏｓインバータの入力電
圧と過渡直流電流との関係は一般に第６図に示す如くで
ある。またトランジスタサイズが大きい程あるいはスイ
ッチング時間が長い程大きい過渡直流電流が流れる。一
般には出力段のバッファのように大電流を駆動する必要
のあるバッファにおいては、トランジスタサイズは非常
に大きなものとなり、入力ゲートの容量も増大する。し
たがって、スイッチング時間が長くなるのが通例であり
、過渡直流電流と共に消費電力が増大する。そしてこの
ような大電流を駆動するバッファを多数備えたＬＳＩに
おいては、スイッチング時の過渡直流電流がＬＳＩ全体
の消費電力に占める割合が増すとともに瞬間最大電流も
増大する。これが原因して電源線やグランド線に寄生し
ている寄生静電容量の影響で、電源線及びグランド線に
電圧振動を誘発する０例えば電源電圧が５ｖで入力レベ
ルがＴＴＬコンパチブルであるＬＳＩにおいては、入カ
バソファのしきい値ＶＴは、ＴＴＬのしきい値が１．５
Ｖであり電源電圧ＶＯＯを５ｖとすると略ＶＴ ＫＶＳ
Ｓ＋ １／３ （ＶＤＤ−ＶＳＳ）−１／３ ＶＤＤ
＋ ２／３ ＶＳＳ （ただしＶＴはトランジスタのしきい値ＶＳＳはグラン
ド電位） であり、電源線、グランド線の電圧振動による入力バッ
ファのしきい値の変動分ΔＶＴは、ＶＤＤの変動分をΔ
ＶＯＯ１ＶＳＳの変動分をΔＶＳＳとするとΔＶＴ Ｋ
１／３ΔＶＤＤ＋ ２／３ΔｖＳＳ電流を駆動するバ
ッファが電源線、グランド線のこのしきい値の変動分の
ΔＶＴの値が大きすぎると、入力レベル不良によるスイ
ッチングの誤動作を生じることになり、電源線及びグラ
ンド線の電圧振動は小さいことが望まれる。
圧と過渡直流電流との関係は一般に第６図に示す如くで
ある。またトランジスタサイズが大きい程あるいはスイ
ッチング時間が長い程大きい過渡直流電流が流れる。一
般には出力段のバッファのように大電流を駆動する必要
のあるバッファにおいては、トランジスタサイズは非常
に大きなものとなり、入力ゲートの容量も増大する。し
たがって、スイッチング時間が長くなるのが通例であり
、過渡直流電流と共に消費電力が増大する。そしてこの
ような大電流を駆動するバッファを多数備えたＬＳＩに
おいては、スイッチング時の過渡直流電流がＬＳＩ全体
の消費電力に占める割合が増すとともに瞬間最大電流も
増大する。これが原因して電源線やグランド線に寄生し
ている寄生静電容量の影響で、電源線及びグランド線に
電圧振動を誘発する０例えば電源電圧が５ｖで入力レベ
ルがＴＴＬコンパチブルであるＬＳＩにおいては、入カ
バソファのしきい値ＶＴは、ＴＴＬのしきい値が１．５
Ｖであり電源電圧ＶＯＯを５ｖとすると略ＶＴ ＫＶＳ
Ｓ＋ １／３ （ＶＤＤ−ＶＳＳ）−１／３ ＶＤＤ
＋ ２／３ ＶＳＳ （ただしＶＴはトランジスタのしきい値ＶＳＳはグラン
ド電位） であり、電源線、グランド線の電圧振動による入力バッ
ファのしきい値の変動分ΔＶＴは、ＶＤＤの変動分をΔ
ＶＯＯ１ＶＳＳの変動分をΔＶＳＳとするとΔＶＴ Ｋ
１／３ΔＶＤＤ＋ ２／３ΔｖＳＳ電流を駆動するバ
ッファが電源線、グランド線のこのしきい値の変動分の
ΔＶＴの値が大きすぎると、入力レベル不良によるスイ
ッチングの誤動作を生じることになり、電源線及びグラ
ンド線の電圧振動は小さいことが望まれる。
本発明のＣＭＯＳバッファの１つは、出力段のＰトラン
ジスタ及びＮトランジスタのゲートの夫々に、しきい値
の高い入力ゲートと、しきい値の低い入力ゲートとを各
接続することにより、また本発明のＣＭＯＳバッファの
他°の１つはＰトランジスタとＮトランジスタの入力ゲ
ートの電圧を制御する遅延素子を備えた構成として、Ｐ
トランジスタとＮトランジスタの夫々のスイッチング動
作が同時に行われないようにして過渡直流電流が小さく
、しかも安定した動作を行うＣＭＯＳバッファを提供す
るものである。
ジスタ及びＮトランジスタのゲートの夫々に、しきい値
の高い入力ゲートと、しきい値の低い入力ゲートとを各
接続することにより、また本発明のＣＭＯＳバッファの
他°の１つはＰトランジスタとＮトランジスタの入力ゲ
ートの電圧を制御する遅延素子を備えた構成として、Ｐ
トランジスタとＮトランジスタの夫々のスイッチング動
作が同時に行われないようにして過渡直流電流が小さく
、しかも安定した動作を行うＣＭＯＳバッファを提供す
るものである。
本発明の第１のＣＭＯＳバッファは、出力段に１つのＰ
チャンネルトランジスタと１つのＮチャンネルトランジ
スタとを備えたＣＭＯＳバッファにおいて、前記Ｐチャ
ンネルトランジスタのゲート電圧がハイレベルに転じた
後に前記Ｎチャンネルトランジスタのゲート電圧がハイ
レベルに転じ、また前記Ｎチャンネルトランジスタのゲ
ート電圧がローレベルに転じた後に前記Ｐチャンネルト
ランジスタのゲート電圧がローレベルに転じるぺ（、前
記Ｐチャンネルトランジスタ及びＮチャンネルトランジ
スタのゲートの夫々に、しきい値の高い入力ゲートとし
きい値の低い入力ゲートとを各接続したことを特徴とす
る。
チャンネルトランジスタと１つのＮチャンネルトランジ
スタとを備えたＣＭＯＳバッファにおいて、前記Ｐチャ
ンネルトランジスタのゲート電圧がハイレベルに転じた
後に前記Ｎチャンネルトランジスタのゲート電圧がハイ
レベルに転じ、また前記Ｎチャンネルトランジスタのゲ
ート電圧がローレベルに転じた後に前記Ｐチャンネルト
ランジスタのゲート電圧がローレベルに転じるぺ（、前
記Ｐチャンネルトランジスタ及びＮチャンネルトランジ
スタのゲートの夫々に、しきい値の高い入力ゲートとし
きい値の低い入力ゲートとを各接続したことを特徴とす
る。
また本発明の第２のＣＭＯＳバッファは、出力段に１つ
のＰチャンネルトランジスタと１つのＮチャンネルトラ
ンジスタとを備えたＣＭＯＳバッファにおいて、前記Ｐ
チャンネルトランジスタのゲート電圧がハイレベルに転
じた後に前記Ｎチャンネルトランジスタのゲート電圧が
ハイレベルに転じ、また前記Ｎチャンネルトランジスタ
のゲート電圧がローレベルに転じた後に前記Ｐチャンネ
ルトランジスタのゲート電圧がローレベルに転じるべく
、前記ＰチャンネルトランジスタとＮチャンネルトラン
ジスタの入力ゲート電圧を制御する遅延素子を設けたこ
とを特徴とする。
のＰチャンネルトランジスタと１つのＮチャンネルトラ
ンジスタとを備えたＣＭＯＳバッファにおいて、前記Ｐ
チャンネルトランジスタのゲート電圧がハイレベルに転
じた後に前記Ｎチャンネルトランジスタのゲート電圧が
ハイレベルに転じ、また前記Ｎチャンネルトランジスタ
のゲート電圧がローレベルに転じた後に前記Ｐチャンネ
ルトランジスタのゲート電圧がローレベルに転じるべく
、前記ＰチャンネルトランジスタとＮチャンネルトラン
ジスタの入力ゲート電圧を制御する遅延素子を設けたこ
とを特徴とする。
ＰトランジスタとＮトランジスタの入力ゲートのしきい
値を異ならせることにより、あるいはＰトランジスタと
Ｎトランジスタの入力ゲートの電圧を制御する遅延素子
を備えるようにしたため、Ｐ、Ｎの両トランジスタは同
時にスイッチング動作を行わない、したがって過渡直流
電流が大幅に抑制されて消費電力が減少する。また過渡
直流電流が無視できる状態では大カバンファのしきい値
ｊ Ｒ ただしｊ＋ｋｍｔである。
値を異ならせることにより、あるいはＰトランジスタと
Ｎトランジスタの入力ゲートの電圧を制御する遅延素子
を備えるようにしたため、Ｐ、Ｎの両トランジスタは同
時にスイッチング動作を行わない、したがって過渡直流
電流が大幅に抑制されて消費電力が減少する。また過渡
直流電流が無視できる状態では大カバンファのしきい値
ｊ Ｒ ただしｊ＋ｋｍｔである。
即ち＋１）式及び（２）式よりΔＶＴ（２１＜ΔＶＴ（
１）となり入カバソファのしきい値の変動を小さく抑え
ることになる。
１）となり入カバソファのしきい値の変動を小さく抑え
ることになる。
以下に本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は第１の発明であるＣＭＯＳバッファの回路図で
あって、１はＰトランジスタＱＰとＮトランジスタＱＮ
の夫々のドレイン同士を接続した出力段のバッファであ
って、この接続点に出力端子２が設けられている。モし
てＰトランジスタＱＰのソースＳは電源電位に、Ｎトラ
ンジスタＱＮのソースＳはグランド電位に各接続されて
いる。ＰトランジスタＱＰのゲートＧは第１のＮＡＮＤ
ゲートＮＡ＋の出力端子及び第２のＮＡＮＤゲー）ＮＡ
２の一方の入力端子（入力ゲート６）に接続されている
。Ｎ）ランジスタＱＮのゲートＧは第２のＮＯＲゲート
ＮＯ２の出力端子及び第１のＮＯＲゲートＮ０１の一方
の入力端子（入力ゲート７）に接続されている。第１の
ＮＡＮＤゲー）ＮＡ１の一方の入力端子はコントロール
部Ｃの入力端子３及び第２のＮＯＲゲー）ＮＯ２の他方
の入力端子に接続され、第１のＮＡＮＤゲー）ＮＡ。
あって、１はＰトランジスタＱＰとＮトランジスタＱＮ
の夫々のドレイン同士を接続した出力段のバッファであ
って、この接続点に出力端子２が設けられている。モし
てＰトランジスタＱＰのソースＳは電源電位に、Ｎトラ
ンジスタＱＮのソースＳはグランド電位に各接続されて
いる。ＰトランジスタＱＰのゲートＧは第１のＮＡＮＤ
ゲートＮＡ＋の出力端子及び第２のＮＡＮＤゲー）ＮＡ
２の一方の入力端子（入力ゲート６）に接続されている
。Ｎ）ランジスタＱＮのゲートＧは第２のＮＯＲゲート
ＮＯ２の出力端子及び第１のＮＯＲゲートＮ０１の一方
の入力端子（入力ゲート７）に接続されている。第１の
ＮＡＮＤゲー）ＮＡ１の一方の入力端子はコントロール
部Ｃの入力端子３及び第２のＮＯＲゲー）ＮＯ２の他方
の入力端子に接続され、第１のＮＡＮＤゲー）ＮＡ。
の他方の入力端子は第１のＮＯＲゲートＮｏ、の出力端
子に、第２のＮＯＲゲートＮ０２の一方の入力端子は第
２のＮＡＮＤゲートＮＡ２の出力端子に接続されている
。第１のＮＯＲゲー）ＮＯｌの一方の入力端子は、第２
のＮＡＮＤゲー）ＮＡ２の他方の入力端子とインバータ
ｎの出力端子とに接続されており、インバータＩＶの入
力端子は前記入力端子３と接続されている。なお、４，
５はＰトランジスタＱＰ及びＮトランジスタＱＮのゲー
トに連なる部分に存在する寄生静電容量である。
子に、第２のＮＯＲゲートＮ０２の一方の入力端子は第
２のＮＡＮＤゲートＮＡ２の出力端子に接続されている
。第１のＮＯＲゲー）ＮＯｌの一方の入力端子は、第２
のＮＡＮＤゲー）ＮＡ２の他方の入力端子とインバータ
ｎの出力端子とに接続されており、インバータＩＶの入
力端子は前記入力端子３と接続されている。なお、４，
５はＰトランジスタＱＰ及びＮトランジスタＱＮのゲー
トに連なる部分に存在する寄生静電容量である。
そして、第２のＮＡＮＤゲートＮＡ２の入力ゲート６の
しきい値Ｅ６を例えば３．５ｖと５ｖのＡより十分高い
値に設定しており、第１のＮＯＲゲー１−ＮＯＩの一方
の入力ゲート７のしきい値Ｅ７を例えば１．５Ｖと同じ
く十分低い値に設定、している。またＰトランジスタＱ
Ｐのしきい値ＥＰを一１■に、ＮトランジスタＱＮのし
きい値ＥＮをｌｖに設定している。
しきい値Ｅ６を例えば３．５ｖと５ｖのＡより十分高い
値に設定しており、第１のＮＯＲゲー１−ＮＯＩの一方
の入力ゲート７のしきい値Ｅ７を例えば１．５Ｖと同じ
く十分低い値に設定、している。またＰトランジスタＱ
Ｐのしきい値ＥＰを一１■に、ＮトランジスタＱＮのし
きい値ＥＮをｌｖに設定している。
このように構成されたＣＭＯＳバッファの動作を第１図
及び第２図によって説明する。第２図は第１図における
各部の電圧変化を示している。いま入力端子３に第２図
に示した５■のパルス信号ＰＬが入力されたときには、
第２のＮＯＲゲートＮｏ２は反転動作するが、その出力
電圧は寄生静電容量５の影響により徐々に低下し、入力
ゲート７のしきい値Ｅ７である１、５ｖに達すると、第
１のＮＯＲゲートＮｏｌが反転動作する。この出力は寄
生静電容量４の影響をうけ徐々に低下する。そしてＮＯ
ＲゲートＮＯ２の出力（入力ゲート７）の電圧が１ｖに
達したとき、即ちＮトランジスタＱＮのしきい値ＥＮの
１ｖに達したときＮトランジスタＱＮはオフとなり、続
いてＮＡＮＤゲートＮ＾１の出力電圧が４ｖに低下した
とき、即ちＰトランジスタＱＰのしきい値ＥＰの一１ｖ
に達したときＰトランジスタＱＰはオンとなって出力端
子２はハイレベルとなる。
及び第２図によって説明する。第２図は第１図における
各部の電圧変化を示している。いま入力端子３に第２図
に示した５■のパルス信号ＰＬが入力されたときには、
第２のＮＯＲゲートＮｏ２は反転動作するが、その出力
電圧は寄生静電容量５の影響により徐々に低下し、入力
ゲート７のしきい値Ｅ７である１、５ｖに達すると、第
１のＮＯＲゲートＮｏｌが反転動作する。この出力は寄
生静電容量４の影響をうけ徐々に低下する。そしてＮＯ
ＲゲートＮＯ２の出力（入力ゲート７）の電圧が１ｖに
達したとき、即ちＮトランジスタＱＮのしきい値ＥＮの
１ｖに達したときＮトランジスタＱＮはオフとなり、続
いてＮＡＮＤゲートＮ＾１の出力電圧が４ｖに低下した
とき、即ちＰトランジスタＱＰのしきい値ＥＰの一１ｖ
に達したときＰトランジスタＱＰはオンとなって出力端
子２はハイレベルとなる。
このようにしてＮＯＲゲートＮ０２の出力電圧（入力ゲ
ート７の電圧）が１ｖに達した時点からＮＡＮＤゲ）Ｎ
Ａ＋の出力電圧（入力ゲート６の電圧）が４Ｖに達する
時点までの期間はＰ、Ｎ両トランジスタＱＰ、ＱＮはい
ずれもオフである。
ート７の電圧）が１ｖに達した時点からＮＡＮＤゲ）Ｎ
Ａ＋の出力電圧（入力ゲート６の電圧）が４Ｖに達する
時点までの期間はＰ、Ｎ両トランジスタＱＰ、ＱＮはい
ずれもオフである。
そして、ＰトランジスタＱＰがオンした後は、先にＮＯ
Ｒゲー）ＮＯ２の出力電圧が０■となり、続いてＮＡＮ
ＤゲートＮＡＩの出力電圧がＯｖになる。
Ｒゲー）ＮＯ２の出力電圧が０■となり、続いてＮＡＮ
ＤゲートＮＡＩの出力電圧がＯｖになる。
次に入力端子３がローレベルに反転すると、ＮＡＮＤゲ
ー）ＮＡ＋は反転動作し、その出力は寄生静電容量４の
影響をうけて徐々に上昇する。そしてＮＡＮＤゲートＮ
Ａ、の出力電圧がＮＡＮＯゲートＮＡ２のしきい値３．
５ｖに達したときＮＯＲゲー）ＮＯ２が反転動作して入
力ゲート７の電圧が上昇し始める。
ー）ＮＡ＋は反転動作し、その出力は寄生静電容量４の
影響をうけて徐々に上昇する。そしてＮＡＮＤゲートＮ
Ａ、の出力電圧がＮＡＮＯゲートＮＡ２のしきい値３．
５ｖに達したときＮＯＲゲー）ＮＯ２が反転動作して入
力ゲート７の電圧が上昇し始める。
ＮＡＮＤゲートＮＡｔの出力電圧が４ｖに達したとき、
即ちＰトランジスタＱＰのしきい値ＥＰに達したとき、
このＰトランジスタＱＰがオフとなる。
即ちＰトランジスタＱＰのしきい値ＥＰに達したとき、
このＰトランジスタＱＰがオフとなる。
そしてＮＯＲゲートＮ０２の出力電圧（入力ゲート７の
電圧）が上昇して１ｖに達したとき、即ちＮトランジス
タＱＮの、しきい値ＥＮに達したときにＮトランジスタ
ＱＮがオンとなる。つまり、ノードｎ２の電圧が４Ｖに
達した時点からノードｎ３の電圧が１ｖに達する時点ま
での期間はＰ、 Ｎ両トランジスタＱＰ、ＱＮはいずれ
もオフとなる。
電圧）が上昇して１ｖに達したとき、即ちＮトランジス
タＱＮの、しきい値ＥＮに達したときにＮトランジスタ
ＱＮがオンとなる。つまり、ノードｎ２の電圧が４Ｖに
達した時点からノードｎ３の電圧が１ｖに達する時点ま
での期間はＰ、 Ｎ両トランジスタＱＰ、ＱＮはいずれ
もオフとなる。
第３図は第２の発明の回路であって、１０はＰトランジ
スタＱＰとＮトランジスタＱＮの夫々のドレインＤ同士
を接続した出力段のバッファであり、ドレインＤに出力
端子２０が設けられている。そしてＰトランジスタＱＰ
のソースＳは電源電位に、ＮトランジスタＱＮのソース
はグランド電位に接続されている。ＰトランジスタＱＰ
のゲートＧはＮＡＮＤゲー１−ＮＡの出力端子に、Ｎト
ランジスタＱＮのゲートはＮＯＲゲートＮＯの出力端子
に夫々接続されている。 ＮＡＮＤゲートＮＡの一方の
入力端子はＮＯＲゲートＮＯの他方の入力端子と接続さ
れるとともに、コントロール部Ｃの入力端子３０と第１
のインバータＩＶＩと直列接続の第２のインバータ■ｖ
２を介して接続されている。
スタＱＰとＮトランジスタＱＮの夫々のドレインＤ同士
を接続した出力段のバッファであり、ドレインＤに出力
端子２０が設けられている。そしてＰトランジスタＱＰ
のソースＳは電源電位に、ＮトランジスタＱＮのソース
はグランド電位に接続されている。ＰトランジスタＱＰ
のゲートＧはＮＡＮＤゲー１−ＮＡの出力端子に、Ｎト
ランジスタＱＮのゲートはＮＯＲゲートＮＯの出力端子
に夫々接続されている。 ＮＡＮＤゲートＮＡの一方の
入力端子はＮＯＲゲートＮＯの他方の入力端子と接続さ
れるとともに、コントロール部Ｃの入力端子３０と第１
のインバータＩＶＩと直列接続の第２のインバータ■ｖ
２を介して接続されている。
またＮＡＮＤゲートＮＡの他方の入力端子はＮＯＲゲー
）ＮＯの一方の入力端子と接続されるとともに、前記第
１のインバータＩＶ、の出力端子に、遅延特性を有する
インバータである遅延素子ＩＶＤを介して接続されてい
る。
）ＮＯの一方の入力端子と接続されるとともに、前記第
１のインバータＩＶ、の出力端子に、遅延特性を有する
インバータである遅延素子ＩＶＤを介して接続されてい
る。
なお、４０．５０はＰトランジスタＱＰ及びＮトランジ
スタＱＮのゲートに連なる部分に存在する寄生静電容量
である。そしてＰトランジスタＱＰのしきい値ＥＰを一
１ｖに、ＮトランジスタＱＮのしきい値ＥＮを１ｖに設
定している。
スタＱＮのゲートに連なる部分に存在する寄生静電容量
である。そしてＰトランジスタＱＰのしきい値ＥＰを一
１ｖに、ＮトランジスタＱＮのしきい値ＥＮを１ｖに設
定している。
このように構成されたＣＭＯＳバッファの動作を第３図
及び第４図によって説明する。第４図は第３図における
各部の電圧変化を示している。いま入力端子３０に第３
図に示す如き電圧変化として示した５ｖのパルス信号Ｐ
Ｌが入力されたときには、インバータＩＶＩ ＋ ＩＶ
２及び遅延素子ＩＶｏが反転動作することになるが、遅
延素子ＩＶＤの遅延特性のためＮＯＲゲートＮＯが先行
して反転動作しノードｎ７（ＮＯＲゲー）Ｎｏの出力端
とＮトランジスタＱＮのゲートとの接続点）の電圧は寄
生静電容量５０の影響により徐々に低下する。そしてＮ
ＯＲゲートＮＯの出力電圧が１ｖに達したとき、即ちＮ
トランジスタＱＮのしきい値ＥＮに達したとき、Ｎトラ
ンジスタＱＮはオフとなる。
及び第４図によって説明する。第４図は第３図における
各部の電圧変化を示している。いま入力端子３０に第３
図に示す如き電圧変化として示した５ｖのパルス信号Ｐ
Ｌが入力されたときには、インバータＩＶＩ ＋ ＩＶ
２及び遅延素子ＩＶｏが反転動作することになるが、遅
延素子ＩＶＤの遅延特性のためＮＯＲゲートＮＯが先行
して反転動作しノードｎ７（ＮＯＲゲー）Ｎｏの出力端
とＮトランジスタＱＮのゲートとの接続点）の電圧は寄
生静電容量５０の影響により徐々に低下する。そしてＮ
ＯＲゲートＮＯの出力電圧が１ｖに達したとき、即ちＮ
トランジスタＱＮのしきい値ＥＮに達したとき、Ｎトラ
ンジスタＱＮはオフとなる。
そして遅延素子ＩＶＤは遅延時間Ｔ１を経過した後反転
動作をし、ＮＡＮＤゲー）ＮＡは反転動作をする。
動作をし、ＮＡＮＤゲー）ＮＡは反転動作をする。
したがってノードｎ ６ （ＮＡＮＤゲートの出力端
とＰトランジスタＱＰのゲートとの接続点）の電圧は寄
生静電容量４０の影響をうけて徐々に低下して４Ｖに達
したとき、即ちＮトランジスタＱＮのしきい値ＥＮに達
したときＰトランジスタＱＰがオンとなり、出力端子２
０はハイレベルとなる。つまり、ノードｎ７の電圧がＩ
Ｖに達した時点からノードｎ６の電圧が４ｖに達する時
点までの期間は、Ｐ８Ｎ両トランジスタＱＰ、ＱＮはい
ずれもオフしている。そして、ノードｎ７が先にＯｖと
なり、続いてノードｎ６が、ＰトランジスタＱＰがオン
した後にＯＶとなる。
とＰトランジスタＱＰのゲートとの接続点）の電圧は寄
生静電容量４０の影響をうけて徐々に低下して４Ｖに達
したとき、即ちＮトランジスタＱＮのしきい値ＥＮに達
したときＰトランジスタＱＰがオンとなり、出力端子２
０はハイレベルとなる。つまり、ノードｎ７の電圧がＩ
Ｖに達した時点からノードｎ６の電圧が４ｖに達する時
点までの期間は、Ｐ８Ｎ両トランジスタＱＰ、ＱＮはい
ずれもオフしている。そして、ノードｎ７が先にＯｖと
なり、続いてノードｎ６が、ＰトランジスタＱＰがオン
した後にＯＶとなる。
次に入力端子３０がローレベルに反転すると、インバー
タ（Ｖ、 、 ＩＶ２及び遅延素子ＩＶｒ３が反転動作
するが、遅延素子ＩＶＤの反転動作が遅延するためＮＡ
ＮＤゲートＮＡが反転動作してノードｎ６の電圧が徐々
に上昇し始める。そしてノードｎ６の電圧がＰトランジ
スタＱＰのしきい値ＥＰの４■に達したときＰトランジ
スタＱＰはオフとなる。またノードｎ６がローレベルと
なった時点から遅延時間Ｔ２を経過した後に遅延素子Ｉ
ｖＤが反転動作してＮＯＲゲー１−ＮＯが反転動作し、
ノードｎ７の電圧が徐々に上昇して、ＰトランジスタＱ
Ｐのしきい値ＥＰの１ｖに達したときＰトランジスタＱ
Ｐがオンとなって出力端子２０がローレベルとなる。
タ（Ｖ、 、 ＩＶ２及び遅延素子ＩＶｒ３が反転動作
するが、遅延素子ＩＶＤの反転動作が遅延するためＮＡ
ＮＤゲートＮＡが反転動作してノードｎ６の電圧が徐々
に上昇し始める。そしてノードｎ６の電圧がＰトランジ
スタＱＰのしきい値ＥＰの４■に達したときＰトランジ
スタＱＰはオフとなる。またノードｎ６がローレベルと
なった時点から遅延時間Ｔ２を経過した後に遅延素子Ｉ
ｖＤが反転動作してＮＯＲゲー１−ＮＯが反転動作し、
ノードｎ７の電圧が徐々に上昇して、ＰトランジスタＱ
Ｐのしきい値ＥＰの１ｖに達したときＰトランジスタＱ
Ｐがオンとなって出力端子２０がローレベルとなる。
したがって、第１及び第２発明のＣＭＯＳバッファはＰ
トランジスタとＮトランジスタが同時にオンすることな
く、出力端子のレベルが反転するので、過渡直流電流が
抑制される。また電源線やグランド線の電圧振動も抑制
でき、その電圧振動による誤動作もなく、安定したスイ
ッチング動作を行う。
トランジスタとＮトランジスタが同時にオンすることな
く、出力端子のレベルが反転するので、過渡直流電流が
抑制される。また電源線やグランド線の電圧振動も抑制
でき、その電圧振動による誤動作もなく、安定したスイ
ッチング動作を行う。
以上詳述した如く、本発明の第工、第２のＣＭＯＳバッ
ファはＰトランジスタとＮトランジスタが同時にオンし
ない構成であるので、駆動電流の大きいバッファの過渡
直流電流を抑制し得、消費電力の低減を図ることができ
る。またその過渡直流電流の抑制により電源線及びグラ
ンド線の電圧振動も少な（なって安定したスイッチング
動作が保証される等の効果がある。
ファはＰトランジスタとＮトランジスタが同時にオンし
ない構成であるので、駆動電流の大きいバッファの過渡
直流電流を抑制し得、消費電力の低減を図ることができ
る。またその過渡直流電流の抑制により電源線及びグラ
ンド線の電圧振動も少な（なって安定したスイッチング
動作が保証される等の効果がある。
第１図及び第２図は第１の発明のＣＭＯＳバッファの回
路図及びそのＣＭＯＳバッファ各部の電圧変化を示すタ
イムチャート、第３図及び第４図は第２の発明のＣＭＯ
Ｓバッファの回路図及びそのＣＭＯＳバッファ各部の電
圧変化を示すタイムチャート、第５図及び第６図は従来
のＣＭＯＳバッファの回路図及びそのＣＭＯＳバッファ
の入力電圧と過渡直流電流との関係を示す特性曲線図で
ある。 １．１０・・・バッファ ２．２０・・・出力端子 ３
，３０・・・入力端子 ６，７・・・入力ゲート ＮＡ
、 ＮＡ、 、 ＮＡ２・ＮＡＮＤゲート ＮＯ，Ｎｏ
、 、 Ｎｏ２・ＮＯＲゲートＱＰ・・・Ｐチャンネル
トランジスタ ＱＮ・・・Ｎチャンネルトランジスタ 特 許 出願人 三洋電機株式会社 代理人 弁理士 河 野 登 夫 ％ １ 図 第 ２ 図 第 ３ 図 第 ４ 図 電 ５１￥１ 第 ６［２］
路図及びそのＣＭＯＳバッファ各部の電圧変化を示すタ
イムチャート、第３図及び第４図は第２の発明のＣＭＯ
Ｓバッファの回路図及びそのＣＭＯＳバッファ各部の電
圧変化を示すタイムチャート、第５図及び第６図は従来
のＣＭＯＳバッファの回路図及びそのＣＭＯＳバッファ
の入力電圧と過渡直流電流との関係を示す特性曲線図で
ある。 １．１０・・・バッファ ２．２０・・・出力端子 ３
，３０・・・入力端子 ６，７・・・入力ゲート ＮＡ
、 ＮＡ、 、 ＮＡ２・ＮＡＮＤゲート ＮＯ，Ｎｏ
、 、 Ｎｏ２・ＮＯＲゲートＱＰ・・・Ｐチャンネル
トランジスタ ＱＮ・・・Ｎチャンネルトランジスタ 特 許 出願人 三洋電機株式会社 代理人 弁理士 河 野 登 夫 ％ １ 図 第 ２ 図 第 ３ 図 第 ４ 図 電 ５１￥１ 第 ６［２］
Claims (1)
- 【特許請求の範囲】 １、出力段に１つのＰチャンネルトランジスタと１つの
Ｎチャンネルトランジスタとを備えたＣＭＯＳバッファ
において、 前記Ｐチャンネルトランジスタのゲート電 圧がハイレベルに転じた後に前記Ｎチャンネルトランジ
スタのゲート電圧がハイレベルに転じ、また前記Ｎチャ
ンネルトランジスタのゲート電圧がローレベルに転じた
後に前記Ｐチャンネルトランジスタのゲート電圧がロー
レベルに転じるべく、前記Ｐチャンネルトランジスタ及
びＮチャンネルトランジスタのゲートの夫々に、しきい
値の高い入力ゲートとしきい値の低い入力ゲートとを各
接続したことを特徴とするＣＭＯＳバッファ。 ２、出力段に１つのＰチャンネルトランジスタと１つの
Ｎチャンネルトランジスタとを備えたＣＭＯＳバッファ
において、 前記Ｐチャンネルトランジスタのゲート電 圧がハイレベルに転じた後に前記Ｎチャンネルトランジ
スタのゲート電圧がハイレベルに転じ、また前記Ｎチャ
ンネルトランジスタのゲート電圧がローレベルに転じた
後に前記Ｐチャンネルトランジスタのゲート電圧がロー
レベルに転じるべく、前記Ｐチャンネルトランジスタと
Ｎチャンネルトランジスタの入力ゲート電圧を制御する
遅延素子を設けたことを特徴とするＣＭＯＳバッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008521A JPS62166615A (ja) | 1986-01-18 | 1986-01-18 | Ｃｍｏｓバツフア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008521A JPS62166615A (ja) | 1986-01-18 | 1986-01-18 | Ｃｍｏｓバツフア |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62166615A true JPS62166615A (ja) | 1987-07-23 |
Family
ID=11695449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61008521A Pending JPS62166615A (ja) | 1986-01-18 | 1986-01-18 | Ｃｍｏｓバツフア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62166615A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126588A (en) * | 1987-03-16 | 1992-06-30 | Sgs-Thomson Microelectronics Gmbh | Digital push-pull driver circuit |
| US5155398A (en) * | 1990-12-21 | 1992-10-13 | Motorola, Inc. | Control circuit for high power switching transistor |
| EP0714168A3 (en) * | 1994-11-23 | 1997-06-18 | Texas Instruments Inc | Cross-current minimization in electronic circuits |
| FR2998742A1 (fr) * | 2012-11-28 | 2014-05-30 | Thales Sa | Dispositif d alimentation a circuit de decharge sequence |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5612128A (en) * | 1979-07-12 | 1981-02-06 | Toshiba Corp | Cmos buffer circuit |
| JPS56115034A (en) * | 1980-02-15 | 1981-09-10 | Nec Corp | Push-pull circuit |
-
1986
- 1986-01-18 JP JP61008521A patent/JPS62166615A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5612128A (en) * | 1979-07-12 | 1981-02-06 | Toshiba Corp | Cmos buffer circuit |
| JPS56115034A (en) * | 1980-02-15 | 1981-09-10 | Nec Corp | Push-pull circuit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126588A (en) * | 1987-03-16 | 1992-06-30 | Sgs-Thomson Microelectronics Gmbh | Digital push-pull driver circuit |
| US5155398A (en) * | 1990-12-21 | 1992-10-13 | Motorola, Inc. | Control circuit for high power switching transistor |
| EP0714168A3 (en) * | 1994-11-23 | 1997-06-18 | Texas Instruments Inc | Cross-current minimization in electronic circuits |
| FR2998742A1 (fr) * | 2012-11-28 | 2014-05-30 | Thales Sa | Dispositif d alimentation a circuit de decharge sequence |
| EP2738942A1 (fr) * | 2012-11-28 | 2014-06-04 | Thales | Dispositif d'alimentation à circuit de décharge séquencé |
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