JP3583442B2 - 高速振幅制限プルアップ回路 - Google Patents

Description

発明の分野
本発明はプルアップ回路に係わり、特にCMOS回路に使用するスタティクプルアップ回路に関する。
発明の背景
図１は、高速応用のためのCMOS集積回路に一般的に使用される従来のスタティクプルアップ回路100のダイヤグラムを示す。ここで、術語CMOSはシリコンゲート技術を使用したコンプリメンタリMOS構造を参照するためにも使用される。Ｎ−ツリー110は、活性時に出力ライン101の電圧をプルダウンするために働き、非活性時に出力ライン101の電圧のプルダウンを停止する。出力ライン101は内部ノード120において、プルアップ回路に接続されている。内部ノード120は入力端子131によってCMOSインバータ130に接続される。従って内部ノード上の論理レベルは、出力端子132において、インバータ130によって反転される。出力端子132は、フィードバックライン141を介してプルダウンＰ−チャンネル電界効果型トランジスタ（FET）140のゲートに接続される。Ｐ−チャンネルFET140は、内部ノード120に接続されるソースと接地電位に保持されるドレンを有する。従って、インバータ130によって発生された出力信号は、Ｐ−チャンネルFET140のゲートにフィードバックし、Ｐ−チャンネルFET140をターンオンまたはターンオフする。
Vdd電源に接続されたソースと内部ノード120に接続されたドレンを有するＰ−チャンネルFET150はプルアップ素子として働く。Ｐ−チャンネルFET150は、ゲート151上で信号PWR_BYPASSを受信する。通常の動作において、信号PWR_BYPASSはモード制御回路（図示せず）によって論理Ｌレベルに保持（即ち、ディアサート）され、従ってＰ−チャンネルFETのターンオンを引き起こす。ゆえに、内部ノード120を介してプルアップＰ−チャンネルFET150とプルダウンＰ−チャンネルFET140によって電圧ディバイダが形成され、Ｎ−ツリー110が活性していない時にノード120が保持される電圧を決定する。
PWR_BYPASS信号は、プルアップ回路100をパワーバイパスモードに置くために使用され、プルアップ回路100による全電力消費を停止する。従ってプルアップ回路100が動作中でないとき（即ち、試験中）は、パワーバイパスモードに投入するためにPWR_BYPASS信号はアサート（即ち論理Ｈレベルに駆動）され得る。PWR_BYPASS信号がアサートされたとき、プルアップＰ−チャンネルFET150はターンオフされ、その結果ノード120を介するすべての直流電流経路を電源Vddおよび接地電位源から遮断する。その結果、電力はプルアップ回路100によって本質的に一切消費されない。さらに、ノード120に接続されたドレンと接地電位に保持されるソースを有するＮ−チャンネルFET160は、ゲート161においてPWR_BYPASS信号を受信する。従って、PWR_BYPASS信号がアサートされたとき、プルダウンＮ−チャンネルFET160は活性化され、その結果内部ノード120の電圧を論理Ｌレベルにプルダウンする。内部ノード120の論理Ｌ電圧レベルは、インバータ130の出力端子132に論理Ｈ出力信号を出力させ、パワーバイパスモードにあるときにプルアップ回路100に対して確定的なＨ出力状態を提供する。
プルアップ回路100は以下のように動作する。インバータ130が出力端子132に論理Ｈ信号を発生している（即ち、Ｎ−ツリー110が内部ノード120の電圧をプルダウンしている）とき、プルダウンＰ−チャンネルFET140のゲートはライン141を介して論理Ｈ信号を受信する。ノード120の“低”電圧は、Ｎ−ツリー110に対するプルアップFET150の素子比（device ratio）によって決定され、インバータ130のしきい値電圧（即ち、それ以上でインバータ130が論理Ｌ出力信号を発生し、それ以下でインバータ130が論理Ｈ信号を発生する電圧）以下となるように設計される。
よって、Ｎ−ツリー110が活性でない（即ち、Ｎ−ツリー110が最早や内部ノード120の電圧をプルダウンしない）とき、プルアップFET150は、内部ノード120における電圧のプルアップを開始する。いったん内部ノード120の電圧がインバータ130のしきい値電圧以上に上昇すると、インバータ130はプルダウンFET140を相対的に一層導通的にする（即ちより大電流を流し得る）論理Ｌ信号を発生する。結果として、プルダウンFET140はプルアップFET150のプルアップ効果の低減を開始し、その結果ノード120の電圧をインバータ130のしきい値電圧のごくわずか上に上昇させる。従って、Ｎ−ツリー110に内部ノード120の電圧をプルダウンさせる１または複数の信号（図示せず）をＮ−ツリー110が後に受信したとき、Ｎ−ツリー110はプルダウンのための十分な電圧を有しておらずプルダウン時間は減少する。
従って、Ｐ−チャンネルFET140および150のサイズの比は直接内部ノード120の“高”電圧レベルを決定する。設計者は、Ｐ−チャンネルFET140および150のサイズ比を調節することによって、基本的にはプルアップ速度をプルダウン速度に対して取引することによってプルダウンおよびプルアップ速度の最適化を試みることが可能である。
要 約
本発明によれば、制限された電圧振幅ならびに高速プルアップおよびプルダウン時間を有するプルアップ回路が提供される。本発明の１つの実施例によれば、プルアップ回路は、プルアップ構造、プルダウン構造ならびに内部ノードを包含する。内部ノードは、Ｎ−ツリーの出力端子に接続される。活性のときＮ−ツリーは接地電位源に内部ノードを放電し、不活性のとき内部ノードを接地電位源から切り離す。
プルアップ回路は、Ｎ−ツリーが内部ノードを放電する前に、プルアップ構造の電流を制限するために動作し、立下り時間ならびに電力消費量を低減するためにプルアップ構造のプルアップ効果を低減する。従って、プルアップ回路はＮ−ツリーが内部ノードをプルダウンした後にプルアップ構造の電流を最大とし、立上り時間を低減するためにプルアップ構造のプルアップ効果を増大する。その結果、内部ノードの電圧はＮ−ツリーが不活性となったときより迅速に充電し、Ｎ−ツリーが活性となったときにもより迅速に放電する。
図の簡単な説明
図１（従来技術）は、一般的なスタティクプルアップ回路の概略図を示す。
図２は、本発明の１実施例に係るプルアップ回路の概略図を示す。
図３は、図２に描かれたプルアップ回路の電圧特性を図示したものである。
図４は、本発明の他の実施例に係るプルアップ回路の概略図を示す。
詳細な説明
図２は、本発明の１つの実施例に係るスタティクプルアップ回路200を示す。本質的に同一の構造および機能を有する素子を参照するときに、図の間で同一の参照番号が使用される。プルアップ回路200は、インバータ130および内部ノードN1に接続されるプルアップ構造210を含んでいる。プルアップ構造210は、内部ノードN1が“高”電圧レベルであるとき、回路100（図１）と比較するとプルアップ回路のプルアップ効果を低減する。従って、プルアップ回路200は与えられたスタテック電力消費に対して一層速いプルアップ速度を有し、または与えられたプルアップ速度に対して一層低い電力消費を有する。
プルアップ構造は、Ｐ−チャンネルFET212およびT1ならびにＮ−チャンネルFET T2を含んでいる。Ｐ−チャンネルFET212は、Vdd電源に接続されているソースおよび内部ノードN1に接続されたドレンを有し、ノードN1をプルアップするためのプルアップ素子として機能する。本実施例において、電圧Vddは約3.3Vである。Ｐ−チャンネルFET T1はライン220を介して出力端子132に接続されたゲート、Ｐ−チャンネルFET212のゲートに接続されたドレン、および内部ノードに接続されたソースを有する。Ｎ−チャンネルFET T2は、ライン220を介して出力端子132に接続されたゲート、接地電位に保持されるソースおよびFET212のゲートに接続されるドレンを有する。
プルアップ回路200は以下のように動作する。インバータ130が論理Ｌ信号を出力している（即ちプルアップトランジスタ212が内部ノードN1の電圧が論理Ｈレベルにプルアップした）とき、Ｐ−チャンネルFET T1およびＮ−チャンネルFET T2のゲートは、ライン220を介して論理Ｌ信号を受信する。その結果、Ｐ−チャンネルFET T1はより導通的となり、一方Ｎ−チャンネルFET T2はより導通的でなくなる。従ってＰ−チャンネルFET T1は、本質的に内部ノードN1の電圧に等しくなるようにゲート214の電圧をプルアップする。ゲート214の電圧が増加されるため、プルアップFET212はより導通的でなくなり、もしＮ−ツリー110が内部ノードN1の電圧のプルダウンを開始したならば、プルアップFET212が導通し得る電流量を制限する。従って、Ｎ−ツリー110はプルアップFET212の低減されたプルアップ効果に対抗して“プルダウン”するので、Ｎ−ツリー110はより迅速に内部ノードを放電する。
Ｎ−ツリー110が活性であり、内部ノードN1の電圧をインバータ130にしきい値電圧以下にプルダウンしているとき、インバータ130は、出力端子132に論理Ｈ信号を出力するために遷移する。Ｐ−チャンネルFET T1およびＮ−チャンネルFET T2のゲートは線220を介して論理Ｈ信号を受信する。その結果、Ｐ−チャンネルFET T1はより導通的でなくなり、一方Ｎ−チャンネルFET T2はより導通的となる。従って、Ｎ−チャンネルFET T2はゲート214の電圧を本質的に接地電位に等しくプルダウンし、プルアップFET212が導通し得る電流を増大する。従って、Vdd電圧源からプルアップFET212によって導通される電流は、Ｎ−ツリー110が内部ノードN1の放電を停止した後の内部ノードN1に対する最速の充電時間を可能とするために最大化される。さらに、内部ノードN1の電圧は、インバータ130のしきい値電圧の近傍にプルアップされ、Ｎ−ツリー110が内部ノードN1の放電を停止した後にプルアップFET212が内部ノードN1の電圧をインバータ130のしきい値電圧以上に引き上げるのに要求される時間を減少する。
Ｎ−ツリー110が内部ノードN1の放電を停止した後は、そうでなければプルアップFET212は単にターンオフするだけであるので、プルアップFET212は内部ノードN1の電圧を電圧Vdd以下であるプルアップFET212のしきい値電圧（Vt）より高くプルアップすることはできない。従って、内部ノードN1の電圧はVdd−Vtの上限を有する。プルアップの間は電流を最大とし、プルダウンの間は電流を最小とすることを許容して、プルアップ回路200はプルアップFET212によって導通される電流を制御するので、プルアップ回路200はプルアップ回路100（図１）に対して利点がある。
図３は、プルアップ回路200の電流特性を示す。ｘ軸はＮ−ツリー110によって受信される入力信号（図示せず）の電圧である。入力信号がアサートされたとき、Ｎ−ツリー110は内部ノードN1を放電する。ｙ軸は内部ノードN1または出力端子132の電圧を示す。
曲線310は、Ｎーツリー110の入力信号の関数としての内部ノードN1の電圧を示している。曲線310のセグメント311は、Ｎ−ツリー110の入力信号が低であるときの内部ノードN1の電圧を示している。この低入力電圧はＮ−ツリー110中のＮ−チャンネルトランジスタをターンオフさせ、従ってプルアップFET212が内部ノードN1の電圧をプルアップすることを許容する。上述したように、内部ノードN1の電圧は約2.7Vに制限されるが、これは3.3VのVdd電圧よりほゞ１倍Vt低い。曲線310の部分312は、Ｎ−ツリー110の入力電圧が高いときの内部ノードN1の電圧を示している。この高入力信号はＮ−ツリー110中のＮ−チャンネルトランジスタをターンオンさせ、内部ノードN1を放電させる。この時の内部ノードN1の電圧は、Ｐ−チャンネルFET T1とＮ−ツリー110の素子比によって決定される。内部ノードN1の電圧振幅の上限はこの比によって影響されないが、上述したようにプルアップFET212のVtに依存する。
曲線320は、Ｎ−ツリー110への入力信号の電圧の関数としての出力端子132の電圧を示す。曲線320のセグメント321は、Ｎ−ツリー110の入力信号が低であるときの出力端子132の電圧を示す。この低入力電圧は、内部ノードN1の電圧をセグメント311によって示す様に高とし、インバータ130に出力端子132における論理Ｌ信号を出力させる。曲線320のセクション322は、Ｎ−ツリー110への入力信号が高であるときの出力端子132の電圧を示している。この高入力電圧は内部ノードN1の電圧を低とし、インバータ130に出力端子132における論理Ｈ信号を出力させる。
図４は、プルアップ回路100（図１）と同様にパワーバイパスモードを有する本発明の他の実施例に係るプルアップ回路400の概略図を示す。プルアップ回路400は、Ｎ−チャンネルFET T2がＮ−チャンネルFET T4を介して接地電位源に接続されるソースを有すること、ゲート214がＰ−チャンネルFET T3を介してVdd電源に接続されていること、内部ノードN1がＮ−チャンネルFET T5を介して接地電位源に接続されていること、そしてPWR_BYPASSを受信するために接続されたインバータ410の付加がFET T3およびT4のゲートに反転されたPWR_BYPASS信号を供給することを除いてプルアップ回路200（図２）と本質的に同一である。
本実施例において、Ｎ−ツリー110はＮ−チャンネルFET420および430を具備している。もちろん、Ｎ−ツリーの他の実施例も可能である。Ｎ−チャンネルFET420は、内部ノードN1に接続されたドレン、Ｎ−チャンネルFET430のドレンに接続されたソースおよびＳ信号を受信するために接続されたゲートを有している。Ｎ−チャンネルFET430は、接地電位源に接続されたソースおよびＱ信号を受信するために接続されたゲートを有している。信号ＳとＱの両方がアサートされた（即ち、論理Ｈレベルである）とき、Ｎ−チャンネルFET420および430は共にターンオンし、内部ノードN1の電圧をプルダウンする。しかしながら、信号ＳおよびＱの１つまたは両方がデアサートされた（即ち、論理Ｌレベルである）とき、Ｎ−ツリー110はもはや内部ノードN1の電圧をプルダウンしない。
通常の動作の間、PWR_BYPASS信号はデアサート（即ち、論理Ｌに保持）され、インバータ410を介してＮ−チャンネルFET T4をターンオンし、Ｎ−チャンネルFET T5およびＰ−チャンネルFET T3をターンオフする。Ｎ−チャンネルFET T4がオンであるので、Ｎ−チャンネルFET T2はプルアップ回路200（図２）とまったく同様に接地電位源に接続される。さらに、Ｐ−チャンネルFET T3およびＮ−チャンネルFET T5はオフであるので、これらのFETは本質的にプルアップ回路400にいかなる効果も与えない。従ってPWR_BYPASS信号がデアサ−トされているとき、プルアップ回路400は本質的にプルアップ回路200（図２）と同様に動作する。
パワーバイパスモードとするためにPWR_BYPASS信号がアサート（論理Ｈレベルに設定）される。アサートされたPWR_BYPASS信号はインバータ410によって反転され、Ｐ−チャンネルFET T3を導通させ、ゲート214の電圧をプルアップさせ、プルアップFET212をターンオフさせる。さらに、反転されたアサートPWR_BYPASS信号は、Ｎ−チャンネルFET T4をターンオフし、Ｐ−チャンネルFET T3およびＮ−チャンネルFET T2を介してVdd電源から接地電位源への直流電流経路を開回路とする。しかしながら、アサートされたPWR_BYPASS信号は、Ｎ−チャンネルFET T5をターンオンし、内部ノードN1を論理Ｌレベルに放電する。その結果、インバータ130は出力端子132に論理Ｈ信号を出力し、パワーバイパスモードにあるときのプルアップ回路400に対する確定的なＨ出力状態を提供する。出力端子132上の論理Ｈ信号はライン220を介してＰ−チャンネルFET T1のゲートにおいても受信され、Ｐ−チャンネルFET T1をターンオフし、Vdd電圧源と接地電位源との間の直流電流回路中にもう１つの開回路を提供する。
先行部は本発明の原理および望ましい実施例を記述した。しかしながら、本発明は記述された望ましい実施例に限定されると解釈されるべきではない。例えば、Ｎ−ツリーの異なる実行例が使用されてもよい。さらに、記述された実施例は3.3V回路中で使用されているが、他の実施例は、5V回路中での使用に対して適応されてもよい。さらに、他の実施例は、PWR_BYPASS信号を反転するために使用されるインバータを省略してもよく、FET T3に対してＮ−チャンネルFETを、FET T4に対してＰ−チャンネルFETを使用してもよい。さらにまた、実施例はJFET,BiCMOSまたはバイポーラ技術のような異なるトランジスタ技術における実行例に対して適用されてもよい。このように、上述の実施例は、限定的よりも実例とみなされるべきである。以下の請求項によって定義される本発明の範囲を逸脱することなく、この分野における当業者によってこれら実施例に対する変更がなされ得る。

Claims (7)

1. 内部ノードと、
   前記内部ノードに接続される入力端子を有するインバータと、
   第１の電圧の供給源に接続される第１の電流取扱い端子および前記内部ノードに接続される第２の電流取扱い端子を有する第１のトランジスタ、前記インバータの出力端子に接続されるゲート、前記第１のトランジスタのゲートに接続される第１の電流取扱い端子および前記内部ノードに接続される第２の電流取扱い端子を有する第２のトランジスタ、ならびに、前記インバータの前記出力 端子に接続されるゲート、前記第１のトランジスタの前 記ゲートに接続される第１の電流取扱い端子および第２ の電圧の供給源に接続される第２の電流取扱い端子を有 する第３のトランジスタを含むプルアップ構造と、を具備するプルアップ回路。
2. 内部ノードと、
   前記内部ノードに接続される入力端子を有するインバー タと、
   第１の電圧の供給源に接続される第１の電流取扱い端子 および前記内部ノードに接続される第２の電流取扱い端 子を有する第１のトランジスタならびに前記インバータ の出力端子に接続されるゲート、前記第１のトランジス タのゲートに接続される第１の電流取扱い端子および前 記内部ノードに接続される第２の電流取扱い端子を有す る第２のトランジスタを含むプルアップ構造と、を具備 し、前記プルアップ構造が、前記第１のトランジスタの前記ゲートと前記内部ノードとの間の第１の電流経路および前記第１のトランジスタの前記ゲートと第２の電圧供給源との間の第２の電流経路を交互に形成可能なプルアップ回路。
3. 前記内部ノードの電圧が前記インバータのしきい値電圧より高であるときに、前記第１のトランジスタが導通する電流量が第１の電流値を有し、一方前記内部ノードの前記電圧が前記しきい値電圧より低であるときに、前記第１のトランジスタが導通する電流量が前記第１の電流値より大である第２の電流値を有する請求項１または２に記載のプルアップ回路。
4. 前記内部ノードが前記第１の電圧の供給源の電圧より低である特定の電圧に到達したときに前記第１のトランジスタがターンオフし、前記内部ノードを前記特定の電圧に制限する請求項１または２に記載のプルアップ回路。
5. 前記特定の電圧が、前記第１の電圧の供給 源の前記電圧から前記第１のトランジスタのしきい値電圧分低い電圧に等しい請求項４に記載のプルアップ回路。
6. 前記第１のトランジスタがＰ−チャンネルトランジスタであり、前記内部ノードの前記電圧が前記 インバータのしきい値電圧より高であるとき、前記内部ノードの電圧が前記Ｐ−チャンネルトランジスタのゲートに印加され、前記Ｐ−チャンネルトランジスタが導通する電流量を減少する請求項１または２に記載のプルアップ回路。
7. 前記第２の電圧の供給源が接地電位を供給し、前記第１のトランジスタがＰ−チャンネルトランジスタであり、前記内部ノードの電圧が前記インバータのしきい値電圧より低であるとき、前記接地電位が前記Ｐ −チャンネルトランジスタの前記ゲートに印加され、前記Ｐ−チャンネルトランジスタが導通する電流量を増大する請求項１に記載のプルアップ回路。

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