JPS62257747A - 半導体集積回路のシユミツト回路 - Google Patents
半導体集積回路のシユミツト回路Info
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- JPS62257747A JPS62257747A JP61100115A JP10011586A JPS62257747A JP S62257747 A JPS62257747 A JP S62257747A JP 61100115 A JP61100115 A JP 61100115A JP 10011586 A JP10011586 A JP 10011586A JP S62257747 A JPS62257747 A JP S62257747A
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- electrode
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- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
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- 239000000758 substrate Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 101150088150 VTH2 gene Proteins 0.000 description 3
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- 101100102849 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VTH1 gene Proteins 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は半導体集積回路のシュミット回路であって、第
１の抵抗体及び第２抵抗体夫々に複数の電極を設け、夫
々を任意に選択して配線することにより、簡単な構成で
スレッショールド電圧を任意に可変可能とする。
１の抵抗体及び第２抵抗体夫々に複数の電極を設け、夫
々を任意に選択して配線することにより、簡単な構成で
スレッショールド電圧を任意に可変可能とする。
（産業上の利用分野〕
本発明は半導体集積回路に設けられるシュミット回路に
関し、特にマスクスライス方式の半導体集積回路に設け
られ、スレッショールド雷Ｌｔ’を任意に可変するシュ
ミット回路に関する。
関し、特にマスクスライス方式の半導体集積回路に設け
られ、スレッショールド雷Ｌｔ’を任意に可変するシュ
ミット回路に関する。
従来より、例えば振幅比較器、正弦波から方形波への変
換回路としてシュミット回路が応用されている。
換回路としてシュミット回路が応用されている。
シュミット回路は、第１のトランジスタの］レクタと第
２のトランジスタのベースとを直流結合し、かつ第１の
トランジスタのエミッタと第２のトランジスタのエミッ
タとを直流結合した双安定マルチバイブレータである。
２のトランジスタのベースとを直流結合し、かつ第１の
トランジスタのエミッタと第２のトランジスタのエミッ
タとを直流結合した双安定マルチバイブレータである。
第４図はシュミット回路の一例の回路図を示す。
同図中、端子１より入力バッファとしてのトランジスタ
Ｑ１のベースに供給される信号電圧ｖ１がＬレベルのと
きトランジスタＱ２が遮断し、トランジスタＱ３が導通
して、端子２より出力される信号電圧Ｖ２はＬレベルで
ある。端子１の信号電圧ｖ１が上昇してスレッショール
ド電圧ＶＴＩ−１２以上となると、トランジスタＱ２が
導通し、トランジスタＱ３が遮断して端子２の信号゛電
圧Ｖ２はＨレベルとなる。この後、端子１の信号電圧■
１が低下してスレッショールド電圧ＶＴＩ−１１（ＶＴ
ＨＩ ＜ＶＴＨ２）以下となると、トランジスタＱ２が
遮断し、トランジスタＱ３が導通して端子２の信号電圧
Ｖ２はＬレベルとなる。
Ｑ１のベースに供給される信号電圧ｖ１がＬレベルのと
きトランジスタＱ２が遮断し、トランジスタＱ３が導通
して、端子２より出力される信号電圧Ｖ２はＬレベルで
ある。端子１の信号電圧ｖ１が上昇してスレッショール
ド電圧ＶＴＩ−１２以上となると、トランジスタＱ２が
導通し、トランジスタＱ３が遮断して端子２の信号゛電
圧Ｖ２はＨレベルとなる。この後、端子１の信号電圧■
１が低下してスレッショールド電圧ＶＴＩ−１１（ＶＴ
ＨＩ ＜ＶＴＨ２）以下となると、トランジスタＱ２が
遮断し、トランジスタＱ３が導通して端子２の信号電圧
Ｖ２はＬレベルとなる。
つまり、端子１と端子２との信号レベルは第５図に示す
如くヒステリシス特性を有する。第４図示の回路の抵抗
Ｒ八、 ｒｈｏ 、 Ｒｅ 、 ＲＥ夫々の定数を変更
することによりスレッショールド電圧Ｖｖｂｚ、ＶｖＨ
ｚを任意の値に設定することができる。
如くヒステリシス特性を有する。第４図示の回路の抵抗
Ｒ八、 ｒｈｏ 、 Ｒｅ 、 ＲＥ夫々の定数を変更
することによりスレッショールド電圧Ｖｖｂｚ、ＶｖＨ
ｚを任意の値に設定することができる。
ＬＳＩ等の半導体集積回路に上記の如ぎシュミット回路
を設【プる場合には、従来、半導体集積回路が必要とす
るスレッショールド電圧Ｖ丁＋−１１゜Ｖ ｖ Ｈ２夫
々が得られるよう、抵抗ＲＡ−ＲＥ夫々の定数を選定し
てシュミット回路の設計を行なっている。
を設【プる場合には、従来、半導体集積回路が必要とす
るスレッショールド電圧Ｖ丁＋−１１゜Ｖ ｖ Ｈ２夫
々が得られるよう、抵抗ＲＡ−ＲＥ夫々の定数を選定し
てシュミット回路の設計を行なっている。
半導体集積回路には、基本セルを予め半導体チップ上に
形成しておき、基本セル間の配置ｆＡ設計だけを追加し
て所望の回路を得るマスタスライス方式の構成をとるも
のがある。
形成しておき、基本セル間の配置ｆＡ設計だけを追加し
て所望の回路を得るマスタスライス方式の構成をとるも
のがある。
上記のマスクスライス方式の半導体集積回路にトユミッ
ト回路を設ける場合には、シュミット回路のスレッショ
ールド電圧ＶＴＨ１，ＶＴＨ２夫々は固定された竹であ
る。このため、使用者はスレッショールド電圧ＶＴＨ１
，ＶＴＨ２を任意に選定することができないという問題
点があった。
ト回路を設ける場合には、シュミット回路のスレッショ
ールド電圧ＶＴＨ１，ＶＴＨ２夫々は固定された竹であ
る。このため、使用者はスレッショールド電圧ＶＴＨ１
，ＶＴＨ２を任意に選定することができないという問題
点があった。
本発明はこのような点にかんがみてなされたもので、簡
単な構成でスレッショールド電圧Ｖ Ｔ ＋−＋ ＋
、 Ｖ Ｔ Ｈ２夫々の可変可能な半導体集積回路のシ
ュミット回路を提供することを目的とする。
単な構成でスレッショールド電圧Ｖ Ｔ ＋−＋ ＋
、 Ｖ Ｔ Ｈ２夫々の可変可能な半導体集積回路のシ
ュミット回路を提供することを目的とする。
（問題点を解決するための手段）
本発明の半導体集積回路のシュミット回路は、第１のト
ランジスタ（Ｑ２）のコレクタ電流供給用の第１の抵抗
（Ｒｏ ）とｌｚる第１の抵抗体（１３ａ＞と、第２の
トランジスタ（Ｑ３）のコレクタ電流供給用の第２の抵
抗（Ｒｃ ）となる第２の抵抗体（１３ｂ）との夫々に
、電源供給用の電極（１４ａ）より離間づる方向の異な
る位置に複数の？ｔＮ４ｉ（１４ｂ、１４ｃ、１４ｄ、
１４ｅ）を設けてなる。
ランジスタ（Ｑ２）のコレクタ電流供給用の第１の抵抗
（Ｒｏ ）とｌｚる第１の抵抗体（１３ａ＞と、第２の
トランジスタ（Ｑ３）のコレクタ電流供給用の第２の抵
抗（Ｒｃ ）となる第２の抵抗体（１３ｂ）との夫々に
、電源供給用の電極（１４ａ）より離間づる方向の異な
る位置に複数の？ｔＮ４ｉ（１４ｂ、１４ｃ、１４ｄ、
１４ｅ）を設けてなる。
第１の抵抗体及び第２の抵抗体夫々の複数の電極より任
意の電極を選択して第１のトランジスタ及び第２のトラ
ンジスタ夫々のコレクタに配線接続することにより、第
１の抵抗及び第２の抵抗夫々の定数を任意に選択するこ
とができる。これによって、シュミット回路の立上がり
及び立下がり夫々のスレッショールド電圧を可変できる
。
意の電極を選択して第１のトランジスタ及び第２のトラ
ンジスタ夫々のコレクタに配線接続することにより、第
１の抵抗及び第２の抵抗夫々の定数を任意に選択するこ
とができる。これによって、シュミット回路の立上がり
及び立下がり夫々のスレッショールド電圧を可変できる
。
（実胎例〕
第１図、第２図夫々は本発明になる半導体集積回路のシ
ュミット回路の一実施例の平面図、新面図を示す。
ュミット回路の一実施例の平面図、新面図を示す。
第１図中、一点鎖線に囲まれた部分は素子形成領域１０
である。素子形成領域１０は第２図に示ず如く、Ｐ型の
基板１１にＮ型層’ｌＯａをエビクキシＶル成長させて
形成し、Ｐグの素子分列領域１２により、他の素子形成
領域と分離されている。
である。素子形成領域１０は第２図に示ず如く、Ｐ型の
基板１１にＮ型層’ｌＯａをエビクキシＶル成長させて
形成し、Ｐグの素子分列領域１２により、他の素子形成
領域と分離されている。
上記Ｎ型層１０ａ内にはＰ型領域１３が形成されている
。Ｐ型領域１３【ま第４図示の抵抗Ｒ８゜Ｒｃを構成す
るもので、第１図に破線で示づ如く略り字状である。第
１図に示す［〕型領ＩＩ！１３の一方の腕部１３ａで抵
抗Ｒ８が構成され、他方の腕部１３ｂで抵抗Ｒｃが構成
されている。
。Ｐ型領域１３【ま第４図示の抵抗Ｒ８゜Ｒｃを構成す
るもので、第１図に破線で示づ如く略り字状である。第
１図に示す［〕型領ＩＩ！１３の一方の腕部１３ａで抵
抗Ｒ８が構成され、他方の腕部１３ｂで抵抗Ｒｃが構成
されている。
第２図は腕部１３ｂの断面を示ずものであるが、Ｐ型頭
１ｐ！１３の長手方向の両端部と中央部大々には、電ｆ
ｆ１１４ａ、１４ｂ、１４ｃが設けられ、その伯の部分
は絶縁膜１５でｉｌ［されている。同様に腕部１３ａに
も電極１４ｄ、１４ｅが設けられている。なお、電極１
４ａは腕部１３ａ、１３ｂに共通の電極である。
１ｐ！１３の長手方向の両端部と中央部大々には、電ｆ
ｆ１１４ａ、１４ｂ、１４ｃが設けられ、その伯の部分
は絶縁膜１５でｉｌ［されている。同様に腕部１３ａに
も電極１４ｄ、１４ｅが設けられている。なお、電極１
４ａは腕部１３ａ、１３ｂに共通の電極である。
電極１４ａは第１図示の電源端子３に接続される。また
、端子１４ｂ又は１４ＣがトランジスタＱ３のコレクタ
に接続される。、端子１４ｂが接続される場合は抵抗Ｒ
ｃの定数は小となり、端子１４Ｃが接続さ“れる場合は
抵抗Ｒｃの定数が大となる。同様に端子１４ｄ又は１４
ｅがトランジスタＱ２のコレクタに接続される。端子１
４ｄが接続される場合は抵抗ＲＢの定数が小とむり、端
子１４０が接続される揚台は抵抗Ｒｅの定数が人となる
。
、端子１４ｂ又は１４ＣがトランジスタＱ３のコレクタ
に接続される。、端子１４ｂが接続される場合は抵抗Ｒ
ｃの定数は小となり、端子１４Ｃが接続さ“れる場合は
抵抗Ｒｃの定数が大となる。同様に端子１４ｄ又は１４
ｅがトランジスタＱ２のコレクタに接続される。端子１
４ｄが接続される場合は抵抗ＲＢの定数が小とむり、端
子１４０が接続される揚台は抵抗Ｒｅの定数が人となる
。
ここで、端子１４Ｇ、１４ｄ人々を選択して抵抗Ｒｃの
定数が犬で抵抗Ｒ日の定数が小であるとさ゛、シュミッ
ト回路は第３図に実線で示す如くスレッショールド電圧
Ｖｒ＋−ｚＡ、Ｖ丁ト＋２Ａのヒステリシス特性を有す
るものとする。
定数が犬で抵抗Ｒ日の定数が小であるとさ゛、シュミッ
ト回路は第３図に実線で示す如くスレッショールド電圧
Ｖｒ＋−ｚＡ、Ｖ丁ト＋２Ａのヒステリシス特性を有す
るものとする。
次に端子１４ｂ、１４ｅ夫々を選択して抵抗Ｒｃの定数
を小とし抵抗Ｒ８の定数を小とすると、シュミット回路
の立上がりのスレッショールド電圧はＶＴＨ２Ａでその
ままであるが、立下がりのスレッショールド電圧は一点
鎖線に示す如くＶＴ日ＩＢと低くなる。
を小とし抵抗Ｒ８の定数を小とすると、シュミット回路
の立上がりのスレッショールド電圧はＶＴＨ２Ａでその
ままであるが、立下がりのスレッショールド電圧は一点
鎖線に示す如くＶＴ日ＩＢと低くなる。
更に、端子１４ｂ、１４ｄ夫々を選択して抵抗Ｒｃの定
数を小とし抵抗Ｒ８の定数を人とすると、シュミット回
路の立上がりのスレッショールド電圧は破線に示す如＜
ＶＴ）−１２８と高くなり、立下がりのスレッショール
ド電圧はＶＴ１−１１Ａとなる。
数を小とし抵抗Ｒ８の定数を人とすると、シュミット回
路の立上がりのスレッショールド電圧は破線に示す如＜
ＶＴ）−１２８と高くなり、立下がりのスレッショール
ド電圧はＶＴ１−１１Ａとなる。
マスタスライス方式の半導体集積回路では、基本セルが
予め形成された半導体チップの配線設計が追加して行な
われるため、この配線設計時に端子１４ｄ又は１４ｅと
、端子１４ｂ又は１４Ｇとの選択を行なえば、この選択
によって所望の立上り及び立下がりのスレッショールド
電圧を得ることができ、上記マスタスライス方式の半導
体集積回路に好適である。
予め形成された半導体チップの配線設計が追加して行な
われるため、この配線設計時に端子１４ｄ又は１４ｅと
、端子１４ｂ又は１４Ｇとの選択を行なえば、この選択
によって所望の立上り及び立下がりのスレッショールド
電圧を得ることができ、上記マスタスライス方式の半導
体集積回路に好適である。
なＪ３、抵抗ＲＡ、ＲＥ夫々を構成するＰ壁領域の両端
部及び中央部に電極を設【ｊ、その電極を選択して使用
することにより、抵抗ＲＡ、ＲＥ夫々の定数を可変する
ことも可能である。しかし、抵抗Ｒへの定数を可変する
と端子１の人力特性が変化するため好ましくない。また
、抵抗ＲＥの可変すると、スレッショールド電圧の可変
範囲の設定が困難である。このため上記実施例の如く、
抵抗Ｒｅ、Ｒｃの定数を可変するものが最す設ｉｉ１が
簡単である。
部及び中央部に電極を設【ｊ、その電極を選択して使用
することにより、抵抗ＲＡ、ＲＥ夫々の定数を可変する
ことも可能である。しかし、抵抗Ｒへの定数を可変する
と端子１の人力特性が変化するため好ましくない。また
、抵抗ＲＥの可変すると、スレッショールド電圧の可変
範囲の設定が困難である。このため上記実施例の如く、
抵抗Ｒｅ、Ｒｃの定数を可変するものが最す設ｉｉ１が
簡単である。
上述の如く、本発明によれば、第１の抵抗体及び第２の
抵抗体夫々に複数の電極を設けるだけの簡単な構成であ
り、上記複数の電極より任意の電極を選択して配線接続
するだけで、立上がり及び立下がり夫々のスレッショー
ルド電圧を可変でき、また回路設計が１！？ｉｔａであ
る。
抵抗体夫々に複数の電極を設けるだけの簡単な構成であ
り、上記複数の電極より任意の電極を選択して配線接続
するだけで、立上がり及び立下がり夫々のスレッショー
ルド電圧を可変でき、また回路設計が１！？ｉｔａであ
る。
第１図は本発明回路の要部の一実施例の平面図、第２図
は本発明回路の要部の一実施例の断面図、第３図は本発
明回路の一実施例のヒステリシス特性図、 第４図はシュミット回路の一例の回路図、第５図はシュ
ミツｌ−回路の一例のヒスプリシス特性図である。 図中おいて、 １０は素子形成領域、 １１は基板、 １２は素子分離領域、 １３はＰ壁領域、 １４ ａ 〜１４ ｅ ｌｊ：電ＪＪＪ、１５は絶縁膜
、 Ｑ１〜Ｑ３はｊ〜ランジスタ、 ＲＡ、Ｒｅ、ＲＣ，ＲＥは抵抗である。
は本発明回路の要部の一実施例の断面図、第３図は本発
明回路の一実施例のヒステリシス特性図、 第４図はシュミット回路の一例の回路図、第５図はシュ
ミツｌ−回路の一例のヒスプリシス特性図である。 図中おいて、 １０は素子形成領域、 １１は基板、 １２は素子分離領域、 １３はＰ壁領域、 １４ ａ 〜１４ ｅ ｌｊ：電ＪＪＪ、１５は絶縁膜
、 Ｑ１〜Ｑ３はｊ〜ランジスタ、 ＲＡ、Ｒｅ、ＲＣ，ＲＥは抵抗である。
Claims (1)
- 【特許請求の範囲】 第１のトランジスタ（Ｑ＿２）のコレクタと第２のトラ
ンジスタ（Ｑ＿３）のベースとを直流結合し、該第１の
トランジスタ（Ｑ＿２）のエミッタと該第２のトランジ
スタ（Ｑ＿２）のエミッタとを直流結合して構成した半
導体集積回路のシュミット回路において、 該第１のトランジスタ（Ｑ＿２）のコレクタ電流供給用
の第１の抵抗（Ｒ＿Ｂ）となる第１の抵抗体（１３ａ）
と、該第２のトランジスタ（Ｑ＿３）のコレクタ電流供
給用の第２の抵抗（Ｒ＿ｃ）となる第２の抵抗体（１３
ｂ）との夫々に、電源供給用の電極（１４ａ）より離間
する方向の異なる位置に複数の電極（１４ｂ、１４ｃ、
１４ｄ、１４ｅ）を設け、 該第１の抵抗体及び第２の抵抗体夫々の該複数の電極よ
り夫々任意の電極を選択し、該第１のトランジスタ（Ｑ
＿２）及び第２のトランジスタ（Ｑ＿３）夫々のコレク
タに配線接続して該第１の抵抗（Ｒ＿Ｂ）及び第２の抵
抗（Ｒ＿ｃ）夫々の定数を可変することを特徴とする半
導体集積回路のシュミット回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61100115A JPS62257747A (ja) | 1986-04-30 | 1986-04-30 | 半導体集積回路のシユミツト回路 |
| US07/036,998 US4806787A (en) | 1986-04-30 | 1987-04-10 | Schmitt circuit for semiconductor integrated circuit |
| EP87105611A EP0243804B1 (en) | 1986-04-30 | 1987-04-15 | Schmitt integrated circuit with selectable thresholds. |
| DE8787105611T DE3776719D1 (de) | 1986-04-30 | 1987-04-15 | Integrierte schmittschaltung mit wahlbaren schwellen- spannungen. |
| KR8703899A KR900004190B1 (en) | 1986-04-30 | 1987-04-23 | Schmitt circuit of semiconductor ic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61100115A JPS62257747A (ja) | 1986-04-30 | 1986-04-30 | 半導体集積回路のシユミツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62257747A true JPS62257747A (ja) | 1987-11-10 |
Family
ID=14265364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61100115A Pending JPS62257747A (ja) | 1986-04-30 | 1986-04-30 | 半導体集積回路のシユミツト回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4806787A (ja) |
| EP (1) | EP0243804B1 (ja) |
| JP (1) | JPS62257747A (ja) |
| KR (1) | KR900004190B1 (ja) |
| DE (1) | DE3776719D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021687A (en) * | 1990-02-01 | 1991-06-04 | National Semiconductor Corporation | High speed inverting hysteresis TTL buffer circuit |
| US5619153A (en) * | 1995-06-28 | 1997-04-08 | Hal Computer Systems, Inc. | Fast swing-limited pullup circuit |
| US5805401A (en) * | 1995-08-30 | 1998-09-08 | Cherry Semiconductor Corporation | Undervoltage lockout circuit with sleep pin |
| US5796280A (en) * | 1996-02-05 | 1998-08-18 | Cherry Semiconductor Corporation | Thermal limit circuit with built-in hysteresis |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3471718A (en) * | 1966-03-24 | 1969-10-07 | Philips Corp | Hysteresis control for a schmitt trigger circuit |
| JPS5236915U (ja) * | 1975-09-08 | 1977-03-16 | ||
| JPS57201062A (en) * | 1981-06-05 | 1982-12-09 | Nec Corp | Semiconductor device |
| JPS58112343A (ja) * | 1981-12-26 | 1983-07-04 | Olympus Optical Co Ltd | 半導体装置およびその製造方法 |
-
1986
- 1986-04-30 JP JP61100115A patent/JPS62257747A/ja active Pending
-
1987
- 1987-04-10 US US07/036,998 patent/US4806787A/en not_active Expired - Fee Related
- 1987-04-15 DE DE8787105611T patent/DE3776719D1/de not_active Expired - Fee Related
- 1987-04-15 EP EP87105611A patent/EP0243804B1/en not_active Expired - Lifetime
- 1987-04-23 KR KR8703899A patent/KR900004190B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0243804A2 (en) | 1987-11-04 |
| US4806787A (en) | 1989-02-21 |
| KR900004190B1 (en) | 1990-06-18 |
| EP0243804A3 (en) | 1990-01-10 |
| DE3776719D1 (de) | 1992-03-26 |
| EP0243804B1 (en) | 1992-02-19 |
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