JP2845654B2 - 電流検出回路 - Google Patents
電流検出回路Info
- Publication number
- JP2845654B2 JP2845654B2 JP4008853A JP885392A JP2845654B2 JP 2845654 B2 JP2845654 B2 JP 2845654B2 JP 4008853 A JP4008853 A JP 4008853A JP 885392 A JP885392 A JP 885392A JP 2845654 B2 JP2845654 B2 JP 2845654B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistor
- base
- collector
- npn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【０００１】
【産業上の利用分野】本発明は電流検出回路に関する。
【０００２】
【従来の技術】従来の電流検出回路は、図３に示される
ように、端子６０より入力される被検出電流Ｉに対応し
て、ＮＰＮトランジスタ２７および３２〜３６と、ＰＮ
Ｐトランジスタ２８〜３１と、抵抗３７および３８とを
備えて構成される。端子６０より入力される被検出電流
Ｉが、エミッタ面積比が同一のＮＰＮトランジスタ２７
および３２より成るカレントミラー回路に入力されて、
ＮＰＮトランジスタ３２のコレクタに出力される。一
方、基準電流Ｉ03は、エミッタ面積比の異なる二つのＮ
ＰＮトランジスタ３４および３５のベース・エミッタ間
に生じるバンドギャップ電圧と、抵抗３７により生じた
定電流と、ＰＮＰトランジスタ２８、２９、３０および
３１により構成されるカレントミラー回路により与えら
れ、ＮＰＮトランジスタ３２のコレクタに供給される。
この場合における被検出電流Ｉと基準電流Ｉ03との大小
関係がＩ＜Ｉ03の時には、ＮＰＮトランジスタ３３が導
通状態となり、また、Ｉ＞Ｉ03の時には、ＮＰＮトラン
ジスタ３３が遮断状態となり、被検出電流Ｉの大きさ
が、基準電流Ｉ03と比較されて検出される。
ように、端子６０より入力される被検出電流Ｉに対応し
て、ＮＰＮトランジスタ２７および３２〜３６と、ＰＮ
Ｐトランジスタ２８〜３１と、抵抗３７および３８とを
備えて構成される。端子６０より入力される被検出電流
Ｉが、エミッタ面積比が同一のＮＰＮトランジスタ２７
および３２より成るカレントミラー回路に入力されて、
ＮＰＮトランジスタ３２のコレクタに出力される。一
方、基準電流Ｉ03は、エミッタ面積比の異なる二つのＮ
ＰＮトランジスタ３４および３５のベース・エミッタ間
に生じるバンドギャップ電圧と、抵抗３７により生じた
定電流と、ＰＮＰトランジスタ２８、２９、３０および
３１により構成されるカレントミラー回路により与えら
れ、ＮＰＮトランジスタ３２のコレクタに供給される。
この場合における被検出電流Ｉと基準電流Ｉ03との大小
関係がＩ＜Ｉ03の時には、ＮＰＮトランジスタ３３が導
通状態となり、また、Ｉ＞Ｉ03の時には、ＮＰＮトラン
ジスタ３３が遮断状態となり、被検出電流Ｉの大きさ
が、基準電流Ｉ03と比較されて検出される。
【０００３】図４に示されるのは、この被検出電流Ｉと
基準電流Ｉ03との関係をグラフ化した図であるが、被検
出電流Ｉと基準電流Ｉ03との交点、即ちＩ＝Ｉ03の点が
電流検出のしきい値となる。
基準電流Ｉ03との関係をグラフ化した図であるが、被検
出電流Ｉと基準電流Ｉ03との交点、即ちＩ＝Ｉ03の点が
電流検出のしきい値となる。
【０００４】
【発明が解決しようとする課題】上述した従来の電流検
出回路においては、被検出電流と基準電流を比較する回
路とは独立して、基準電流を発生させる回路が余分に必
要となり、これにより、回路素子数が多くなるという欠
点があるとともに、被検出電流の量には無関係に常時基
準電流が流れる状態となり、消費電流が増大するという
欠点がある。
出回路においては、被検出電流と基準電流を比較する回
路とは独立して、基準電流を発生させる回路が余分に必
要となり、これにより、回路素子数が多くなるという欠
点があるとともに、被検出電流の量には無関係に常時基
準電流が流れる状態となり、消費電流が増大するという
欠点がある。
【０００５】
【課題を解決するための手段】本発明の電流検出回路
は、コレクタとベースが連結されて被検出電流の入力端
子に接続され、エミッタが接地電位に接続される第１の
ＮＰＮトランジスタと、ベースが前記第１のＮＰＮトラ
ンジスタのベースに接続され、エミッタが接地電位に接
続される第２のＮＰＮトランジスタと、ベースが前記第
１のＮＰＮトランジスタのベースに接続され、エミッタ
が第１の抵抗を介して接地電位に接続さ れる第３のＮ
ＰＮトランジスタと、ベースが前記第１のＮＰＮトラン
ジスタのベースに接続され、エミッタが第２の抵抗を介
して接地電位に接続される第４のＮＰＮトランジスタ
と、ベースが前記第４のＮＰＮトランジスタのコレクタ
に接続され、エミッタが接地電位に接続される第５のＮ
ＰＮトランジスタと、コレクタが電流検出用の出力端子
に接続され、ベースが前記第５のＮＰＮトランジスタの
コレクタに接続されて、エミッタが接地電位に接続され
る第６のＮＰＮトランジスタと、エミッタが高電位電源
に接続され、ベースとコレクタが連結されて前記第２の
ＮＰＮトランジスタのコレクタに接続される第１のＰＮ
Ｐトランジスタと、エミッタが高電位電源に接続され、
ベースが前記第１のＰＮＰトランジスタのベースに接続
されて、コレクタが前記第３および第５のＮＰＮトラン
ジスタのコレクタに接続される第２のＰＮＰトランジス
タと、エミッタが高電位電源に接続され、ベースが前記
第１のＰＮＰトランジスタのベースに接続されて、コレ
クタが前記第４のＮＰＮトランジスタのコレクタならび
に前記第５のＮＰＮトランジスタのベースに接続される
第３のＰＮＰトランジスタとを備えて構成される。
は、コレクタとベースが連結されて被検出電流の入力端
子に接続され、エミッタが接地電位に接続される第１の
ＮＰＮトランジスタと、ベースが前記第１のＮＰＮトラ
ンジスタのベースに接続され、エミッタが接地電位に接
続される第２のＮＰＮトランジスタと、ベースが前記第
１のＮＰＮトランジスタのベースに接続され、エミッタ
が第１の抵抗を介して接地電位に接続さ れる第３のＮ
ＰＮトランジスタと、ベースが前記第１のＮＰＮトラン
ジスタのベースに接続され、エミッタが第２の抵抗を介
して接地電位に接続される第４のＮＰＮトランジスタ
と、ベースが前記第４のＮＰＮトランジスタのコレクタ
に接続され、エミッタが接地電位に接続される第５のＮ
ＰＮトランジスタと、コレクタが電流検出用の出力端子
に接続され、ベースが前記第５のＮＰＮトランジスタの
コレクタに接続されて、エミッタが接地電位に接続され
る第６のＮＰＮトランジスタと、エミッタが高電位電源
に接続され、ベースとコレクタが連結されて前記第２の
ＮＰＮトランジスタのコレクタに接続される第１のＰＮ
Ｐトランジスタと、エミッタが高電位電源に接続され、
ベースが前記第１のＰＮＰトランジスタのベースに接続
されて、コレクタが前記第３および第５のＮＰＮトラン
ジスタのコレクタに接続される第２のＰＮＰトランジス
タと、エミッタが高電位電源に接続され、ベースが前記
第１のＰＮＰトランジスタのベースに接続されて、コレ
クタが前記第４のＮＰＮトランジスタのコレクタならび
に前記第５のＮＰＮトランジスタのベースに接続される
第３のＰＮＰトランジスタとを備えて構成される。
【０００６】
【０００７】
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１（ａ）は本発明に関連する第１の技術
の回路図である。図１（ａ）に示されるように、この技
術は、ＮＰＮトランジスタ１および４〜６と、ＰＮＰト
ランジスタ２および３と、抵抗７とを備えて構成され
る。
の回路図である。図１（ａ）に示されるように、この技
術は、ＮＰＮトランジスタ１および４〜６と、ＰＮＰト
ランジスタ２および３と、抵抗７とを備えて構成され
る。
【００１０】図１（ａ）において、端子５１より入力さ
れる被検出電流Ｉに対応して、ＮＰＮトランジスタ１お
よび５と、ＰＮＰトランジスタ２および３のエミッタ面
積比を同一にすると、被検出電流Ｉは、ＮＰＮトランジ
スタ１および５より成る第１のカレントミラー回路に入
力されて、その出力としては、被検出電流Ｉと同一の電
流値を有する第１の出力電流Ｉ1 （Ｉ1 ＝Ｉ）として出
力される。一方、エミッタ面積比の異なるＮＰＮトラン
ジスタ１および４より成るバンドギャップ回路に被検出
電流Ｉが入力されて、ＮＰＮトランジスタ４の出力電流
としては、これらのＮＰＮトランジスタ１および４のエ
ミッタ面積比を１：ｎとして、次式にて与えられる第２
の出力電流Ｉ2 が出力される。
れる被検出電流Ｉに対応して、ＮＰＮトランジスタ１お
よび５と、ＰＮＰトランジスタ２および３のエミッタ面
積比を同一にすると、被検出電流Ｉは、ＮＰＮトランジ
スタ１および５より成る第１のカレントミラー回路に入
力されて、その出力としては、被検出電流Ｉと同一の電
流値を有する第１の出力電流Ｉ1 （Ｉ1 ＝Ｉ）として出
力される。一方、エミッタ面積比の異なるＮＰＮトラン
ジスタ１および４より成るバンドギャップ回路に被検出
電流Ｉが入力されて、ＮＰＮトランジスタ４の出力電流
としては、これらのＮＰＮトランジスタ１および４のエ
ミッタ面積比を１：ｎとして、次式にて与えられる第２
の出力電流Ｉ2 が出力される。
【００１１】 Ｉ2 ＝（ｋＴ／ｑＲ7 ）ｌn （ｎＩ1 ／Ｉ2 ） ＝（ｋＴ／ｑＲ7 ）ｌn （ｎＩ／Ｉ2 ）………………（１） ここで、ｋはポルツマン定数、Ｔは絶対温度、ｑは電子
の電荷、Ｒ7 は抵抗７の抵抗値である。
の電荷、Ｒ7 は抵抗７の抵抗値である。
【００１２】上記の（１）式をグラフにて示した図が図
２（ａ）である。即ち、第２の出力電流Ｉ2 は、ＰＮＰ
トランジスタ２および３より成るカレントミラー回路に
より反転されて、ＰＮＰトランジスタ３のコレクタ電流
として、ＮＰＮトランジスタ５のコレクタとＮＰＮトラ
ンジスタ６のベースとの接続点に供給される。
２（ａ）である。即ち、第２の出力電流Ｉ2 は、ＰＮＰ
トランジスタ２および３より成るカレントミラー回路に
より反転されて、ＰＮＰトランジスタ３のコレクタ電流
として、ＮＰＮトランジスタ５のコレクタとＮＰＮトラ
ンジスタ６のベースとの接続点に供給される。
【００１３】図２（ａ）において、Ｉ1 ＝Ｉ2 となる点
の電流値をＩ12とすると、このＩ12は次式により与えら
れる。
の電流値をＩ12とすると、このＩ12は次式により与えら
れる。
【００１４】 Ｉ12＝（ｋＴ／ｑＲ7 ）ｌn ｎ …………………………（２） 上記の電流値Ｉ12を境界値として、被検出電流Ｉ（＝Ｉ
1 ）と第２の出力電流Ｉ2 との関係がＩ＜Ｉ12の場合に
はＩ＜Ｉ2 であり、また、Ｉ＞Ｉ12の場合にはＩ＞Ｉ2
であることが分かる。従って、図１におけるＮＰＮトラ
ンジスタ６は、被検出電流ＩがＩ＜Ｉ12の場合には導通
状態となり、被検出電流ＩがＩ＞Ｉ12の場合には遮断状
態となって、上記の（２）式により表わされる基準電流
Ｉ12と比較して電流値の検出を行うことができる。
1 ）と第２の出力電流Ｉ2 との関係がＩ＜Ｉ12の場合に
はＩ＜Ｉ2 であり、また、Ｉ＞Ｉ12の場合にはＩ＞Ｉ2
であることが分かる。従って、図１におけるＮＰＮトラ
ンジスタ６は、被検出電流ＩがＩ＜Ｉ12の場合には導通
状態となり、被検出電流ＩがＩ＞Ｉ12の場合には遮断状
態となって、上記の（２）式により表わされる基準電流
Ｉ12と比較して電流値の検出を行うことができる。
【００１５】次に、図１（ｂ）は、本発明に関連する第
２の技術の回路図である。図１（ｂ）に示されるよう
に、この技術は、ＮＰＮトランジスタ８および１１〜１
３と、ＰＮＰトランジスタ９および１０と、抵抗１４と
を備えて構成される。
２の技術の回路図である。図１（ｂ）に示されるよう
に、この技術は、ＮＰＮトランジスタ８および１１〜１
３と、ＰＮＰトランジスタ９および１０と、抵抗１４と
を備えて構成される。
【００１６】図１（ｂ）において、端子５４より入力さ
れる被検出電流Ｉに対応して、第１のカレントミラー回
路を形成するＮＰＮトランジスタ８および１１と、第２
のカレントミラー回路を形成するＰＮＰトランジスタ９
および１０のエミッタ面積比を同一にすると、被検出電
流Ｉ（＝Ｉ1 ）は、ＮＰＮトランジスタ８および１１よ
り成る第１のカレントミラー回路と、ＰＮＰトランジス
タ９および１０により形成される第２のカレントミラー
回路を介して、ＰＮＰトランジスタ１０のコレクタ電流
として、ＮＰＮトランジスタ１２のコレクタとＮＰＮト
ランジスタ１３のベースの接続点に供給される。一方、
異なるエミッタ面積比のＮＰＮトランジスタ８および１
２より成るバンドギャップ回路に被検出電流Ｉが入力さ
れて、ＮＰＮトランジスタ１２の出力電流としては、こ
れらのＮＰＮトランジスタ８および１２のエミッタ面積
比を１：ｎとして、第２の出力電流Ｉ2 が出力される。
れる被検出電流Ｉに対応して、第１のカレントミラー回
路を形成するＮＰＮトランジスタ８および１１と、第２
のカレントミラー回路を形成するＰＮＰトランジスタ９
および１０のエミッタ面積比を同一にすると、被検出電
流Ｉ（＝Ｉ1 ）は、ＮＰＮトランジスタ８および１１よ
り成る第１のカレントミラー回路と、ＰＮＰトランジス
タ９および１０により形成される第２のカレントミラー
回路を介して、ＰＮＰトランジスタ１０のコレクタ電流
として、ＮＰＮトランジスタ１２のコレクタとＮＰＮト
ランジスタ１３のベースの接続点に供給される。一方、
異なるエミッタ面積比のＮＰＮトランジスタ８および１
２より成るバンドギャップ回路に被検出電流Ｉが入力さ
れて、ＮＰＮトランジスタ１２の出力電流としては、こ
れらのＮＰＮトランジスタ８および１２のエミッタ面積
比を１：ｎとして、第２の出力電流Ｉ2 が出力される。
【００１７】これらの被検出電流Ｉ（＝Ｉ1 ）および第
２の出力電流Ｉ2 は、前述の（１）式および（２）式と
同様にして与えられる。従って、図１（ｂ）におけるＮ
ＰＮトランジスタ１３は、被検出電流ＩがＩ＞Ｉ12の場
合には導通状態となり、被検出電流ＩがＩ＜Ｉ12の場合
には遮断状態となって、上記の（２）式により表わされ
る基準電流Ｉ12と比較して電流値の検出を行うことがで
きる。
２の出力電流Ｉ2 は、前述の（１）式および（２）式と
同様にして与えられる。従って、図１（ｂ）におけるＮ
ＰＮトランジスタ１３は、被検出電流ＩがＩ＞Ｉ12の場
合には導通状態となり、被検出電流ＩがＩ＜Ｉ12の場合
には遮断状態となって、上記の（２）式により表わされ
る基準電流Ｉ12と比較して電流値の検出を行うことがで
きる。
【００１８】次に、図１（ｃ）は、本発明の実施例の回
路図である。図１（ｃ）に示されるように、本実施例
は、抵抗１５、２５および２６と、ＮＰＮトランジスタ
１６および２０〜２４と、ＰＮＰトランジスタ１７〜１
９とを備えて構成される。
路図である。図１（ｃ）に示されるように、本実施例
は、抵抗１５、２５および２６と、ＮＰＮトランジスタ
１６および２０〜２４と、ＰＮＰトランジスタ１７〜１
９とを備えて構成される。
【００１９】図１（ｃ）において、端子５８に供給され
る電源電圧をＶccとして、被検出電流Ｉは、ＮＰＮトラ
ンジスタ１６のベース・エミッタ間電圧をＶBE16、抵抗
１５の抵抗値をＲ15とすると、次式にて与えられる。
る電源電圧をＶccとして、被検出電流Ｉは、ＮＰＮトラ
ンジスタ１６のベース・エミッタ間電圧をＶBE16、抵抗
１５の抵抗値をＲ15とすると、次式にて与えられる。
【００２０】 Ｉ＝（Ｖcc−ＶBE16）／Ｒ15 …………………………（３） 従って、被検出電流Ｉは電源電圧Ｖccに比例し、図２
（ｂ）のグラフに示されるように変化する。今、第１の
カレントミラー回路を形成するＮＰＮトランジスタ１６
および２０と、第２のカレントミラー回路を形成するＰ
ＮＰトランジスタ１７、１８および１９のエミッタ面積
比を同一にすると、端子５７より入力された被検出電流
Ｉは、ＮＰＮトランジスタ１６および２０より成る第１
のカレントミラー回路と、ＰＮＰトランジスタ１７、１
８および１９より成る第２のカレントミラー回路を介し
て、被検出電流Ｉと同一の電流値を有する第１の出電流
Ｉ 1 （Ｉ 1 ＝Ｉ）として、ＰＮＰトランジスタ１８およ
びＰＮＰトランジスタ１９のコレクタ電流として出力さ
れ、ＰＮＰトランジスタ１８のコレクタ電流はＮＰＮト
ランジスタ２１および２３のコレクタと、ＮＰＮトラン
ジスタ２４のベースの接続点に供給され、また、ＰＮＰ
トランジスタ１９のコレクタ電流はＮＰＮトランジスタ
２２のコレクタとＮＰＮトランジスタ２３のベースの接
続点に供給される。一方、エミッタ面積比の異なるＮＰ
Ｎトランジスタ１６、２１および２２より成るバンドギ
ャップ回路に入力される被検出電流Ｉに対応して、ＮＰ
Ｎトランジスタ１６、２１および２２のエミッタ面積比
を１：ｎ1 ：ｎ2 とすると、ＮＰＮトランジスタ２１の
コレクタに出力される第２の出力電流Ｉ2 と、ＮＰＮト
ランジスタ２２のコレクタに出力される第３の出力電流
Ｉ3 は、抵抗２５および２６の抵抗値をＲ25およびＲ26
として、それぞれ次式にて与えられる。
（ｂ）のグラフに示されるように変化する。今、第１の
カレントミラー回路を形成するＮＰＮトランジスタ１６
および２０と、第２のカレントミラー回路を形成するＰ
ＮＰトランジスタ１７、１８および１９のエミッタ面積
比を同一にすると、端子５７より入力された被検出電流
Ｉは、ＮＰＮトランジスタ１６および２０より成る第１
のカレントミラー回路と、ＰＮＰトランジスタ１７、１
８および１９より成る第２のカレントミラー回路を介し
て、被検出電流Ｉと同一の電流値を有する第１の出電流
Ｉ 1 （Ｉ 1 ＝Ｉ）として、ＰＮＰトランジスタ１８およ
びＰＮＰトランジスタ１９のコレクタ電流として出力さ
れ、ＰＮＰトランジスタ１８のコレクタ電流はＮＰＮト
ランジスタ２１および２３のコレクタと、ＮＰＮトラン
ジスタ２４のベースの接続点に供給され、また、ＰＮＰ
トランジスタ１９のコレクタ電流はＮＰＮトランジスタ
２２のコレクタとＮＰＮトランジスタ２３のベースの接
続点に供給される。一方、エミッタ面積比の異なるＮＰ
Ｎトランジスタ１６、２１および２２より成るバンドギ
ャップ回路に入力される被検出電流Ｉに対応して、ＮＰ
Ｎトランジスタ１６、２１および２２のエミッタ面積比
を１：ｎ1 ：ｎ2 とすると、ＮＰＮトランジスタ２１の
コレクタに出力される第２の出力電流Ｉ2 と、ＮＰＮト
ランジスタ２２のコレクタに出力される第３の出力電流
Ｉ3 は、抵抗２５および２６の抵抗値をＲ25およびＲ26
として、それぞれ次式にて与えられる。
【００２１】 Ｉ2 ＝（ｋＴ／ｑＲ25）ｌn （ｎ1 Ｉ1 ／Ｉ2 ） ＝（ｋＴ／ｑＲ25）ｌn （ｎ1 Ｉ／Ｉ2 ）…………（４） Ｉ3 ＝（ｋＴ／ｑＲ26）ｌn （ｎ2 Ｉ1 ／Ｉ3 ） ＝（ｋＴ／ｑＲ26）ｌn （ｎ2 Ｉ／Ｉ3 ）…………（５） 上式において、Ｉ1 ＝Ｉ2 の時の第１の基準電流Ｉ
12は、（４）式より次式にて与えられる。
12は、（４）式より次式にて与えられる。
【００２２】 Ｉ12＝（ｋＴ／ｑＲ25）ｌn （ｎ1 ）……………………（６） 同様に、Ｉ1 ＝Ｉ3 の時の第２の基準電流Ｉ13は、
（５）式より次式にて与えられる。
（５）式より次式にて与えられる。
【００２３】 Ｉ13＝（ｋＴ／ｑＲ26）ｌn （ｎ2 ）……………………（７） 上式において、抵抗２５および２６の抵抗値に関してＲ
25＞Ｒ26とし、ＮＰＮトランジスタ２１のエミッタ面積
ｎ1 と、ＮＰＮトランジスタ２２のエミッタ面積比ｎ2
との大小関係についてｎ1 ≦ｎ2 とすると、第１および
第２の基準電流Ｉ 12 およびＩ 13 の関係についても、当然
Ｉ 12 ＜Ｉ 13 となる。これらの電流の関係をグラフにて示
したのが図２（ｃ）である。
25＞Ｒ26とし、ＮＰＮトランジスタ２１のエミッタ面積
ｎ1 と、ＮＰＮトランジスタ２２のエミッタ面積比ｎ2
との大小関係についてｎ1 ≦ｎ2 とすると、第１および
第２の基準電流Ｉ 12 およびＩ 13 の関係についても、当然
Ｉ 12 ＜Ｉ 13 となる。これらの電流の関係をグラフにて示
したのが図２（ｃ）である。
【００２４】従って、Ｉ1 ＜Ｉ12の時には、ＮＰＮトラ
ンジスタ２３および２４は遮断状態となり、Ｉ12＜Ｉ1
＜Ｉ 13 の時には、ＮＰＮトランジスタ２３が遮断状態と
なり、ＮＰＮトランジスタ２４は導通状態となって、Ｉ
13 ＜Ｉ1 の時にはＮＰＮトランジスタ２３が導通状態で
ＮＰＮトランジスタ２４が遮断状態となる。
ンジスタ２３および２４は遮断状態となり、Ｉ12＜Ｉ1
＜Ｉ 13 の時には、ＮＰＮトランジスタ２３が遮断状態と
なり、ＮＰＮトランジスタ２４は導通状態となって、Ｉ
13 ＜Ｉ1 の時にはＮＰＮトランジスタ２３が導通状態で
ＮＰＮトランジスタ２４が遮断状態となる。
【００２５】このように、上記の（６）式および（７）
式にて表わされる第１および第２の基準電流Ｉ12および
Ｉ13と被検出電流Ｉとを比較することにより、電流値の
検出を行うことができる。また、被検出電流Ｉ（＝
Ｉ1 ）は、上記の（３）式により示されるように、電源
電圧に比例するので、電源電圧がＩ12＜Ｉ1 ＜Ｉ 13 の関
係を満たす場合には、端子５９において検出することが
可能となり、電源投入時におけるリセット・パルス発生
回路等に対して適用可能である。
式にて表わされる第１および第２の基準電流Ｉ12および
Ｉ13と被検出電流Ｉとを比較することにより、電流値の
検出を行うことができる。また、被検出電流Ｉ（＝
Ｉ1 ）は、上記の（３）式により示されるように、電源
電圧に比例するので、電源電圧がＩ12＜Ｉ1 ＜Ｉ 13 の関
係を満たす場合には、端子５９において検出することが
可能となり、電源投入時におけるリセット・パルス発生
回路等に対して適用可能である。
【００２６】なお、カレントミラー回路を形成するトラ
ンジスタのエミッタ面積比は、必ずしも１に設定する必
要はなく、任意の面積比においても、本発明が有効に適
用されることは云うまでもない。
ンジスタのエミッタ面積比は、必ずしも１に設定する必
要はなく、任意の面積比においても、本発明が有効に適
用されることは云うまでもない。
【００２７】
【発明の効果】以上説明したように、本発明は、電流検
出の基準となる基準電流を、被検出電流と電流密度の異
なるトランジスタのベース・エミッタ間に生じたバンド
ギャップ電圧と抵抗とにより発生させることにより、単
独にて基準電流を発生させる回路が不要となり、少ない
回路素子数により構成することができるという効果があ
り、また、被検出電流が無い場合には回路電流が無為に
流れることがなくなり、消費電流を削減することができ
るという効果がある。
出の基準となる基準電流を、被検出電流と電流密度の異
なるトランジスタのベース・エミッタ間に生じたバンド
ギャップ電圧と抵抗とにより発生させることにより、単
独にて基準電流を発生させる回路が不要となり、少ない
回路素子数により構成することができるという効果があ
り、また、被検出電流が無い場合には回路電流が無為に
流れることがなくなり、消費電流を削減することができ
るという効果がある。
【図１】本発明の実施例ならびに本発明に関連する第１
の技術および第２の技術を示す回路図で、分図（ａ）
は、本発明に関連する第１の技術の回路図、分図（ｂ）
は、本発明に関連する第２の技術の回路図、分図（ｃ）
は、本発明の実施例の回路図である。
の技術および第２の技術を示す回路図で、分図（ａ）
は、本発明に関連する第１の技術の回路図、分図（ｂ）
は、本発明に関連する第２の技術の回路図、分図（ｃ）
は、本発明の実施例の回路図である。
【図２】図１の本発明の実施例ならびに本発明に関連す
る第１の技術および第２の技術における電流関係のグラ
フを示す図である。
る第１の技術および第２の技術における電流関係のグラ
フを示す図である。
【図３】従来例を示す回路図である。
【図４】従来例における電流関係のグラフを示す図であ
る。
る。
１、４〜６、８、１１〜１３、１６、２０〜２４、２
７、３２〜３６ ＮＰＮトランジスタ ２、３、９、１０、１７〜１９、２８〜３１ ＰＮＰ
トランジスタ ７、１４、１５、２５、２６、３７、３８ 抵抗
７、３２〜３６ ＮＰＮトランジスタ ２、３、９、１０、１７〜１９、２８〜３１ ＰＮＰ
トランジスタ ７、１４、１５、２５、２６、３７、３８ 抵抗
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−176680（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 19/00 - 19/32 H03K 5/08
Claims (1)
- 【請求項１】 コレクタとベースが連結されて被検出電
流の入力端子に接続され、エミッタが接地電位に接続さ
れる第１のＮＰＮトランジスタと、 ベースが前記第１のＮＰＮトランジスタのベースに接続
され、エミッタが接地電位に接続される第２のＮＰＮト
ランジスタと、 ベースが前記第１のＮＰＮトランジスタのベースに接続
され、エミッタが第１の抵抗を介して接地電位に接続さ
れる第３のＮＰＮトランジスタと、 ベースが前記第１のＮＰＮトランジスタのベースに接続
され、エミッタが第２の抵抗を介して接地電位に接続さ
れる第４のＮＰＮトランジスタと、 ベースが前記第４のＮＰＮトランジスタのコレクタに接
続され、エミッタが接地電位に接続される第５のＮＰＮ
トランジスタと、 コレクタが電流検出用の出力端子に接続され、ベースが
前記第５のＮＰＮトランジスタのコレクタに接続され
て、エミッタが接地電位に接続される第６のＮＰＮトラ
ンジスタと、 エミッタが高電位電源に接続され、ベースとコレクタが
連結されて前記第２のＮＰＮトランジスタのコレクタに
接続される第１のＰＮＰトランジスタと、 エミッタが高電位電源に接続され、ベースが前記第１の
ＰＮＰトランジスタのベースに接続されて、コレクタが
前記第３および第５のＮＰＮトランジスタのコレクタに
接続される第２のＰＮＰトランジスタと、 エミッタが高電位電源に接続され、ベースが前記第１の
ＰＮＰトランジスタのベースに接続されて、コレクタが
前記第４のＮＰＮトランジスタのコレクタならびに前記
第５のＮＰＮトランジスタのベースに接続される第３の
ＰＮＰトランジスタとを備えることを特徴とする電流検
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008853A JP2845654B2 (ja) | 1992-01-22 | 1992-01-22 | 電流検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008853A JP2845654B2 (ja) | 1992-01-22 | 1992-01-22 | 電流検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05196660A JPH05196660A (ja) | 1993-08-06 |
| JP2845654B2 true JP2845654B2 (ja) | 1999-01-13 |
Family
ID=11704296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008853A Expired - Lifetime JP2845654B2 (ja) | 1992-01-22 | 1992-01-22 | 電流検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845654B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1166133B1 (en) * | 2000-01-19 | 2005-12-14 | Koninklijke Philips Electronics N.V. | Circuit for voltage level detection |
| JP4907875B2 (ja) | 2005-01-17 | 2012-04-04 | ローム株式会社 | 電流検出回路 |
| US7786765B2 (en) * | 2007-02-20 | 2010-08-31 | Analog Devices, Inc. | Low voltage shutdown circuit |
| JP5752623B2 (ja) * | 2012-03-07 | 2015-07-22 | 株式会社東芝 | 受光回路 |
| CN103197121B (zh) * | 2013-04-03 | 2015-06-17 | 矽力杰半导体技术(杭州)有限公司 | 一种电流检测电路以及应用其的开关型调节器 |
| CN103217567A (zh) * | 2013-04-19 | 2013-07-24 | 华为技术有限公司 | 一种电流检测方法及电源检测电路 |
| CN103837732B (zh) * | 2014-03-21 | 2017-07-18 | 上海富欣智能交通控制有限公司 | 无源电流检测电路 |
-
1992
- 1992-01-22 JP JP4008853A patent/JP2845654B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05196660A (ja) | 1993-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2845654B2 (ja) | 電流検出回路 | |
| US5831473A (en) | Reference voltage generating circuit capable of suppressing spurious voltage | |
| US4352057A (en) | Constant current source | |
| JP2581492B2 (ja) | 入力バッファ回路 | |
| JPH0334026B2 (ja) | ||
| JPH05218799A (ja) | インピーダンス乗算器 | |
| JP2829773B2 (ja) | コンパレータ回路 | |
| JPS6297363A (ja) | 基準電圧発生回路 | |
| JP2723521B2 (ja) | ラッチ回路 | |
| JPS63281031A (ja) | チツプ温度検出回路 | |
| JPH0330828B2 (ja) | ||
| JPH0677783A (ja) | ヒステリシスアンプ | |
| JPH0535351A (ja) | 定電流回路 | |
| JPH06236219A (ja) | 定電流回路 | |
| JP3024026B2 (ja) | バンドギャップ型定電圧発生回路 | |
| JP3074886B2 (ja) | 増幅器 | |
| JPS5810860A (ja) | 半導体集積回路 | |
| JPH0353804B2 (ja) | ||
| JPH0611107B2 (ja) | スイッチング回路 | |
| JPH09146648A (ja) | 基準電圧発生回路 | |
| JPS5923649B2 (ja) | シユミツト回路 | |
| JPH05297966A (ja) | 定電流源回路 | |
| JPH022545B2 (ja) | ||
| JPH06260925A (ja) | レベルシフト回路 | |
| JPS60120548A (ja) | 基準電圧発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981006 |