JPS5810860A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS5810860A JPS5810860A JP56109726A JP10972681A JPS5810860A JP S5810860 A JPS5810860 A JP S5810860A JP 56109726 A JP56109726 A JP 56109726A JP 10972681 A JP10972681 A JP 10972681A JP S5810860 A JPS5810860 A JP S5810860A
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- JP
- Japan
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- transistor
- npn
- circuit
- resistor
- collector
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 4
- 239000004020 conductor Substances 0.000 claims 1
- 230000003321 amplification Effects 0.000 abstract description 7
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 241000233866 Fungi Species 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0772—Vertical bipolar transistor in combination with resistors only
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- Bipolar Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
こOIi明はパイ4−ラトランジスタを用いた半導体集
積回路に関する。
積回路に関する。
バイポーラトランジスタを用いた論理素子は、現在%
I2L (ft@grat@d−1nj@cti@n
11ogi@)、ECL (j;5itt@r C0
IIPI@41 Login )など数多く開発されて
いる・ 1111図はI”Lの基本回路を示すもので、電流バイ
アス素子(インジェクタ)としてのラテラルPNP )
ランジスタ1と工電、夕を接地したマルチコレクタNP
N )ランジスタ2との組合せで構成されている・Sは
入力端子、4 FiPNP )ランゾスタIのエミッタ
端子、5.6はNPN )ランジスタ2のコレクタ端子
(出力端子)である。
I2L (ft@grat@d−1nj@cti@n
11ogi@)、ECL (j;5itt@r C0
IIPI@41 Login )など数多く開発されて
いる・ 1111図はI”Lの基本回路を示すもので、電流バイ
アス素子(インジェクタ)としてのラテラルPNP )
ランジスタ1と工電、夕を接地したマルチコレクタNP
N )ランジスタ2との組合せで構成されている・Sは
入力端子、4 FiPNP )ランゾスタIのエミッタ
端子、5.6はNPN )ランジスタ2のコレクタ端子
(出力端子)である。
第2図はこの回路の構造を示す平面図、第3図は同じく
断面図である。7はN形エピタキシャル層、8はPNP
)ランジスタlのニオ、メとなるP影領域、9は同エ
ミッタ電極取出口、10はPNP )ランジスタlのコ
レクタ及びNPN )ランジスタ2のベースとなるP影
領域、11はNFN hツンゾスタ20ベースmm取m
口、1213はそれぞれNPN )フンゾスタ2のコレ
クタとなるN影領域、14,11は同コレクタ電極取出
口、1gは?カラーである。と゛ころて、このような!
2Lにおいては、エビクキシャル層1011度を決める
とき、IaIItが低い方が電流増幅率βが大きくなる
PNP ) 9ンノスタノと、その逆のNPN )ラン
ゾスタ2という相反する2つの素子の条件を満足させる
ように決定しなければなら表かり光。仁のため、エピタ
キシャル層7の濃度を十分に高くするこ走ができずNP
N トランジスタ2の電流増幅率を十分に大きくするこ
とができなかりた〇 こ0発判は上記事情に鑑みてなされえもので、その目的
は、1つの抵抗と1つのNPNトランジスタからなシ、
エピタキシャル層の11度を十分に高くすることができ
、電流増幅率を向上させる仁とOできる半導体集積回路
を提供する仁とにある。
断面図である。7はN形エピタキシャル層、8はPNP
)ランジスタlのニオ、メとなるP影領域、9は同エ
ミッタ電極取出口、10はPNP )ランジスタlのコ
レクタ及びNPN )ランジスタ2のベースとなるP影
領域、11はNFN hツンゾスタ20ベースmm取m
口、1213はそれぞれNPN )フンゾスタ2のコレ
クタとなるN影領域、14,11は同コレクタ電極取出
口、1gは?カラーである。と゛ころて、このような!
2Lにおいては、エビクキシャル層1011度を決める
とき、IaIItが低い方が電流増幅率βが大きくなる
PNP ) 9ンノスタノと、その逆のNPN )ラン
ゾスタ2という相反する2つの素子の条件を満足させる
ように決定しなければなら表かり光。仁のため、エピタ
キシャル層7の濃度を十分に高くするこ走ができずNP
N トランジスタ2の電流増幅率を十分に大きくするこ
とができなかりた〇 こ0発判は上記事情に鑑みてなされえもので、その目的
は、1つの抵抗と1つのNPNトランジスタからなシ、
エピタキシャル層の11度を十分に高くすることができ
、電流増幅率を向上させる仁とOできる半導体集積回路
を提供する仁とにある。
以下、15![を参履してこの発明〇−夷麹例を説明す
る0#I4図はその回路を示すもので、抵抗21と、エ
ミッタを接地したマルチコレクタNPN )ランジスタ
22と0組会せで構成されている・JJd入方端方端子
仁の端子21はNPNトランシスタフ70ペース#cm
続され、−gもにこのペースには電源(Yes)端子1
4が抵抗21を介して接続されている*21−26はそ
れぞれNPN )ランジスタ22の;レクタ端子(出方
端子)である■第5図はこの回路の構造を示す平面図、
第6図は同じく断1iraiaである。srはN形エピ
タキシャル層、J##1NPN)フンジスpzzoペー
スとなるp影領域で、仁の領域Il内に設けられ九N彫
領@neo下部領域がM6tjAK示すように上記抵抗
21となる。go。
る0#I4図はその回路を示すもので、抵抗21と、エ
ミッタを接地したマルチコレクタNPN )ランジスタ
22と0組会せで構成されている・JJd入方端方端子
仁の端子21はNPNトランシスタフ70ペース#cm
続され、−gもにこのペースには電源(Yes)端子1
4が抵抗21を介して接続されている*21−26はそ
れぞれNPN )ランジスタ22の;レクタ端子(出方
端子)である■第5図はこの回路の構造を示す平面図、
第6図は同じく断1iraiaである。srはN形エピ
タキシャル層、J##1NPN)フンジスpzzoペー
スとなるp影領域で、仁の領域Il内に設けられ九N彫
領@neo下部領域がM6tjAK示すように上記抵抗
21となる。go。
JlはそれぞれNPN )ランジスタ22のコレクタと
なるNy#領域、12は電源端子24用の電極、IJ嬬
NPN )ランジス1110ベース電極、34*Igは
同じくコレクタ電価、4oはrカラーである・ この回踏においては、トランジスIがM礪トランジスタ
1つである良め、エピタキシャル層zrO@Kを十分に
上けることができ、電流増幅率を大自くすることができ
る。まえ、抵抗21としてピンチ抵抗が崩−られている
ため、従来01’Lf/A子と略同−omlHc−cl
l成t!jとがで自る@ 薦711は上記回路を21個直列に!I続しぇ回路であ
る・以下、?−の回路の動作につ自説−する。
なるNy#領域、12は電源端子24用の電極、IJ嬬
NPN )ランジス1110ベース電極、34*Igは
同じくコレクタ電価、4oはrカラーである・ この回踏においては、トランジスIがM礪トランジスタ
1つである良め、エピタキシャル層zrO@Kを十分に
上けることができ、電流増幅率を大自くすることができ
る。まえ、抵抗21としてピンチ抵抗が崩−られている
ため、従来01’Lf/A子と略同−omlHc−cl
l成t!jとがで自る@ 薦711は上記回路を21個直列に!I続しぇ回路であ
る・以下、?−の回路の動作につ自説−する。
まず、入力端子11里が開放の状態では電源端子241
かも抵抗21Mを通して、NPN )ランジスタJjl
のペースへ電m*流れNPN )ランジスタ221はオ
ンし、従りてトランジスタ221の出力であるコレクタ
端子2!il (トランジスタ22雪のペース端子)は
@0ルベルである。一方、NPN)ランジメタ22麿は
ペースが@0ルベルであるためオフし、従って出力であ
るコレクタ端子253は@1ルベルである。
かも抵抗21Mを通して、NPN )ランジスタJjl
のペースへ電m*流れNPN )ランジスタ221はオ
ンし、従りてトランジスタ221の出力であるコレクタ
端子2!il (トランジスタ22雪のペース端子)は
@0ルベルである。一方、NPN)ランジメタ22麿は
ペースが@0ルベルであるためオフし、従って出力であ
るコレクタ端子253は@1ルベルである。
入力端子231が@O”レベルに変化するとNPN )
ランジスタ221のペース電流がGNDへ流れるaIK
なシ、NPN)ランジメタ22愈のコレクタ端子25怠
は上記の場合と逆にな9、@θ′″レベルか6@l’レ
ベルへと変化スる。
ランジスタ221のペース電流がGNDへ流れるaIK
なシ、NPN)ランジメタ22愈のコレクタ端子25怠
は上記の場合と逆にな9、@θ′″レベルか6@l’レ
ベルへと変化スる。
今、電源(vcc)端子241を0.75V、オン状1
1にあるトランジスタ22にのペースへの供給電流(■
1)を10μムとして動作させようとすると、抵抗21
1の値RIは、 となる。但し、V、、(=0.7V)はNPN ) 9
yジスタコ21のエン、夕電圧である。このときのN
PN )ランジスタ21!のコレクタ電流はとなる。但
し、R1は抵抗j11.eD値、vc g (5it)
(= 0.IV ) Fi)ランジスタ221の飽和コ
レクタ電圧である。
1にあるトランジスタ22にのペースへの供給電流(■
1)を10μムとして動作させようとすると、抵抗21
1の値RIは、 となる。但し、V、、(=0.7V)はNPN ) 9
yジスタコ21のエン、夕電圧である。このときのN
PN )ランジスタ21!のコレクタ電流はとなる。但
し、R1は抵抗j11.eD値、vc g (5it)
(= 0.IV ) Fi)ランジスタ221の飽和コ
レクタ電圧である。
従って、回路上でのコレクタ電流とペース電流の比は、
となる。っtl、NPN)ランノスタ22鳳の活性領域
におけるβが13以上であるならば、0.75Vで駆動
させるとき、R1(=l稟)は5にΩとなる。
におけるβが13以上であるならば、0.75Vで駆動
させるとき、R1(=l稟)は5にΩとなる。
鳥
これはピンチ抵抗のシート抵抗へは一般に2〜 ?10
にΩ、4コであるため、・皆ターン的にも小さく作成す
る仁とが可能である。
にΩ、4コであるため、・皆ターン的にも小さく作成す
る仁とが可能である。
1に7図の実施例からも明らかなように、抵抗211
+21Hに流れる電流は一定ではない。第8図の回路
鉱この抵抗21..21.に泥れる電流を一定にするよ
うに抵抗361.36.を設け余分な電流を制限するも
のである。今、抵抗361のfiRlを5にΩとすると
、NPN )ランラスタ22雪のべ〜スミ位は、 となり、トランジスタ22mがオフとなる条件(V、、
<0.4 V )を満たしている。ここで、vcm(s
□、)祉NPN )ランジスタ221の飽和コレクタ電
圧である。そして、このときのNPN )ランジスタ2
21のコレクタ電流は、 とな〕、第7図の場合(IC=130μA)K比べ大幅
に減少していることがわかる◇ #I9図は上記回路のうち例えばNPN )ランシスf
il:II、@の構造を示す平面図、第10は同じく断
面図である。ここで、27冨はN形エピタキシャル層、
281はペースとなるP影領域で、この領域283内に
設けられ九N形領域29、.31gの下部領域がそれぞ
れ抵抗211゜36雪となる。3θ2,31sはそれぞ
れコレククタとなるN形仙城、321はt源端子241
用の電極、33畠はベース電極、:14..35舅はそ
れぞれコレクタ電極、38はN+オカラ−ある。このよ
うに1この回路においてはNPN )ランジスタ221
と2つの抵抗21□ 、36□を一体として取扱うこと
が可能である。また、左右対象(電源端子と入力端子の
区別がなi)ので、マスタースライス時など応用範囲が
広がる。
+21Hに流れる電流は一定ではない。第8図の回路
鉱この抵抗21..21.に泥れる電流を一定にするよ
うに抵抗361.36.を設け余分な電流を制限するも
のである。今、抵抗361のfiRlを5にΩとすると
、NPN )ランラスタ22雪のべ〜スミ位は、 となり、トランジスタ22mがオフとなる条件(V、、
<0.4 V )を満たしている。ここで、vcm(s
□、)祉NPN )ランジスタ221の飽和コレクタ電
圧である。そして、このときのNPN )ランジスタ2
21のコレクタ電流は、 とな〕、第7図の場合(IC=130μA)K比べ大幅
に減少していることがわかる◇ #I9図は上記回路のうち例えばNPN )ランシスf
il:II、@の構造を示す平面図、第10は同じく断
面図である。ここで、27冨はN形エピタキシャル層、
281はペースとなるP影領域で、この領域283内に
設けられ九N形領域29、.31gの下部領域がそれぞ
れ抵抗211゜36雪となる。3θ2,31sはそれぞ
れコレククタとなるN形仙城、321はt源端子241
用の電極、33畠はベース電極、:14..35舅はそ
れぞれコレクタ電極、38はN+オカラ−ある。このよ
うに1この回路においてはNPN )ランジスタ221
と2つの抵抗21□ 、36□を一体として取扱うこと
が可能である。また、左右対象(電源端子と入力端子の
区別がなi)ので、マスタースライス時など応用範囲が
広がる。
第11図は第7図の回路において、スイッチング速度を
向上させるために、両NPN )ランノスタ221
* 22雪それぞれのコレクタをペースに接続したもの
である。今、NPN )ランジスタ221が活性領域で
動作している場合を考える。トランジスタ221のベー
スに接続すれた線に流れる電流1./は、 となる。一方、トランジスタ221のベースに流れ込む
電流1.は I、= I、’−1゜ となる。
向上させるために、両NPN )ランノスタ221
* 22雪それぞれのコレクタをペースに接続したもの
である。今、NPN )ランジスタ221が活性領域で
動作している場合を考える。トランジスタ221のベー
スに接続すれた線に流れる電流1./は、 となる。一方、トランジスタ221のベースに流れ込む
電流1.は I、= I、’−1゜ となる。
トランジスタ2210ペース電RC)変化(第7WJt
D回路におけるトランジスタ2210ベース電流を■1
とすると、この回路ではベース電流が1.よりコレクタ
電流IC外だけ減っている)が、vmmの値を変化させ
ない程度のものとすると、■、が減りたために、トラン
ジスタ221ovc。
D回路におけるトランジスタ2210ベース電流を■1
とすると、この回路ではベース電流が1.よりコレクタ
電流IC外だけ減っている)が、vmmの値を変化させ
ない程度のものとすると、■、が減りたために、トラン
ジスタ221ovc。
が上がる。トランジスタ221のコレクタ電流は
1c、、、’CCTプ■
3
である。従って、この回路においては、vclが大きく
なるため、コレクタ電流1cは減少する〇ζこで、トラ
ンジスタ221のコレクタ端子251の電位についての
み考えると、vc、からV□へ−又はV□からvc、へ
とスイッチング動作をするたびに電位が変わる。しかし
て、この回路においては、第7図の回路に比べVC,が
大きくなりたために■。とV□との間の電位差が縮まり
、これKよりスイッチング速度が向上するものである◇ 以上のようKこの発明による半導体集積回路は、抵抗と
、エミ、りの接地された1つのNPNトランジスタとに
よシ構成されているので、エピタキシャル層の濃度を十
分上げることができ、NPN )ランゾスタの電流増幅
率を向上させることができる。
なるため、コレクタ電流1cは減少する〇ζこで、トラ
ンジスタ221のコレクタ端子251の電位についての
み考えると、vc、からV□へ−又はV□からvc、へ
とスイッチング動作をするたびに電位が変わる。しかし
て、この回路においては、第7図の回路に比べVC,が
大きくなりたために■。とV□との間の電位差が縮まり
、これKよりスイッチング速度が向上するものである◇ 以上のようKこの発明による半導体集積回路は、抵抗と
、エミ、りの接地された1つのNPNトランジスタとに
よシ構成されているので、エピタキシャル層の濃度を十
分上げることができ、NPN )ランゾスタの電流増幅
率を向上させることができる。
に1図は従来のI2L素子の回路図、第2図は上記素子
の構造を示す平面図、第3図は同断面図、第4図はこの
発明の一実施例に係る回路図、1M5図はこの回路の構
造を示す平面図、fJX6図は同断面図、第7図乃至第
11図はそれぞれこの発明の他の実施例を示すもので、
第7図及び第8図はそれぞれ回路図、第9図は平面図、
第10図は断面図、第11図は回路図である。 21・・・抵抗、22・・・NPN )ランジスタ、2
3・・・入力端子、24・・・電源端子、25.26・
・・コレフ−・端子(出力端子L jF1図 51−3図 才4図 才5図 オフ図 才9図
の構造を示す平面図、第3図は同断面図、第4図はこの
発明の一実施例に係る回路図、1M5図はこの回路の構
造を示す平面図、fJX6図は同断面図、第7図乃至第
11図はそれぞれこの発明の他の実施例を示すもので、
第7図及び第8図はそれぞれ回路図、第9図は平面図、
第10図は断面図、第11図は回路図である。 21・・・抵抗、22・・・NPN )ランジスタ、2
3・・・入力端子、24・・・電源端子、25.26・
・・コレフ−・端子(出力端子L jF1図 51−3図 才4図 才5図 オフ図 才9図
Claims (1)
- 電源端子に一端が接続された抵抗と、この抵抗O他端及
び入力端子にペースが接続され、かつエミ、りが接続さ
れえ少なくとも1個Oコレクタを有するNPN )シン
ジスタとを具備し九ことを特徴とする半導体集積回路・
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56109726A JPS5810860A (ja) | 1981-07-14 | 1981-07-14 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56109726A JPS5810860A (ja) | 1981-07-14 | 1981-07-14 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5810860A true JPS5810860A (ja) | 1983-01-21 |
Family
ID=14517668
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56109726A Pending JPS5810860A (ja) | 1981-07-14 | 1981-07-14 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5810860A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59229855A (ja) * | 1983-05-18 | 1984-12-24 | Rohm Co Ltd | 論理回路の集積化構造 |
EP0836230A3 (en) * | 1996-10-14 | 1998-08-05 | Sharp Kabushiki Kaisha | Power transistor |
-
1981
- 1981-07-14 JP JP56109726A patent/JPS5810860A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59229855A (ja) * | 1983-05-18 | 1984-12-24 | Rohm Co Ltd | 論理回路の集積化構造 |
EP0836230A3 (en) * | 1996-10-14 | 1998-08-05 | Sharp Kabushiki Kaisha | Power transistor |
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