JPS59176680A - 電流検出回路 - Google Patents
電流検出回路Info
- Publication number
- JPS59176680A JPS59176680A JP58050714A JP5071483A JPS59176680A JP S59176680 A JPS59176680 A JP S59176680A JP 58050714 A JP58050714 A JP 58050714A JP 5071483 A JP5071483 A JP 5071483A JP S59176680 A JPS59176680 A JP S59176680A
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistor
- circuit
- emitter
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Measuring Instrument Details And Bridges, And Automatic Balancing Devices (AREA)
- Measurement Of Current Or Voltage (AREA)
- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、たとえばラジオ受信機の同調状態指示回路と
かレベルメータ回路などに用いられ、入力電流が基準値
以上か否かの判別を行なう電流検出回路に係り、特にモ
ノリシック集積回路化される電流検出回路に関する。
かレベルメータ回路などに用いられ、入力電流が基準値
以上か否かの判別を行なう電流検出回路に係り、特にモ
ノリシック集積回路化される電流検出回路に関する。
この種の電流検出回路の従来例を第１図に示している。
即ち、ＱＰ＋およびＱ、２はＰＮＰ形のトランジスタで
あって第１の力１／アントラー回路ｌを形成しており、
ＱＮ＋およびＱＮ２はＮＰＮ形のトランジスタであって
第２のカレントミラー回路２を形成している。そして、
第１のカレントミラー回路ｌの入力側が入力電流端子３
に接続され、第２のカレントミラー回路２の入力側に基
準電流値エルの定電流源４が接続され、上記両カレント
ミラー回路１．２の出力側同志が一括されて電流出力端
子５に接続されている。
あって第１の力１／アントラー回路ｌを形成しており、
ＱＮ＋およびＱＮ２はＮＰＮ形のトランジスタであって
第２のカレントミラー回路２を形成している。そして、
第１のカレントミラー回路ｌの入力側が入力電流端子３
に接続され、第２のカレントミラー回路２の入力側に基
準電流値エルの定電流源４が接続され、上記両カレント
ミラー回路１．２の出力側同志が一括されて電流出力端
子５に接続されている。
而して、入力電流端子３を流れる入力電流ＩＩｎが基準
電流値Ｉ８より小さいときには、トランジスタＱ、２の
電流（＝１１ｎ）がトランジスタＱＮ２の電流（＝１）
より小さくなるので、電流出力端子５から（Ｉｉｎ−Ｉ
、）なる電流が流入する。
電流値Ｉ８より小さいときには、トランジスタＱ、２の
電流（＝１１ｎ）がトランジスタＱＮ２の電流（＝１）
より小さくなるので、電流出力端子５から（Ｉｉｎ−Ｉ
、）なる電流が流入する。
これに対して、Ｉｉ。が１．より大きくなると、電流出
力端子５から（Ｉｉｎ−ＩＦＬ）７ａ’る電流が流出す
る。したがって、電流出力端子５からの流出電流工。に
着目すれば、入力電流Ｉｉ。が基準電流値島より大きい
ときにＩｉｎの変化に応じた電流変化が検出可能になっ
ている。
力端子５から（Ｉｉｎ−ＩＦＬ）７ａ’る電流が流出す
る。したがって、電流出力端子５からの流出電流工。に
着目すれば、入力電流Ｉｉ。が基準電流値島より大きい
ときにＩｉｎの変化に応じた電流変化が検出可能になっ
ている。
ところで、第１図の回路をモノリシック集積回路のチッ
プ上に形成する場合に、次のような不具合が生じる。即
ち、電流検出用のカレントミラー回路１．２のほかに基
準電流用の定電流源４を必要とし、パターン面積が大き
くなる。
プ上に形成する場合に、次のような不具合が生じる。即
ち、電流検出用のカレントミラー回路１．２のほかに基
準電流用の定電流源４を必要とし、パターン面積が大き
くなる。
また、電流検出回路のパターン上において、上記基迩電
流用の定電流源４を構成するのに必要な回路（たとえば
定電圧回路）を必ずしも前記第２のカレントミラー回路
２の近くに形成できるとは限らず、この場合には定電流
源４と第２のカレントミラー回路２との間の配線の引き
廻しによりチップサイズを大きくする必要が生じるおそ
れがある。
流用の定電流源４を構成するのに必要な回路（たとえば
定電圧回路）を必ずしも前記第２のカレントミラー回路
２の近くに形成できるとは限らず、この場合には定電流
源４と第２のカレントミラー回路２との間の配線の引き
廻しによりチップサイズを大きくする必要が生じるおそ
れがある。
本発明は上記の事情に鑑みてなされたもので、回路構成
が簡単になり、モノリシック集積回路化に際してチップ
占有面積が小さくて済む電流検出回路を提供するもので
ある。
が簡単になり、モノリシック集積回路化に際してチップ
占有面積が小さくて済む電流検出回路を提供するもので
ある。
即ち、本発明の電流検出回路は、第１．第２の電源端子
と、前記第１の電源端子にエミッタが接続される第１導
電型の第１のトランジスタと、前記第１のトランジスタ
よりもそのエミッタ面積が大でかつそのベースが前記第
１のトランジスタのベースに＠流接続される第１導電型
の第２のトランジスタと、前記第２のトランジスタのエ
ミッタを前記第１の電源端子に接続する抵抗手段と、前
記第１．第２のトランジスタのコレクタと前記第２の電
源端子間に接続され入力端子からの入力直流に応じた各
々同じ値の電流を供給する第１．第２の電流源とを具備
することを特徴とするものである。
と、前記第１の電源端子にエミッタが接続される第１導
電型の第１のトランジスタと、前記第１のトランジスタ
よりもそのエミッタ面積が大でかつそのベースが前記第
１のトランジスタのベースに＠流接続される第１導電型
の第２のトランジスタと、前記第２のトランジスタのエ
ミッタを前記第１の電源端子に接続する抵抗手段と、前
記第１．第２のトランジスタのコレクタと前記第２の電
源端子間に接続され入力端子からの入力直流に応じた各
々同じ値の電流を供給する第１．第２の電流源とを具備
することを特徴とするものである。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第２図は電流検出回路の基本構成を示しており、２
０はＰＮＰ形のトランジスタＱ＋−Ｑｓからなるカレン
トミラー回路である。
る。第２図は電流検出回路の基本構成を示しており、２
０はＰＮＰ形のトランジスタＱ＋−Ｑｓからなるカレン
トミラー回路である。
このカレントミラー回路２０において、トランジスタＱ
、はエミッタが第１１源十Ｖｏに接続され、そのベース
およびコレクタが相互に接続されると共に入力′Ｍ流端
子２Ｉに接続され、トランジスタＱ２およびＱ３はそれ
ぞれのエミッタが前記電源＋ｖｃに接続され、それぞれ
のベースが前記トランジスタＱ、のベースに直流接続さ
れ、それぞれのコレクタが第１出力端Ｎ、および第２出
力端Ｎ、となっている。一方、ＮＰＮ形のトランジスタ
Ｑ４および同じ（ＮＰＮ形のマルチエミッタトランジス
タＱｓは、それぞれのベースか直流接続されている。そ
して、上記トランジスタＱ４は、エミッタが第２電源（
本例では接地電位）に接続され、そのコレクタ・ベース
が相互に接続されると共に前記カレントミラー回路２０
の第１出力端Ｎ１に接続されている。才だ、前記マルチ
エミッタトランジスタＱ、は、エミッタが抵抗Ｒを介し
て接地され、そのコレクタが前記カレントミラー回路２
０の第２出力端Ｎ２に接続されると共に出力端子２２に
ｗ続されている。
、はエミッタが第１１源十Ｖｏに接続され、そのベース
およびコレクタが相互に接続されると共に入力′Ｍ流端
子２Ｉに接続され、トランジスタＱ２およびＱ３はそれ
ぞれのエミッタが前記電源＋ｖｃに接続され、それぞれ
のベースが前記トランジスタＱ、のベースに直流接続さ
れ、それぞれのコレクタが第１出力端Ｎ、および第２出
力端Ｎ、となっている。一方、ＮＰＮ形のトランジスタ
Ｑ４および同じ（ＮＰＮ形のマルチエミッタトランジス
タＱｓは、それぞれのベースか直流接続されている。そ
して、上記トランジスタＱ４は、エミッタが第２電源（
本例では接地電位）に接続され、そのコレクタ・ベース
が相互に接続されると共に前記カレントミラー回路２０
の第１出力端Ｎ１に接続されている。才だ、前記マルチ
エミッタトランジスタＱ、は、エミッタが抵抗Ｒを介し
て接地され、そのコレクタが前記カレントミラー回路２
０の第２出力端Ｎ２に接続されると共に出力端子２２に
ｗ続されている。
上記電流検出回路において、トランジスタＱ１〜Ｑ３の
エミツタ面積比は１：１：１．トランジスタＱ４および
Ｑ、のエミツタ面積比は１：Ａであり、電流入力端子２
１を流れる入力電流（本例では入力電流源側に吸い込ま
れる電流）をＩｉｎで表わすものとする。したがって、
カレントミラー回路２０の各トランジスタＱ１〜Ｑ３に
はそれぞれＩｉｎに等しいコレクタ醒流工、が流れ、ト
ランジスタＱ４にもＩＩｆｊるコレクタ電流が流れる。
エミツタ面積比は１：１：１．トランジスタＱ４および
Ｑ、のエミツタ面積比は１：Ａであり、電流入力端子２
１を流れる入力電流（本例では入力電流源側に吸い込ま
れる電流）をＩｉｎで表わすものとする。したがって、
カレントミラー回路２０の各トランジスタＱ１〜Ｑ３に
はそれぞれＩｉｎに等しいコレクタ醒流工、が流れ、ト
ランジスタＱ４にもＩＩｆｊるコレクタ電流が流れる。
そして、マルチエミッタトランジスタＱ、のコレクタ電
流を１２で表わせば、そのエミッタ電位Ｉ２Ｒは次式で
示される。
流を１２で表わせば、そのエミッタ電位Ｉ２Ｒは次式で
示される。
Ｔ１１ＸＡ
Ｉ ２ Ｒ＝ −Ａｎ −
Ｑ Ｉ２
ここで、上記電流Ｉ、、Ｉ２の関係をクラフ化すると、
第３図に示すようになる。而して、入力電流１ｉｎ（＝
Ｉ＋）がマルチエミッタトランジスタＱ、の電流Ｉ２よ
り大きくなると、両者の差の電流（ＩＩ Ｉ２）が出
力電流Ｉｏとして出力端子２２から外部へ流出するよう
になるので、この出力電流あるいは出力端子２２の出力
電圧を用い□て電流検出レベルの表示を行なうことが可
能になる。
第３図に示すようになる。而して、入力電流１ｉｎ（＝
Ｉ＋）がマルチエミッタトランジスタＱ、の電流Ｉ２よ
り大きくなると、両者の差の電流（ＩＩ Ｉ２）が出
力電流Ｉｏとして出力端子２２から外部へ流出するよう
になるので、この出力電流あるいは出力端子２２の出力
電圧を用い□て電流検出レベルの表示を行なうことが可
能になる。
即ち、上記電流検出回路は、カレントミラー回路２０の
入力側に入力電流源を接続し、このカレントミラー回路
２０の２個の出力端のうち第１出力端Ｎ１の電流を基準
電流としてトランジスタＱ４に供給し、このトランジス
タＱ、のコレクタ・ベースを相互接続すると共にマルチ
エミッタトランジスタＱ、のベースに直流接続し、この
マルチエミッタトランジスタＱ、のエミッタ回路に抵抗
を挿入し、このコレクタを前記カレントミラー回路２０
の第２出力端Ｎ、に接続したものである。したがって、
上記回路によれば、従来の電流検出回路でカレントミラ
ー回路以外に別途必要としたような基準電流用の足電流
源（第１図４）およびこれとの間の配線が不要になり、
モノリシック集槓回路化に際してチップ上の占有面積が
小さくて済む。
入力側に入力電流源を接続し、このカレントミラー回路
２０の２個の出力端のうち第１出力端Ｎ１の電流を基準
電流としてトランジスタＱ４に供給し、このトランジス
タＱ、のコレクタ・ベースを相互接続すると共にマルチ
エミッタトランジスタＱ、のベースに直流接続し、この
マルチエミッタトランジスタＱ、のエミッタ回路に抵抗
を挿入し、このコレクタを前記カレントミラー回路２０
の第２出力端Ｎ、に接続したものである。したがって、
上記回路によれば、従来の電流検出回路でカレントミラ
ー回路以外に別途必要としたような基準電流用の足電流
源（第１図４）およびこれとの間の配線が不要になり、
モノリシック集槓回路化に際してチップ上の占有面積が
小さくて済む。
第４図は、第２図の電流検出回路の一具体例を示丈と共
に電流検出出力によりたとえば発光ダイオードを点灯制
御するための発光表示回路の一具体例を示している。即
ち、電流検出回路４θにおいて、Ｑ＋ 、０２ 、Ｑｓ
はカレントミラー用のラテラルＰＮＰ形トランジスタで
あってエミツタ面積比に１：１：１である。Ｑ６ ｉス
上計トランジスタＱ、〜Ｑ３のベース電流補正用のＰＮ
ＰＮ上形ンジスタである。Ｑ４およびＱ、はＮＰＮ形ト
ランジスタであり、そのエミツタ面積比は１：４である
。Ｒ１−Ｒ３は？ｊＪ記ラテうルＰＮＰ形トランジスタ
Ｑ、〜Ｑ、のエミッタ回路に挿入された抵抗、Ｒ４は前
記マルチエミッタのトランジスタＱ、のエミッタ回路に
挿入された抵抗、４１は入力電流端子、４２は出力端子
である。一方、発光表示回路４３において、Ｑ７および
Ｑ８は電流増幅用Ｎ Ｉ） Ｎ形トランジスタであり、
上記トランジスタＱ７のコレクタは第１慮源＋ｖｃに接
続され、ベースは前記出力端子４２に接続され、エミッ
タは電流制限用抵抗Ｒ５を介して前記トランジスタＱ、
のベースに接続されている。このトランジスタＱ８のエ
ミッタは第２電源（たとえば接地退位）に接続され、そ
のコレクタと第１１！源＋ｖｏとの間には発光タイオー
ド４４および電流制限用抵抗Ｒ６が直列に接続されてい
る。なお、Ｄ、およびり、はトランジスタＱ７の電流を
制限するためにそのベースとエミッタ回路の抵抗Ｒ５の
一端との間に直列に接続されたダイオードである。
に電流検出出力によりたとえば発光ダイオードを点灯制
御するための発光表示回路の一具体例を示している。即
ち、電流検出回路４θにおいて、Ｑ＋ 、０２ 、Ｑｓ
はカレントミラー用のラテラルＰＮＰ形トランジスタで
あってエミツタ面積比に１：１：１である。Ｑ６ ｉス
上計トランジスタＱ、〜Ｑ３のベース電流補正用のＰＮ
ＰＮ上形ンジスタである。Ｑ４およびＱ、はＮＰＮ形ト
ランジスタであり、そのエミツタ面積比は１：４である
。Ｒ１−Ｒ３は？ｊＪ記ラテうルＰＮＰ形トランジスタ
Ｑ、〜Ｑ、のエミッタ回路に挿入された抵抗、Ｒ４は前
記マルチエミッタのトランジスタＱ、のエミッタ回路に
挿入された抵抗、４１は入力電流端子、４２は出力端子
である。一方、発光表示回路４３において、Ｑ７および
Ｑ８は電流増幅用Ｎ Ｉ） Ｎ形トランジスタであり、
上記トランジスタＱ７のコレクタは第１慮源＋ｖｃに接
続され、ベースは前記出力端子４２に接続され、エミッ
タは電流制限用抵抗Ｒ５を介して前記トランジスタＱ、
のベースに接続されている。このトランジスタＱ８のエ
ミッタは第２電源（たとえば接地退位）に接続され、そ
のコレクタと第１１！源＋ｖｏとの間には発光タイオー
ド４４および電流制限用抵抗Ｒ６が直列に接続されてい
る。なお、Ｄ、およびり、はトランジスタＱ７の電流を
制限するためにそのベースとエミッタ回路の抵抗Ｒ５の
一端との間に直列に接続されたダイオードである。
而して、上記電流検出回路４０の動作は第２図を参照し
て前述したと同様であり、入力電流Ｉｉｎに等しいトラ
ンジスタＱ、の電流Ｉ、がマルチエミッタトランジスタ
Ｑ、の電流（基準電流）■、より大きくなると、１ｉｉ
ｉｊ電流１．、Ｉ、の差の出力電流ＩＯが得られるよう
になる。ここでは、たとえばＩｉｎ＞ ５’、Ａを検出
したときに工。が出力するようにマルチエミッタトラン
ジスタＱ５のエミッタに接続された抵抗Ｒ６の値が設定
されている。発光表示回路４３は、上記電流検出回路４
０からの゛這流■。が入力するとこれを増幅して発光ダ
イオード４４を点灯駆動する。
て前述したと同様であり、入力電流Ｉｉｎに等しいトラ
ンジスタＱ、の電流Ｉ、がマルチエミッタトランジスタ
Ｑ、の電流（基準電流）■、より大きくなると、１ｉｉ
ｉｊ電流１．、Ｉ、の差の出力電流ＩＯが得られるよう
になる。ここでは、たとえばＩｉｎ＞ ５’、Ａを検出
したときに工。が出力するようにマルチエミッタトラン
ジスタＱ５のエミッタに接続された抵抗Ｒ６の値が設定
されている。発光表示回路４３は、上記電流検出回路４
０からの゛這流■。が入力するとこれを増幅して発光ダ
イオード４４を点灯駆動する。
なお、上記実施例の電流検出回路は入力電流Ｔｉｎが入
力電流源へ流れ出す負電流の場合であったが、入力電流
■ｉｏが入力電流源から流れ込む正電流の場合には第５
図に示すように回路変更された電流検出回路を用いれば
よい。ここで、Ｑｓｔ ＋ Ｑ５２はＮＰＮ ｌ−ラン
ジスタ、０５ｇはＮＰＮ形のマルチエミッタトランジス
タ、Ｑ％ 、 ＱｓｓはＰＮＰ）ランジスタ、Ｒ１１１
〜Ｒ，ｓｓは抵抗であり、上記トランジスタＱ ５Ｉ−
Ｑ ｓｓおよび抵抗Ｒ’ｆｆ１ｉはカレントミラー回路
５０を形成している。
力電流源へ流れ出す負電流の場合であったが、入力電流
■ｉｏが入力電流源から流れ込む正電流の場合には第５
図に示すように回路変更された電流検出回路を用いれば
よい。ここで、Ｑｓｔ ＋ Ｑ５２はＮＰＮ ｌ−ラン
ジスタ、０５ｇはＮＰＮ形のマルチエミッタトランジス
タ、Ｑ％ 、 ＱｓｓはＰＮＰ）ランジスタ、Ｒ１１１
〜Ｒ，ｓｓは抵抗であり、上記トランジスタＱ ５Ｉ−
Ｑ ｓｓおよび抵抗Ｒ’ｆｆ１ｉはカレントミラー回路
５０を形成している。
入力電流端子５Ｉからの入力電流をＩｉｎ、 ）ランジ
スタＱＩＩＩｐ Ｑｓｔ ＋ Ｑ５４ ！ Ｑ５５の電
流を１゜（＝Ｉｉｎ）、トランジスタＱ１１３の電流を
Ｉｔ、出力端子５２からの出力電流をＩｏで表わせば、
■。とＩｉｎとの関係は第２図の回路におけると同様に
なる。
スタＱＩＩＩｐ Ｑｓｔ ＋ Ｑ５４ ！ Ｑ５５の電
流を１゜（＝Ｉｉｎ）、トランジスタＱ１１３の電流を
Ｉｔ、出力端子５２からの出力電流をＩｏで表わせば、
■。とＩｉｎとの関係は第２図の回路におけると同様に
なる。
上述したように本発明の電流検出回路によれば、回路構
成が簡単になり、モノリシック集積回路化に際してチッ
プ占有面積が小さくて済む利点がある。
成が簡単になり、モノリシック集積回路化に際してチッ
プ占有面積が小さくて済む利点がある。
兼７１図は従来の電流検出回路を示す回路図、第２図は
本発明に係る電流検出回路の一実施例を示す回路図、第
３図は第２図の回路の動作特性を示す特性図、第４図は
第２図の回路の一具体例を示す回路図、第５図は本発明
の他の実施例を示す回路図である。 Ｑ１〜Ｑ５ｒ Ｑｓ＋−Ｑ！＋１１・・・トランジスタ
、２０゜５０・・・カレントミラー回路、２１．５１・
・・入力電流端子。 出願人代理人 弁理士 鈴 江 武 彦第１図
第２図 第３１１ Ｉｉｎ 第４１１１ 第５図
本発明に係る電流検出回路の一実施例を示す回路図、第
３図は第２図の回路の動作特性を示す特性図、第４図は
第２図の回路の一具体例を示す回路図、第５図は本発明
の他の実施例を示す回路図である。 Ｑ１〜Ｑ５ｒ Ｑｓ＋−Ｑ！＋１１・・・トランジスタ
、２０゜５０・・・カレントミラー回路、２１．５１・
・・入力電流端子。 出願人代理人 弁理士 鈴 江 武 彦第１図
第２図 第３１１ Ｉｉｎ 第４１１１ 第５図
Claims (3)
- （１）第１．第２の゛電源端子と、前記第１の′電源端
子にエミッタが１４される第１導電型の第１のトランジ
スタと、前記第１のトランジスタよりもそのエミッタ面
積が大でかつそのベースが前記第１のトランジスタのペ
ースに直流接続される第１導電型の第２のトランジスタ
と、前記第２のトランジスタのエミッタを前記第１の電
源端子に接続する抵抗手段と、前記第１．第２のトラン
ジスタのコレクタと前記第２の電源端子間に接続され入
力端子からの入力電流に応じた各々同じ値の電流を供給
する第１．第２の電流源とを具備し、前記第２のトラン
ジスタのコレクタから出力を取り出すことを特徴とする
電流検出（に）路。 - （２）前記第１．第２の電流源は、そのエミッタが各々
前記第２の電源端子に接続されペース同志が互いに直流
接続された第３乃至第５の第２導電型のトランジスタを
具備し、前記第３の一トランジスタのベースおよびコレ
クタが前記入力端子に接続されるとともに、前記第４、
第５のトランジスタのコレクタが各々前記第１．第２の
トランジスタのコレクタに接続されることを特徴とする
特許請求の範囲第１項記載の電流検出回路。 - （３） ダイオード接続され、そのベースが前記第１
、第２のトランジスタのペースと直流接続され、エミッ
タが前記第１の電源端子に接続された第１導這型の第３
のトランジスタをさらに具備し、前記第３のトランジス
タのペース及びコレクタが前記入力端子に接続されるこ
とを特徴とする特許請求の範囲第１項記載の′電流検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58050714A JPH0648280B2 (ja) | 1983-03-26 | 1983-03-26 | 電流検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58050714A JPH0648280B2 (ja) | 1983-03-26 | 1983-03-26 | 電流検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59176680A true JPS59176680A (ja) | 1984-10-06 |
| JPH0648280B2 JPH0648280B2 (ja) | 1994-06-22 |
Family
ID=12866553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58050714A Expired - Lifetime JPH0648280B2 (ja) | 1983-03-26 | 1983-03-26 | 電流検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0648280B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03119812A (ja) * | 1989-10-02 | 1991-05-22 | Toshiba Corp | 電流検出回路 |
| EP1944674A1 (de) * | 2006-12-18 | 2008-07-16 | ATMEL Germany GmbH | Schaltungsanordnung zum Erzeugen eines temperaturkompensierten Spannungs- oder Stromreferenzwerts |
| US7786765B2 (en) * | 2007-02-20 | 2010-08-31 | Analog Devices, Inc. | Low voltage shutdown circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147212A (en) * | 1980-04-18 | 1981-11-16 | Fujitsu Ltd | Integrated circuit for generation of reference voltage |
| JPS5750066U (ja) * | 1980-09-09 | 1982-03-20 | ||
| JPS5821569A (ja) * | 1981-07-31 | 1983-02-08 | Sharp Corp | バツテリ−チエツカ−回路 |
-
1983
- 1983-03-26 JP JP58050714A patent/JPH0648280B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147212A (en) * | 1980-04-18 | 1981-11-16 | Fujitsu Ltd | Integrated circuit for generation of reference voltage |
| JPS5750066U (ja) * | 1980-09-09 | 1982-03-20 | ||
| JPS5821569A (ja) * | 1981-07-31 | 1983-02-08 | Sharp Corp | バツテリ−チエツカ−回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03119812A (ja) * | 1989-10-02 | 1991-05-22 | Toshiba Corp | 電流検出回路 |
| EP1944674A1 (de) * | 2006-12-18 | 2008-07-16 | ATMEL Germany GmbH | Schaltungsanordnung zum Erzeugen eines temperaturkompensierten Spannungs- oder Stromreferenzwerts |
| US7786765B2 (en) * | 2007-02-20 | 2010-08-31 | Analog Devices, Inc. | Low voltage shutdown circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0648280B2 (ja) | 1994-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5990412A (ja) | 双方向性定電流駆動回路 | |
| US4501933A (en) | Transistor bridge voltage rectifier circuit | |
| JPS59176680A (ja) | 電流検出回路 | |
| JPH082010B2 (ja) | 電流伝達回路 | |
| JPH0770935B2 (ja) | 差動電流増幅回路 | |
| JPS63214009A (ja) | 複合トランジスタ | |
| US4553107A (en) | Current mirror circuit having stabilized output current | |
| JPH05218799A (ja) | インピーダンス乗算器 | |
| US6339319B1 (en) | Cascoded current mirror circuit | |
| JPH0543131B2 (ja) | ||
| JPH06140848A (ja) | 演算増幅器 | |
| JPS645369Y2 (ja) | ||
| JPH0677783A (ja) | ヒステリシスアンプ | |
| JPH0117170B2 (ja) | ||
| JPH077905B2 (ja) | 電圧比較器 | |
| JPH0381325B2 (ja) | ||
| JPH05173657A (ja) | 定電圧回路 | |
| JPS6055417A (ja) | 定電流源回路 | |
| JPH06216665A (ja) | 電圧／電流変換回路 | |
| JPS59211307A (ja) | 電流ミラ−回路 | |
| JPS6392108A (ja) | バツフア回路 | |
| JPH05129851A (ja) | 差動増幅回路 | |
| JP2000269750A (ja) | 半導体回路 | |
| JPS58201414A (ja) | 利得制御回路 | |
| JPS59156010A (ja) | 出力増幅器のドライバ段回路 |