JPH082010B2 - 電流伝達回路 - Google Patents
電流伝達回路Info
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- JPH082010B2 JPH082010B2 JP2120594A JP12059490A JPH082010B2 JP H082010 B2 JPH082010 B2 JP H082010B2 JP 2120594 A JP2120594 A JP 2120594A JP 12059490 A JP12059490 A JP 12059490A JP H082010 B2 JPH082010 B2 JP H082010B2
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/46—Reflex amplifiers
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
- G05F3/222—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage
- G05F3/227—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage producing a current or voltage as a predetermined function of the supply voltage
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は電流伝達回路に係わり、例えばカレントミ
ラー回路のように入力電流に対応した出力電流を負荷回
路に伝達する電流伝達回路に関する。
ラー回路のように入力電流に対応した出力電流を負荷回
路に伝達する電流伝達回路に関する。
（従来の技術） バイポーラモノリシックICにおいては、バイアス回路
や信号伝達回路としてカレントミラー回路をよく用い
る。特に動作電流電圧が1V以下という超低電圧動作ICの
場合、第７図のようなシンプルなカレントミラー回路を
用いる。
や信号伝達回路としてカレントミラー回路をよく用い
る。特に動作電流電圧が1V以下という超低電圧動作ICの
場合、第７図のようなシンプルなカレントミラー回路を
用いる。
同図に示すカレントミラー回路CM10は、エミッタを動
作電源電圧VCCに接続してもベースを互いに共通としたP
NP型トランジスタQ11及びQ12で構成されている。これら
のトランジスタのうちトランジスタQ11は、ベースとコ
レクタを短絡させてダイオード接続とし、コレクタを第
１の入出力端子Ａに接続している。また、トランジスタ
Q12はコレクタを直接に第２の入出力端子Ｂに接続して
いる。
作電源電圧VCCに接続してもベースを互いに共通としたP
NP型トランジスタQ11及びQ12で構成されている。これら
のトランジスタのうちトランジスタQ11は、ベースとコ
レクタを短絡させてダイオード接続とし、コレクタを第
１の入出力端子Ａに接続している。また、トランジスタ
Q12はコレクタを直接に第２の入出力端子Ｂに接続して
いる。
第１の入出力端子Ａは、例えば入力端子として機能
し、入力電流源I10に接続されている。第２の入出力端
子Ｂは、例えば出力端子として機能し、負荷回路L10に
接続されている。
し、入力電流源I10に接続されている。第２の入出力端
子Ｂは、例えば出力端子として機能し、負荷回路L10に
接続されている。
なお、負荷回路L10には、一例とし、カレントミラー
回路の負荷回路として通常用いられるNPN型トランジス
タQ13及びQ14で構成されたカレントミラー回路を採用し
ている。
回路の負荷回路として通常用いられるNPN型トランジス
タQ13及びQ14で構成されたカレントミラー回路を採用し
ている。
さらに、同時に示す回路では、動作電源電圧VCCと低
電位電源電圧VSSとの間に直列に接続されるトランジス
タが、トランジスタQ12及びQ13の２個しか存在しないた
め、電圧降下が少なく超低電圧動作が可能である。
電位電源電圧VSSとの間に直列に接続されるトランジス
タが、トランジスタQ12及びQ13の２個しか存在しないた
め、電圧降下が少なく超低電圧動作が可能である。
上述のようなカレントミラー回路CM10の動作は、ま
ず、入力電流源I10で得られる電流IinによってPNP型ト
ランジスタQ11及びQ12のベース電位が引き下げられ、ト
ランジスタQ11及びQ12が導通する。このとき、両トラン
ジスタを同一特性のものとすると、ベースに供給される
電流は双方とも同じであるため、生じる電圧VBE及び流
れる電流ICは、論理上、全く同じとなる。結果的に入力
される電流Iinと、出力される電流Ioutとは略等しい値
となる。
ず、入力電流源I10で得られる電流IinによってPNP型ト
ランジスタQ11及びQ12のベース電位が引き下げられ、ト
ランジスタQ11及びQ12が導通する。このとき、両トラン
ジスタを同一特性のものとすると、ベースに供給される
電流は双方とも同じであるため、生じる電圧VBE及び流
れる電流ICは、論理上、全く同じとなる。結果的に入力
される電流Iinと、出力される電流Ioutとは略等しい値
となる。
ところで、PNP型及びNPN型トランジスタを同一基板上
に形成したバイポーラモノリシックICでは、該基板を接
地電位にしたいこと等の設計上の理由により、ｐ型基板
を用い、ベース〜エミッタ接合、及びベース〜コレクタ
接合を横方向に形成した所謂ラテラル型をPNP型トラン
ジスタに採用することが一般的である。また、この場
合、NPN型トランジスタには、ベース〜エミッタ接合、
及びベース〜コレクタ接合を縦方向に形成した所謂バー
チカル型を採用する。
に形成したバイポーラモノリシックICでは、該基板を接
地電位にしたいこと等の設計上の理由により、ｐ型基板
を用い、ベース〜エミッタ接合、及びベース〜コレクタ
接合を横方向に形成した所謂ラテラル型をPNP型トラン
ジスタに採用することが一般的である。また、この場
合、NPN型トランジスタには、ベース〜エミッタ接合、
及びベース〜コレクタ接合を縦方向に形成した所謂バー
チカル型を採用する。
しかしながら、ラテラル型のPNP型トランジスタは、
同一基板上に形成されたバーチカル型のNPN型トランジ
スタに比較し、エミッタ接地電流増幅値βＰが低く、又
コレクタ〜エミッタ間電圧VCEの変動がコレクタ電流IC
に影響を及ぼす所謂“アーリー効果”を決定づけるアー
リー電圧VAも低い。
同一基板上に形成されたバーチカル型のNPN型トランジ
スタに比較し、エミッタ接地電流増幅値βＰが低く、又
コレクタ〜エミッタ間電圧VCEの変動がコレクタ電流IC
に影響を及ぼす所謂“アーリー効果”を決定づけるアー
リー電圧VAも低い。
したがって、バーチカル型のトランジスタで構成した
カレントミラー回路においてはさほど問題にならなかっ
た入力電流Iinと出力電流Ioutとの誤差εや、あるいは
電源電圧の変動によるIoutの変化率Δが、ラテラル型の
トランジスタで構成したカレントミラー回路ではより顕
著に表れ、大きい問題になる。
カレントミラー回路においてはさほど問題にならなかっ
た入力電流Iinと出力電流Ioutとの誤差εや、あるいは
電源電圧の変動によるIoutの変化率Δが、ラテラル型の
トランジスタで構成したカレントミラー回路ではより顕
著に表れ、大きい問題になる。
まず、同図に示すカレントミラー回路CM10のエミッタ
接地電流増幅率βＰ依存性について考えてみる。
接地電流増幅率βＰ依存性について考えてみる。
トランジスタQ11及びQ12のエミッタ接地電流増幅率を
共にβＰ、カレントミラー回路CM10の入力電流をIinと
仮定して出力電流Ioutを求めてみると、 Iout＝Iin/（１＋（2/βＰ）） …（１） となる。ただし、（１）式では、計算簡略化のため、ア
ーリー効果を無視する。
共にβＰ、カレントミラー回路CM10の入力電流をIinと
仮定して出力電流Ioutを求めてみると、 Iout＝Iin/（１＋（2/βＰ）） …（１） となる。ただし、（１）式では、計算簡略化のため、ア
ーリー効果を無視する。
（１）式において、βＰの値を20と仮定すると、Iout
は約0.91・Iinとなり、入力〜出力間誤差εは、 ε＝（Iout−Iin）/Iin ＝−0.09 ＝−９％ となり、IoutはIinに比較して約９％小さい値となる。
は約0.91・Iinとなり、入力〜出力間誤差εは、 ε＝（Iout−Iin）/Iin ＝−0.09 ＝−９％ となり、IoutはIinに比較して約９％小さい値となる。
次に、上記カレントミラー回路CM10の電源電圧依存性
について考える。
について考える。
電源電圧をVCC、トランジスタQ11及びQ12のアーリー
電圧を共にVA、トランジスタQ11のエミッタに対するコ
レクタ電圧をVCE11、トランジスタQ13のエミッタに対す
るベース電圧をVBE13と仮定して出力電流Ioutを求めて
みると、 Iout＝Iin（VA＋VCC−VBE13） ／（VA−VCE11） …（２） となる。ただし、（２）式では、計算簡略化のため、エ
ミッタ接地電流増幅率βＰを無視する。
電圧を共にVA、トランジスタQ11のエミッタに対するコ
レクタ電圧をVCE11、トランジスタQ13のエミッタに対す
るベース電圧をVBE13と仮定して出力電流Ioutを求めて
みると、 Iout＝Iin（VA＋VCC−VBE13） ／（VA−VCE11） …（２） となる。ただし、（２）式では、計算簡略化のため、エ
ミッタ接地電流増幅率βＰを無視する。
（２）式において、VAの値を10［Ｖ］、VBE13を0.7
［Ｖ］、VCE11を−0.7［Ｖ］とそれぞれ仮定すると、V
CCが、例えば１［Ｖ］の時にＩout（VCC＝１）は約0.96
・Iin、VCCが、例えば２［Ｖ］の時にＩout（VCC＝２）
は約1.09・Iinとなる。
［Ｖ］、VCE11を−0.7［Ｖ］とそれぞれ仮定すると、V
CCが、例えば１［Ｖ］の時にＩout（VCC＝１）は約0.96
・Iin、VCCが、例えば２［Ｖ］の時にＩout（VCC＝２）
は約1.09・Iinとなる。
（２）式において、VCCが１［Ｖ］から２［Ｖ］へ変
化した時の上記Ioutの変化率Δは、 Δ＝{Iout(VCC=2)-Iout(VCC=1)}／{Iout(VCC=1)} ＝0.14 ＝14％ となり、例えば、VCCが１［Ｖ］から２［Ｖ］へ変化し
た時、Ioutは約14％変化する。
化した時の上記Ioutの変化率Δは、 Δ＝{Iout(VCC=2)-Iout(VCC=1)}／{Iout(VCC=1)} ＝0.14 ＝14％ となり、例えば、VCCが１［Ｖ］から２［Ｖ］へ変化し
た時、Ioutは約14％変化する。
（発明が解決しようとする課題） 以上のように、ラテラル型トランジスタで構成したカ
レントミラー回路では、該ラテラル型トランジスタのβ
Ｐ及びVAの双方共が低いために、IinとIoutとの誤差ε
や、電源電圧の変動によるIoutの変化率Δが大きいとい
う問題があった。したがって、従来の回路では、特に低
電圧が動作し、かつ高精度な半導体集積回路を組むこと
が不可能であった。
レントミラー回路では、該ラテラル型トランジスタのβ
Ｐ及びVAの双方共が低いために、IinとIoutとの誤差ε
や、電源電圧の変動によるIoutの変化率Δが大きいとい
う問題があった。したがって、従来の回路では、特に低
電圧が動作し、かつ高精度な半導体集積回路を組むこと
が不可能であった。
この発明は上記のような点に鑑みて為されたものであ
り、その目的は、カレントミラー回路のように入力電流
に対応した出力電流を負荷回路に伝達できる電流伝達回
路を提供し、しかも該電流伝達回路は、低電圧動作が可
能で、かつ回路を構成するトランジスタがラテラル型ト
ランジスタであっても、出力電流と入力電流との誤差、
及び電源電圧変動による出力電流の変化率を極めて小さ
くできる電流電圧回路を提供することにある。
り、その目的は、カレントミラー回路のように入力電流
に対応した出力電流を負荷回路に伝達できる電流伝達回
路を提供し、しかも該電流伝達回路は、低電圧動作が可
能で、かつ回路を構成するトランジスタがラテラル型ト
ランジスタであっても、出力電流と入力電流との誤差、
及び電源電圧変動による出力電流の変化率を極めて小さ
くできる電流電圧回路を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の電流伝達回路は、 （イ） ベースを入力端子に接続し、エミッタを第１の
電源電圧供給端子に接続し、コレクタを第２の電源電圧
を基準とする電流入力端子に接続する第１のトランジス
タと、 ベースを前記第１のトランジスタのベースと共通に接
続し、エミッタを第１の電源電圧供給端子に接続し、コ
レクタを出力端子に接続する第２のトランジスタと、 コレクタを前記電流入力端子に供給される電流に対応
した電流が供給される第２の電源電圧を基準とした電流
出力端子に接続し、エミッタを第１の電源電圧供給端子
に接続し、ベースをこれのコレクタに接続する第３のト
ランジスタと、 ベースを前記第３のトランジスタのベースに接続し、
エミッタを第１の電源電圧供給端子に接続し、コレクタ
を前記第１のトランジスタのベースに接続する第４のト
ランジスタと、 を具備することを特徴とする。
電源電圧供給端子に接続し、コレクタを第２の電源電圧
を基準とする電流入力端子に接続する第１のトランジス
タと、 ベースを前記第１のトランジスタのベースと共通に接
続し、エミッタを第１の電源電圧供給端子に接続し、コ
レクタを出力端子に接続する第２のトランジスタと、 コレクタを前記電流入力端子に供給される電流に対応
した電流が供給される第２の電源電圧を基準とした電流
出力端子に接続し、エミッタを第１の電源電圧供給端子
に接続し、ベースをこれのコレクタに接続する第３のト
ランジスタと、 ベースを前記第３のトランジスタのベースに接続し、
エミッタを第１の電源電圧供給端子に接続し、コレクタ
を前記第１のトランジスタのベースに接続する第４のト
ランジスタと、 を具備することを特徴とする。
さらに（イ）項記載の電流伝達回路において、 （ロ） コレクタを前記電流入力端子に接続し、エミッ
タを第２の電源電圧供給端子に接続し、ベースをこれの
コレクタに接続する前記第１乃至第４のトランジスタと
は反対導電型の第５のトランジスタと、 ベースを前記第５のトランジスタのベースに接続し、
エミッタを前記第２の電源電圧供給端子に接続し、コレ
クタを前記電流出力端子に接続する前記第１乃至第４の
トランジスタとは反対導電型の第６のトランジスタと、 から構成されるカレントミラー回路を具備することを特
徴とする。
タを第２の電源電圧供給端子に接続し、ベースをこれの
コレクタに接続する前記第１乃至第４のトランジスタと
は反対導電型の第５のトランジスタと、 ベースを前記第５のトランジスタのベースに接続し、
エミッタを前記第２の電源電圧供給端子に接続し、コレ
クタを前記電流出力端子に接続する前記第１乃至第４の
トランジスタとは反対導電型の第６のトランジスタと、 から構成されるカレントミラー回路を具備することを特
徴とする。
（ハ） 前記第１のトランジスタのエミッタ面積と、前
記第２のトランジスタのエミッタ面積との比率を1:Nと
し、 前記第４のトランジスタのエミッタ面積と、前記第３
のトランジスタのエミッタ面積との比率を1:Nとし、 前記電流入力端子に供給される電流と、前記電流出力
端子に供給される電流との比率を1:Nとしたことを特徴
とする。
記第２のトランジスタのエミッタ面積との比率を1:Nと
し、 前記第４のトランジスタのエミッタ面積と、前記第３
のトランジスタのエミッタ面積との比率を1:Nとし、 前記電流入力端子に供給される電流と、前記電流出力
端子に供給される電流との比率を1:Nとしたことを特徴
とする。
（ニ） 前記第１乃至第４のトランジスタのエミッタと
第１の電源電圧供給端子との間にそれぞれ抵抗を挿入し
たことを特徴とする。
第１の電源電圧供給端子との間にそれぞれ抵抗を挿入し
たことを特徴とする。
（ホ） 前記第５及び第６のトランジスタのエミッタと
第２の電源電圧供給端子との間にそれぞれ抵抗を挿入し
たことを特徴とする。
第２の電源電圧供給端子との間にそれぞれ抵抗を挿入し
たことを特徴とする。
（ヘ） 前記電流入力端子と前記第２の電源電圧供給端
子との間の第１の電圧降下量と、 前記出力端子と前記第２の電源電圧供給端子との間の
第２の電圧降下量とは、互いに略等しくなるように条件
を設定して使用することを特徴とする。
子との間の第１の電圧降下量と、 前記出力端子と前記第２の電源電圧供給端子との間の
第２の電圧降下量とは、互いに略等しくなるように条件
を設定して使用することを特徴とする。
（作用） 上記のような電流電圧回路（イ）にあっては、概略的
に第１のトランジスタ〜電流入力端子〜電流出力端子〜
第３のトランジスタ〜第４のトランジスタ〜第１のトラ
ンジスタといった帰還経路が形成され、負帰還作用を持
つようになり、入力〜出力間誤差を低減できる。
に第１のトランジスタ〜電流入力端子〜電流出力端子〜
第３のトランジスタ〜第４のトランジスタ〜第１のトラ
ンジスタといった帰還経路が形成され、負帰還作用を持
つようになり、入力〜出力間誤差を低減できる。
また、電流伝達回路（ロ）にあっては、第１の電源電
圧供給端子と第２の電源電圧供給端子との間での電圧降
下が少ない構成となり、低電圧で動作できる。
圧供給端子と第２の電源電圧供給端子との間での電圧降
下が少ない構成となり、低電圧で動作できる。
また、電流伝達回路（ハ）にあっては、例えば入力電
流が１の場合、これに対して出力電流がＮとなり、入力
電流と出力電流とを1:Nの比率をもって伝達できる。
流が１の場合、これに対して出力電流がＮとなり、入力
電流と出力電流とを1:Nの比率をもって伝達できる。
また、電流伝達回路（ニ）及び（ホ）にあっては、エ
ミッタ抵抗が挿入されるので、前記負帰還作用がより高
まり、入力〜出力間誤差をより低減できる。
ミッタ抵抗が挿入されるので、前記負帰還作用がより高
まり、入力〜出力間誤差をより低減できる。
また、電流伝達回路（ヘ）にあっては、第１のトラン
ジスタのエミッタに対するコレクタ電圧と第２のトラン
ジスタのエミッタに対するコレクタ電圧とが互いに等し
くなり、アーリー効果がキャンセルされ、電源電圧が変
動しても出力電流の変化がほとんど生じない。
ジスタのエミッタに対するコレクタ電圧と第２のトラン
ジスタのエミッタに対するコレクタ電圧とが互いに等し
くなり、アーリー効果がキャンセルされ、電源電圧が変
動しても出力電流の変化がほとんど生じない。
（実施例） 以下、図面を参照してこの発明を一実施例により説明
する。
する。
第１図は、この発明の実施例に係わる電流伝達回路を
組み込んだバイポーラモノリシックICの回路図である。
組み込んだバイポーラモノリシックICの回路図である。
同図に示すように実施例に係わる電流伝達回路は、エ
ミッタを動作電源電圧VCCに接続してベースを互いに共
通としたPNP型トランジスタQ1及びQ2と、エミッタをVCC
に接続してベースを互いに共通、かつ該共通なベースを
トランジスタのQ1のコレクタにノードＥで接続するPNP
型トランジスタQ3及びQ4とで構成されている。
ミッタを動作電源電圧VCCに接続してベースを互いに共
通としたPNP型トランジスタQ1及びQ2と、エミッタをVCC
に接続してベースを互いに共通、かつ該共通なベースを
トランジスタのQ1のコレクタにノードＥで接続するPNP
型トランジスタQ3及びQ4とで構成されている。
これらのうちトランジスタQ1は、そのコレクタをトラ
ンジスタQ3及びQ4のベースに接続するとともに第１の入
出力端子Ａに接続している。トランジスタQ2は、ベース
とコレクタとを短絡させてダイオード接続とし、トラン
ジスタQ1とともにカレントミラー回路構成をなし、さら
にそのコレクタを第１の電流供給端子Ｄに直接に接続し
ている。トランジスタQ3及びQ4のコレクタは、第２の電
流供給端子Ｃ及び第２の入出力端子Ｂにそれぞれ直接に
接続している。
ンジスタQ3及びQ4のベースに接続するとともに第１の入
出力端子Ａに接続している。トランジスタQ2は、ベース
とコレクタとを短絡させてダイオード接続とし、トラン
ジスタQ1とともにカレントミラー回路構成をなし、さら
にそのコレクタを第１の電流供給端子Ｄに直接に接続し
ている。トランジスタQ3及びQ4のコレクタは、第２の電
流供給端子Ｃ及び第２の入出力端子Ｂにそれぞれ直接に
接続している。
第１の入出力端子Ａは、例えば入力端子として機能
し、入出電流源11に接続されている。第２の入出力端子
Ｂは、例えば出力端子として機能し、例えば負荷回路L1
に接続されている。以下、入力端子Ａ、出力端子Ｂとそ
れぞれ称す。
し、入出電流源11に接続されている。第２の入出力端子
Ｂは、例えば出力端子として機能し、例えば負荷回路L1
に接続されている。以下、入力端子Ａ、出力端子Ｂとそ
れぞれ称す。
第１及び第２の電流供給端子Ｃ及びＤは、例えばカレ
ントミラー回路のように一方の電流供給端子に供給され
る電流に対応した電流を、他方の電流供給端子に伝達で
きる回路に接続されている。このような回路には、エミ
ッタを低電源電圧VSSに接続したNPN型トランジスタQ5及
びQ6で構成されるシンプルなカレントミラー回路CM1
が、低電圧動作の観点から望ましい。
ントミラー回路のように一方の電流供給端子に供給され
る電流に対応した電流を、他方の電流供給端子に伝達で
きる回路に接続されている。このような回路には、エミ
ッタを低電源電圧VSSに接続したNPN型トランジスタQ5及
びQ6で構成されるシンプルなカレントミラー回路CM1
が、低電圧動作の観点から望ましい。
カレントミラー回路CM1を構成するトランジスタQ5は
ベースとコレクタとを短絡しダイオード接続とされ、そ
のコレクタを第１の電流供給端子Ｃに接続している。ト
ランジスタQ6のコレクタは、第２の電流供給端子Ｄに直
接に接続している。また、同図に示す構成の回路では、
第１の電流供給端子Ｃは、電流入力端子として機能し、
第２の電流供給端子Ｄは、電流出力端子として機能す
る。以下、電流入力端子Ｃ、電流出力端子Ｄとそれぞれ
称す。
ベースとコレクタとを短絡しダイオード接続とされ、そ
のコレクタを第１の電流供給端子Ｃに接続している。ト
ランジスタQ6のコレクタは、第２の電流供給端子Ｄに直
接に接続している。また、同図に示す構成の回路では、
第１の電流供給端子Ｃは、電流入力端子として機能し、
第２の電流供給端子Ｄは、電流出力端子として機能す
る。以下、電流入力端子Ｃ、電流出力端子Ｄとそれぞれ
称す。
なお、負荷回路L1には、一例として従来同様、NPN型
トランジスタQ7及びQ8で構成されたカレントミラー回路
を採用している。
トランジスタQ7及びQ8で構成されたカレントミラー回路
を採用している。
上述のような構成の電流伝達回路の動作は、まず、電
流源I1で得られる電流IinによってトランジスタQ3及びQ
4のベース電位が双方とも引き下げられ、両トランジス
タQ3及びQ4が導通する。
流源I1で得られる電流IinによってトランジスタQ3及びQ
4のベース電位が双方とも引き下げられ、両トランジス
タQ3及びQ4が導通する。
この時、導通したトランジスタQ3によって電流入力端
子Ｃに電流IC3が供給され、この端子Ｃに接続されるト
ランジスタQ5及びQ6が導通し、カレントミラー回路CM1
が動作し始める。これにより、トランジスタQ6のコレク
タに接続される電流出力端子Ｄに電流IC3と等しい電流I
C2が供給され、この端子Ｄに接続されるトランジスタQ1
及びQ2が導通する。トランジスタQ1及びQ2は、カレント
ミラー回路構成をなしており、両トランジスタを同一特
性を持つと仮定すると、トランジスタQ1が導通すること
により、そのコレクタに接続されるノードＥに電流IC2
と略等しい電流IC1が流れ、電流Iinに帰還される。
子Ｃに電流IC3が供給され、この端子Ｃに接続されるト
ランジスタQ5及びQ6が導通し、カレントミラー回路CM1
が動作し始める。これにより、トランジスタQ6のコレク
タに接続される電流出力端子Ｄに電流IC3と等しい電流I
C2が供給され、この端子Ｄに接続されるトランジスタQ1
及びQ2が導通する。トランジスタQ1及びQ2は、カレント
ミラー回路構成をなしており、両トランジスタを同一特
性を持つと仮定すると、トランジスタQ1が導通すること
により、そのコレクタに接続されるノードＥに電流IC2
と略等しい電流IC1が流れ、電流Iinに帰還される。
即ち、この発明による電流伝達回路は、入力端子Ａ〜
ノードＥ〜トランジスタQ3〜電流入力端子Ｃ〜トランジ
スタQ5〜トランジスタQ6〜電流出力端子Ｄ〜トランジス
タQ2〜トランジスタQ1〜ノードＥといった帰還経路を持
っており、負帰還作用を持つ。
ノードＥ〜トランジスタQ3〜電流入力端子Ｃ〜トランジ
スタQ5〜トランジスタQ6〜電流出力端子Ｄ〜トランジス
タQ2〜トランジスタQ1〜ノードＥといった帰還経路を持
っており、負帰還作用を持つ。
また、トランジスタQ3と同時に導通するトランジスタ
Q4は、例えば両トランジスタを同一特性を持つとすれ
ば、電流IC3と等しい電流Ioutを負荷回路L1に供給す
る。
Q4は、例えば両トランジスタを同一特性を持つとすれ
ば、電流IC3と等しい電流Ioutを負荷回路L1に供給す
る。
次に、上記回路構成における電流伝達回路のエミッタ
接地電流増幅率βＰ依存性について考えてみる。
接地電流増幅率βＰ依存性について考えてみる。
トランジスタQ1〜Q4のエミッタ接地電流増幅率をそれ
ぞれβＰ、電流伝達回路の入力電流をIinと仮定して出
力電流Ioutを求めてみると、 Iout＝Iin/1＋｛4/（βP 2＋２βＰ）｝ …（３） となる。ただし、（３）式では、計算簡略化のため、ア
ーリー効果を無視する。
ぞれβＰ、電流伝達回路の入力電流をIinと仮定して出
力電流Ioutを求めてみると、 Iout＝Iin/1＋｛4/（βP 2＋２βＰ）｝ …（３） となる。ただし、（３）式では、計算簡略化のため、ア
ーリー効果を無視する。
（３）式において、βＰの値を従来と同様に20（ラテ
ラル型トランジスタでの一般的な値）と仮定すると、I
outは約0.991・Iinとなり、入力〜出力間誤差εは、 ε＝（Iout−Iin）/Iin ＝−0.009 ＝−0.9％ となり、誤差εは従来と比較して約１桁改善され、極め
て小さいものとなる。
ラル型トランジスタでの一般的な値）と仮定すると、I
outは約0.991・Iinとなり、入力〜出力間誤差εは、 ε＝（Iout−Iin）/Iin ＝−0.009 ＝−0.9％ となり、誤差εは従来と比較して約１桁改善され、極め
て小さいものとなる。
次に、上記のような回路構成の電流伝達回路の電源電
圧依存性について考えてみる。
圧依存性について考えてみる。
トランジスタQ1のエミッタに対するコレクタ電圧VCE1
とトランジスタQ3のエミッタに対するベース電圧VBE3と
は、共にノードＥに接続されるために等しい。即ち、 VCE1＝VBE3 トランジスタQ2のエミッタに対するコレクタ電圧VCE2
及びエミッタに対するベース電圧VBE2とは、ベース〜コ
レクタ共通接続のために等しい。即ち、 VCE2＝VBE2 ここで、トランジスタQ2とトランジスタQ3とエミッタ
電流は略等しいため、VBE2とVBE3とは共に略等しい。即
ち、 VBE2≒VBE3 したがって、 VCE1≒VCE2 となる。
とトランジスタQ3のエミッタに対するベース電圧VBE3と
は、共にノードＥに接続されるために等しい。即ち、 VCE1＝VBE3 トランジスタQ2のエミッタに対するコレクタ電圧VCE2
及びエミッタに対するベース電圧VBE2とは、ベース〜コ
レクタ共通接続のために等しい。即ち、 VCE2＝VBE2 ここで、トランジスタQ2とトランジスタQ3とエミッタ
電流は略等しいため、VBE2とVBE3とは共に略等しい。即
ち、 VBE2≒VBE3 したがって、 VCE1≒VCE2 となる。
また、トランジスタQ3のエミッタに対するコレクタ電
圧VCE3は、電源電圧VCCとし、トランジスタQ5のエミッ
タに対するベース電圧VBE5と仮定した場合、 VCE3＝VBE5−VCC となる。
圧VCE3は、電源電圧VCCとし、トランジスタQ5のエミッ
タに対するベース電圧VBE5と仮定した場合、 VCE3＝VBE5−VCC となる。
同様に、トランジスタQ4のエミッタに対するコレクタ
電圧VCE4は、電源電圧VCCとし、トランジスタQ7のエミ
ッタに対するベース電圧VBE7と仮定した場合、 VCE4＝VBE7−VCC となる。
電圧VCE4は、電源電圧VCCとし、トランジスタQ7のエミ
ッタに対するベース電圧VBE7と仮定した場合、 VCE4＝VBE7−VCC となる。
ここで、トランジスタQ5は、電源電圧VCC〜低電位電
源VSS間にトランジスタQ3と直列に接続、同様にトラン
ジスタQ7は、電源電圧VCC〜低電位電源VSS間にトランジ
スタQ4と直列に接続されたものである。即ち、両トラン
ジスタQ5及びQ7は、VCC〜VSS間における接続状態が全く
同じで、しかこれらに直列接続されるトランジスタQ3及
びQ4は特性が、例えば同じと仮定すると、VBE5とVBE7と
は十に等しい。即ち、 VBE5≒VBE7 したがって、 VCE3≒VCE4 となる。
源VSS間にトランジスタQ3と直列に接続、同様にトラン
ジスタQ7は、電源電圧VCC〜低電位電源VSS間にトランジ
スタQ4と直列に接続されたものである。即ち、両トラン
ジスタQ5及びQ7は、VCC〜VSS間における接続状態が全く
同じで、しかこれらに直列接続されるトランジスタQ3及
びQ4は特性が、例えば同じと仮定すると、VBE5とVBE7と
は十に等しい。即ち、 VBE5≒VBE7 したがって、 VCE3≒VCE4 となる。
即ち、整合すべき（ペアとなるべき）トランジスタQ1
及びQ2のコレクタ〜エミッタ間電圧は略等しく、同様
に、トランジスタQ3及びQ4のコレクタ〜エミッタ間電圧
は略等しい。このために整合すべきトランジスタにおい
てアーリー効果はキャンセルされ、電源電圧の変動によ
るIoutの変化率Δがほとんど生じなくなる。
及びQ2のコレクタ〜エミッタ間電圧は略等しく、同様
に、トランジスタQ3及びQ4のコレクタ〜エミッタ間電圧
は略等しい。このために整合すべきトランジスタにおい
てアーリー効果はキャンセルされ、電源電圧の変動によ
るIoutの変化率Δがほとんど生じなくなる。
又、最低動作電源電圧は、動作電源電圧VCCと低電源
源圧VSSとの間に直列に接続されるトランジスタがQ3及
びQ5、Q4及びQ7というように２個しか存在しないため、
電圧降下が少なく極めて低い電圧で動作できる。例えば
ベース〜エミッタ接合電圧VBEをそれぞれ0.7［Ｖ］（シ
リコン基板の場合）と仮定し、エミッタ〜コレクタ飽和
電圧VCESATをそれぞれ0.1［Ｖ］仮定すると、最低動作
電源電VCCMINは、 VCCMIN≧VBE＋VCESAT ≧0.8［Ｖ］ となり、１［Ｖ］以下の超低電圧動作が可能である。
源圧VSSとの間に直列に接続されるトランジスタがQ3及
びQ5、Q4及びQ7というように２個しか存在しないため、
電圧降下が少なく極めて低い電圧で動作できる。例えば
ベース〜エミッタ接合電圧VBEをそれぞれ0.7［Ｖ］（シ
リコン基板の場合）と仮定し、エミッタ〜コレクタ飽和
電圧VCESATをそれぞれ0.1［Ｖ］仮定すると、最低動作
電源電VCCMINは、 VCCMIN≧VBE＋VCESAT ≧0.8［Ｖ］ となり、１［Ｖ］以下の超低電圧動作が可能である。
以上のように、本発明の一実施例に係わる電流伝達回
路は、例えば１［Ｖ］以下の超低電圧で動作させること
もでき、入力〜出力間誤差εも少なくできる。さらに電
源電圧の変動によるIoutの変化率Δをほとんど生じるこ
となく使用することも可能である。
路は、例えば１［Ｖ］以下の超低電圧で動作させること
もでき、入力〜出力間誤差εも少なくできる。さらに電
源電圧の変動によるIoutの変化率Δをほとんど生じるこ
となく使用することも可能である。
又、一実施例に係わる回路において、トランジスタQ1
及びQ2、Q3及びQ4の特性の整合性をより良好とするため
に、第２図に示す如くトランジスタのエミッタと動作電
源電圧VCCとの間に抵抗R1〜R4をそれぞれ接続し、より
負帰還作用が高まるように回路を構成してもよい。
及びQ2、Q3及びQ4の特性の整合性をより良好とするため
に、第２図に示す如くトランジスタのエミッタと動作電
源電圧VCCとの間に抵抗R1〜R4をそれぞれ接続し、より
負帰還作用が高まるように回路を構成してもよい。
さらにこの時、カレントミラー回路CM1を構成するト
ランジスタQ5及びQ6のエミッタと低電源電圧VSSとの間
に抵抗R5及びR6をそれぞれ接続、並びに負荷回路L1を構
成するトランジスタQ7及びQ8のエミッタと低電源電圧V
SSとの間に抵抗R7及びR8をそれぞれ接続すれば、これら
の回路においても、整合すべきトランジスタの整合性が
さらに良好となる。
ランジスタQ5及びQ6のエミッタと低電源電圧VSSとの間
に抵抗R5及びR6をそれぞれ接続、並びに負荷回路L1を構
成するトランジスタQ7及びQ8のエミッタと低電源電圧V
SSとの間に抵抗R7及びR8をそれぞれ接続すれば、これら
の回路においても、整合すべきトランジスタの整合性が
さらに良好となる。
又、整合すべきトランジスタQ1及びQ2、Q3及びQ4にお
いて、第３図に示す如く両トランジスタのエミッタ面積
の比率を、例えば1:Nなる関係に設定することにより、
例えば入力電流Iinと出力電流Ioutとの比率を1:Nとして
電流を伝達することもできる。
いて、第３図に示す如く両トランジスタのエミッタ面積
の比率を、例えば1:Nなる関係に設定することにより、
例えば入力電流Iinと出力電流Ioutとの比率を1:Nとして
電流を伝達することもできる。
さらにこの時、例えばカレントミラー回路CM1を構成
するトランジスタQ5及びQ6において、両トランジスタの
エミッタ面積の比率も1:Nとし、電流入力端子Ｃに供給
される電流IC3と、電流出力端子Ｄに供給される電流IC2
との比率を1:Nに制御することがより望ましい。
するトランジスタQ5及びQ6において、両トランジスタの
エミッタ面積の比率も1:Nとし、電流入力端子Ｃに供給
される電流IC3と、電流出力端子Ｄに供給される電流IC2
との比率を1:Nに制御することがより望ましい。
尚、同図中、トランジスタQ1、Q3、Q5のエミッタ面積
を１とした時、整合すべきトランジスタQ2、Q4、Q6のエ
ミッタ面積がそれぞれＮ倍となっている。
を１とした時、整合すべきトランジスタQ2、Q4、Q6のエ
ミッタ面積がそれぞれＮ倍となっている。
本発明に係わる電流伝達回路は、例えばこれらの第２
図及び第３図に示したように、その主旨を逸脱しない範
囲で種々変更して実施することが可能である。
図及び第３図に示したように、その主旨を逸脱しない範
囲で種々変更して実施することが可能である。
尚、本発明の電流伝達回路を使用する際、トランジス
タQ3とQ4とにおいて、それぞれのエミッタに対するコレ
クタ電圧VCE3とVCE4とがそれぞれ略等しくなるように条
件を設定して使用することがより望ましい。例えば電流
入力端子Ｃと低電源電圧VSSとの間の降下量と、出力端
子Ｂと低電源電圧VSSとの間の降下量とが互いに略等し
くなるように条件を設定する。
タQ3とQ4とにおいて、それぞれのエミッタに対するコレ
クタ電圧VCE3とVCE4とがそれぞれ略等しくなるように条
件を設定して使用することがより望ましい。例えば電流
入力端子Ｃと低電源電圧VSSとの間の降下量と、出力端
子Ｂと低電源電圧VSSとの間の降下量とが互いに略等し
くなるように条件を設定する。
この望ましい使用条件の一例としては、第１図〜第３
図に示したように、トランジスタQ3のコレクタと低電源
電圧VSSとの間に接続されるカレントミラー回路CM1のト
ランジスタQ5と同一寸法のトランジスタを、トランジス
タQ4のコレクタと低電源電圧VSSとの間に接続される負
荷回路R1のトランジスタQ7を持ってくることである。
図に示したように、トランジスタQ3のコレクタと低電源
電圧VSSとの間に接続されるカレントミラー回路CM1のト
ランジスタQ5と同一寸法のトランジスタを、トランジス
タQ4のコレクタと低電源電圧VSSとの間に接続される負
荷回路R1のトランジスタQ7を持ってくることである。
このようにコレクタ電圧VCE3とVCE4とを略等しく設定
すれば、電源電圧依存性、即ち電源電圧の変動によるI
outの変化率Δに関して最良な効果を得られるようにし
て本発明に係わる電流伝達回路を使用することが可能に
なる。
すれば、電源電圧依存性、即ち電源電圧の変動によるI
outの変化率Δに関して最良な効果を得られるようにし
て本発明に係わる電流伝達回路を使用することが可能に
なる。
次に、本発明に係わる電流伝達回路と従来のカレント
ミラー回路とをコンピュータによりシュミレーションし
た結果を第４図乃至第６図を参照して説明する。
ミラー回路とをコンピュータによりシュミレーションし
た結果を第４図乃至第６図を参照して説明する。
第４図はシュミレーションした回路の回路図である。
第４図において、回路の構成要素及びその接続状態につ
いては第１図乃至第３図、第７図と同一の参照符号を付
して説明は省略する。
第４図において、回路の構成要素及びその接続状態につ
いては第１図乃至第３図、第７図と同一の参照符号を付
して説明は省略する。
第５図は、シュミレーションした回路における電源電
圧VCC依存性に関するシュミレーション結果を示す図
で、縦軸は入力電流IinまたはIoutの電流値を表し、横
軸は電源電圧VCCの電圧値を表している。
圧VCC依存性に関するシュミレーション結果を示す図
で、縦軸は入力電流IinまたはIoutの電流値を表し、横
軸は電源電圧VCCの電圧値を表している。
尚、各トランジスタの特性の設定は以下の通りになっ
た。
た。
PNP型トランジスタQ1,Q2,Q3,Q4,Q11,Q12のエミッタ接
地電流増幅率βＰをそれぞれ30。
地電流増幅率βＰをそれぞれ30。
NPN型トランジスタQ5,Q6,Q13のエミッタ接地電流増幅
器βＰをそれぞれ150。
器βＰをそれぞれ150。
I1及びI10で生じさせる入力電流Iinをそれぞれ50［μ
Ａ］。
Ａ］。
同図に示すように、入力電流Iinは線Ｉに示すように
定電流源I1及びI10で生じさせるので電源電圧VCCの変動
に係わらず50［μＡ］で一定である。
定電流源I1及びI10で生じさせるので電源電圧VCCの変動
に係わらず50［μＡ］で一定である。
出力電流Ioutに関しては、従来回路では線IIに示すよ
うに電源電圧VCCの上昇に伴い増加傾向を示す。その増
加傾向は約４［％/V］の傾斜を持つ。
うに電源電圧VCCの上昇に伴い増加傾向を示す。その増
加傾向は約４［％/V］の傾斜を持つ。
しかし、本発明に係わる回路は線IIIに示すように電
源電圧VCCが上昇しても、VCC＝約0.9〜4.5［Ｖ］の範囲
で入力電流Iinの50［μＡ］付近で略一定の値をとる傾
向を示す。
源電圧VCCが上昇しても、VCC＝約0.9〜4.5［Ｖ］の範囲
で入力電流Iinの50［μＡ］付近で略一定の値をとる傾
向を示す。
このように、本発明に係わる回路は、シュミレーショ
ンからも電源電圧VCCの変動に対する出力電流Ioutの変
動（変化率）が少なく、電源電流依存性が小さいという
結果が得られた。
ンからも電源電圧VCCの変動に対する出力電流Ioutの変
動（変化率）が少なく、電源電流依存性が小さいという
結果が得られた。
第６図は、シュミレーションした回路におけるエタミ
ッタ接地電流増幅率βＰ依存性に関するシュミレーショ
ン結果を示す図で、縦軸は入力電流IinまたはIoutの電
流値を表し、横軸はPNP型トランジスタのエミッタ接地
電流増幅率βＰの増幅値を表している。
ッタ接地電流増幅率βＰ依存性に関するシュミレーショ
ン結果を示す図で、縦軸は入力電流IinまたはIoutの電
流値を表し、横軸はPNP型トランジスタのエミッタ接地
電流増幅率βＰの増幅値を表している。
尚、トランジスタの特性の設定は以下の通りに行なっ
た。
た。
NPN型トランジスタQ5,Q6,Q13のエミッタ接地電流増幅
率βＰをそれぞれ150。
率βＰをそれぞれ150。
I1及びI10で生じさせる入力電流Iinをそれぞれ50［μ
Ａ］。
Ａ］。
電源電圧VCCの電圧値を1.5［Ｖ］。
同図に示すように、入力電流Iinは線Ｉに示すように
定電流I1及びI10で生じさせるので増幅器βＰの変動に
変わらず50［μＡ］で一定である。
定電流I1及びI10で生じさせるので増幅器βＰの変動に
変わらず50［μＡ］で一定である。
出力電流Ioutに関しては、従来回路では線IIに示すよ
るにβＰ＝20の箇所でIinに対して約−15％の誤差を生
じている。
るにβＰ＝20の箇所でIinに対して約−15％の誤差を生
じている。
しかし、本発明に係わる回路は線IIIに示すようにβ
Ｐ＝20の箇所でIinに対して約−２％の誤差にとどまっ
ている。
Ｐ＝20の箇所でIinに対して約−２％の誤差にとどまっ
ている。
このように、本発明に係わる回路は、シュミレーショ
ンからも増幅率βＰが小さくても入力電流Iinに対する
出力電流Ioutの誤差が少なく、エミッタ接地電流増幅率
依存性が小さくという結果が得られた。
ンからも増幅率βＰが小さくても入力電流Iinに対する
出力電流Ioutの誤差が少なく、エミッタ接地電流増幅率
依存性が小さくという結果が得られた。
［発明の効果］ 以上説明したようにこの発明によれば、カレントミラ
ー回路のように入力電流に対応した出力電流を負荷回路
に伝達できる電流伝達回路が提供され、しかも該電流伝
達回路は、低電圧動作が可能で、かつ回路を構成するト
ランジスタがラテラル型トランジスタであっても出力電
流と入力電流との誤差、及び電源電圧変動による出力電
流の変化率を極めて小さくできる電流伝達回路を提供で
きる。
ー回路のように入力電流に対応した出力電流を負荷回路
に伝達できる電流伝達回路が提供され、しかも該電流伝
達回路は、低電圧動作が可能で、かつ回路を構成するト
ランジスタがラテラル型トランジスタであっても出力電
流と入力電流との誤差、及び電源電圧変動による出力電
流の変化率を極めて小さくできる電流伝達回路を提供で
きる。
第１図はこの発明の一実施例に係わる電流伝達回路を組
み込んだバイポーラモノリシックICの回路図、第２図は
この発明の一実施例の変形例に係わる電流伝達回路を組
み込んだバイポーラモノリシックICの回路図、第３図は
この発明の一実施例のその他の変形例に係わる電流伝達
回路を組み込んだバイポーラモノリシックICの回路図、
第４図はシュミレーションした回路の回路図、第５図は
電源電圧依存性に関するシュミレーション結果を示す
図、第６図はエミッタ接地電流増幅率依存性に関するシ
ュミレーション結果を示す図、第７図は従来のカレント
ミラー回路の回路図である。 Q1〜Q4……PNP型トランジスタ、 Q5〜Q8……NPN型トランジスタ、 11……定電流源、L1……負荷回路、 CM1……カレントミラー回路。
み込んだバイポーラモノリシックICの回路図、第２図は
この発明の一実施例の変形例に係わる電流伝達回路を組
み込んだバイポーラモノリシックICの回路図、第３図は
この発明の一実施例のその他の変形例に係わる電流伝達
回路を組み込んだバイポーラモノリシックICの回路図、
第４図はシュミレーションした回路の回路図、第５図は
電源電圧依存性に関するシュミレーション結果を示す
図、第６図はエミッタ接地電流増幅率依存性に関するシ
ュミレーション結果を示す図、第７図は従来のカレント
ミラー回路の回路図である。 Q1〜Q4……PNP型トランジスタ、 Q5〜Q8……NPN型トランジスタ、 11……定電流源、L1……負荷回路、 CM1……カレントミラー回路。
Claims (6)
- 【請求項１】ベースを入力端子に接続し、エミッタを第
１の電源電圧供給端子に接続し、コレクタを第２の電源
電圧を基準とする電流入力端子に接続する第１のトラン
ジスタと、 ベースを前記第１のトランジスタのベースと共通に接続
し、エミッタを第１の電源電圧供給端子に接続し、コレ
クタを出力端子に接続する第２のトランジスタと、 コレクタを前記電流入力端子に供給される電流に対応し
た電流が供給され、第２の電源電圧を基準とする電流出
力端子に接続し、エミッタを第１の電源電圧供給端子に
接続し、ベースをこれのコレクタに接続する第３のトラ
ンジスタと、 ベースを前記第３のトランジスタのベースに接続し、エ
ミッタを第１の電源電圧供給端子に接続し、コレクタを
前記第１のトランジスタのベースに接続する第４のトラ
ンジスタと、 を具備することを特徴とする電流伝達回路。 - 【請求項２】コレクタを前記電流入力端子に接続し、エ
ミッタを第２の電源電圧供給端子に接続し、ベースをこ
れのコレクタに接続する前記第１乃至第４のトランジス
タとは反対導電型の第５のトランジスタと、 ベースを前記第５のトランジスタのベースに接続し、エ
ミッタを前記第２の電源電圧供給端子に接続し、コレク
タを前記電流出力端子に接続する前記第１乃至第４のト
ランジスタとは反対導電型の第６のトランジスタと、 から構成されるカレントミラー回路を具備することを特
徴とする請求項（１）記載の電流伝達回路。 - 【請求項３】前記第１のトランジスタのエミッタ面積
と、前記第２のトランジスタのエミッタ面積との比率を
1:Nとし、 前記第４のトランジスタのエミッタ面積と、前記第３の
トランジスタのエミッタ面積との比率を1:Nとし、 前記電流入力端子に供給される電流と、前記電流出力端
子に供給される電流との比率を1:Nとしたことを特徴と
する請求項（１）記載の電流伝達回路。 - 【請求項４】前記第１乃至第４のトランジスタのエミッ
タと第１の電源電圧供給端子との間にそれぞれ抵抗を挿
入したことを特徴とする請求項（１）記載の電流伝達回
路。 - 【請求項５】前記第５及び第６のトランジスタのエミッ
タと第２の電源電圧供給端子との間にそれぞれ抵抗を挿
入したことを特徴とする請求項（２）記載の電流伝達回
路。 - 【請求項６】前記電流入力端子と前記第２の電源電圧供
給端子との間の第１の電圧降下量と、 前記出力端子と前記第２の電源電圧供給端子との間の第
２の電圧降下量とは、互いに略等しくなるように条件を
設定して使用することを特徴とする請求項（１）記載の
電流伝達回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2120594A JPH082010B2 (ja) | 1990-05-10 | 1990-05-10 | 電流伝達回路 |
| US07/693,602 US5164658A (en) | 1990-05-10 | 1991-04-30 | Current transfer circuit |
| KR1019910007489A KR960002391B1 (ko) | 1990-05-10 | 1991-05-09 | 전류전달회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2120594A JPH082010B2 (ja) | 1990-05-10 | 1990-05-10 | 電流伝達回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0416009A JPH0416009A (ja) | 1992-01-21 |
| JPH082010B2 true JPH082010B2 (ja) | 1996-01-10 |
Family
ID=14790129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2120594A Expired - Lifetime JPH082010B2 (ja) | 1990-05-10 | 1990-05-10 | 電流伝達回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5164658A (ja) |
| JP (1) | JPH082010B2 (ja) |
| KR (1) | KR960002391B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4302221C1 (de) * | 1993-01-27 | 1994-02-17 | Siemens Ag | Integrierbare Stromquellenschaltung unter Verwendung von bipolaren pnp-Transistoren |
| JP3331523B2 (ja) * | 1993-04-16 | 2002-10-07 | 日本テキサス・インスツルメンツ株式会社 | カレントミラー回路 |
| US5399914A (en) * | 1993-10-18 | 1995-03-21 | Allegro Microsystems, Inc. | High ratio current source |
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