JP2827743B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2827743B2 JP2827743B2 JP23795792A JP23795792A JP2827743B2 JP 2827743 B2 JP2827743 B2 JP 2827743B2 JP 23795792 A JP23795792 A JP 23795792A JP 23795792 A JP23795792 A JP 23795792A JP 2827743 B2 JP2827743 B2 JP 2827743B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- transistor
- emitter
- resistor
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にＥＣＬ（エミッタ結合論理）回路において配線
負荷を駆動するエミッタフォロアに関する。
し、特にＥＣＬ（エミッタ結合論理）回路において配線
負荷を駆動するエミッタフォロアに関する。
【０００２】
【従来の技術】従来のＡＰＤ（アクティブプルダウン）
回路を付加したＥＣＬ回路は、図４の回路図、図５のレ
イアウト図に示すように、抵抗８３，抵抗８４の一方の
端子がいずれも電源電圧ＶＣＣ（ＧＮＤ）端子６９に接
続され、抵抗８３の他方の端子がトランジスタ７３，ト
ランジスタ７４のコレクタにつながり、抵抗８４の他方
の端子が抵抗８５の一方の端子につながり、抵抗８５の
他方の端子はトランジスタ７５のコレクタに接続され、
トランジスタ７３のベースが入力電圧ＶＩＮ１端子６
４，トランジスタ７４のベースが入力電圧ＶＩＮ２端子
６５となり、トランジスタ７５のベースはリファレンス
電圧ＶＢＢ端子６６となる。
回路を付加したＥＣＬ回路は、図４の回路図、図５のレ
イアウト図に示すように、抵抗８３，抵抗８４の一方の
端子がいずれも電源電圧ＶＣＣ（ＧＮＤ）端子６９に接
続され、抵抗８３の他方の端子がトランジスタ７３，ト
ランジスタ７４のコレクタにつながり、抵抗８４の他方
の端子が抵抗８５の一方の端子につながり、抵抗８５の
他方の端子はトランジスタ７５のコレクタに接続され、
トランジスタ７３のベースが入力電圧ＶＩＮ１端子６
４，トランジスタ７４のベースが入力電圧ＶＩＮ２端子
６５となり、トランジスタ７５のベースはリファレンス
電圧ＶＢＢ端子６６となる。
【０００３】トランジスタ７３，７４，７５のエミッタ
は互いに接続され、この共通エミッタにベースが定電流
源用電圧ＶＣＳ端子６７となっているトランジスタ７６
のコレクタが接続されている。トランジスタ７６のエミ
ッタには抵抗８６の一方の端子がつながり、抵抗８６の
他方の端子は電源電圧ＶＥＥ端子７１に接続されて、Ｅ
ＣＬ基本ゲートを構成している。
は互いに接続され、この共通エミッタにベースが定電流
源用電圧ＶＣＳ端子６７となっているトランジスタ７６
のコレクタが接続されている。トランジスタ７６のエミ
ッタには抵抗８６の一方の端子がつながり、抵抗８６の
他方の端子は電源電圧ＶＥＥ端子７１に接続されて、Ｅ
ＣＬ基本ゲートを構成している。
【０００４】トランジスタ７７のコレクタは電源電圧Ｖ
ＣＣ′（ＧＮＤ）端子７０に、ベースは抵抗８４と抵抗
８５との一方の端子に、エミッタは抵抗８７の一方の端
子につながり、抵抗８７の他方の端子は電源電圧ＶＥ
Ｅ′端子７２につながっている。抵抗８８の一方の端子
はＶＣＣ′７０に、抵抗８８の他方の端子はダイオード
８１のアノードにつながり、ダイオード８１のカソード
はダイオード８２のアノードにつながり、ダイオード８
２のカソードはＶＥＥ′端子７２に接続されている。
ＣＣ′（ＧＮＤ）端子７０に、ベースは抵抗８４と抵抗
８５との一方の端子に、エミッタは抵抗８７の一方の端
子につながり、抵抗８７の他方の端子は電源電圧ＶＥ
Ｅ′端子７２につながっている。抵抗８８の一方の端子
はＶＣＣ′７０に、抵抗８８の他方の端子はダイオード
８１のアノードにつながり、ダイオード８１のカソード
はダイオード８２のアノードにつながり、ダイオード８
２のカソードはＶＥＥ′端子７２に接続されている。
【０００５】トランジスタ８０のコレクタはＶＣＣ′端
子７０に、ベースはダイオード２１のアノードに、エミ
ッタはトランジスタ７９のベースにつながり、トランジ
スタ７８のコレクタはＶＣＣ′端子７０に、ベースはト
ランジスタ７３，トランジスタ７４のコレクタに、エミ
ッタはトランジスタ７９のコレクタに接続されて、トラ
ンジスタ７８のエミッタは出力電圧ＶＯＵＴ端子６８に
なっている。トランジスタ７９のエミッタはＶＥＥ′端
子７２につながり、カップリング容量８９の一方の端子
はトランジスタ７７のエミッタにつながり、容量８９の
他方の端子はトランジスタ７９のベースと、バイアス抵
抗（抵抗値ＲＢＢ）９０に一方の端子につながり、抵抗
９０の他方の端子はＶＥＥ′に接続されたエミッタフォ
ロアとなっているＥＣＬ回路を構成している。（例えば
特開平３−５５９１５）。
子７０に、ベースはダイオード２１のアノードに、エミ
ッタはトランジスタ７９のベースにつながり、トランジ
スタ７８のコレクタはＶＣＣ′端子７０に、ベースはト
ランジスタ７３，トランジスタ７４のコレクタに、エミ
ッタはトランジスタ７９のコレクタに接続されて、トラ
ンジスタ７８のエミッタは出力電圧ＶＯＵＴ端子６８に
なっている。トランジスタ７９のエミッタはＶＥＥ′端
子７２につながり、カップリング容量８９の一方の端子
はトランジスタ７７のエミッタにつながり、容量８９の
他方の端子はトランジスタ７９のベースと、バイアス抵
抗（抵抗値ＲＢＢ）９０に一方の端子につながり、抵抗
９０の他方の端子はＶＥＥ′に接続されたエミッタフォ
ロアとなっているＥＣＬ回路を構成している。（例えば
特開平３−５５９１５）。
【０００６】このＥＣＬ回路において、トランジスタ７
９のベース電位は、トランジスタ８０のエミッタと高抵
抗の抵抗９０によってバイアスされ、さらにトランジス
タ８０のベースは抵抗８８とダイオード８１，ダイオー
ド８２によってバイアスされている。容量８９を通して
トランジスタ７９のベースにインパルス電流が流れ込ま
ない定常状態では、トランジスタ８０のエミッタと抵抗
９０には数十μＡの、トランジスタ７９のエミッタには
数ｍＡの一定の待機時電流が流れている。
９のベース電位は、トランジスタ８０のエミッタと高抵
抗の抵抗９０によってバイアスされ、さらにトランジス
タ８０のベースは抵抗８８とダイオード８１，ダイオー
ド８２によってバイアスされている。容量８９を通して
トランジスタ７９のベースにインパルス電流が流れ込ま
ない定常状態では、トランジスタ８０のエミッタと抵抗
９０には数十μＡの、トランジスタ７９のエミッタには
数ｍＡの一定の待機時電流が流れている。
【０００７】トランジスタ７７のエミッタ電位が持ち上
がって、容量８９を通って、トランジスタ７９のベース
にインパルス電流が流れ込むと、トランジスタ７９のベ
ース・エミッタ間電圧ＶＢＥが大きくなるため、トラン
ジスタ７９に瞬時的に大きなエミッタ電流が流れる。こ
れにより、配線負荷は駆動され、出力信号は高（Ｈｉｇ
ｈ）レベルから低（Ｌｏｗ）レベルに変化する。
がって、容量８９を通って、トランジスタ７９のベース
にインパルス電流が流れ込むと、トランジスタ７９のベ
ース・エミッタ間電圧ＶＢＥが大きくなるため、トラン
ジスタ７９に瞬時的に大きなエミッタ電流が流れる。こ
れにより、配線負荷は駆動され、出力信号は高（Ｈｉｇ
ｈ）レベルから低（Ｌｏｗ）レベルに変化する。
【０００８】この時、トランジスタ８０のベース電位は
一定電位となっているため、トランジスタ７９のベース
電位が持ち上がると、トランジスタ８０はＶＢＥが小さ
くなってオフになり、高抵抗値の抵抗９０を通してトラ
ンジスタ７９のベース電流が引き抜かれトランジスタ７
９のエミッタ電流は定常状態と同じ電流に戻るようにな
っていた。
一定電位となっているため、トランジスタ７９のベース
電位が持ち上がると、トランジスタ８０はＶＢＥが小さ
くなってオフになり、高抵抗値の抵抗９０を通してトラ
ンジスタ７９のベース電流が引き抜かれトランジスタ７
９のエミッタ電流は定常状態と同じ電流に戻るようにな
っていた。
【０００９】この回路のバイアス抵抗９０をシート抵抗
ρｓ＝１ｋΩ／スクエアで、Ｒ＝２００ｋΩの抵抗を実
現しようとすると、図５に示すように、レイアウト面積
が６２μｍ×３８μｍ＝２３５６μｍ2 と大面積にな
る。
ρｓ＝１ｋΩ／スクエアで、Ｒ＝２００ｋΩの抵抗を実
現しようとすると、図５に示すように、レイアウト面積
が６２μｍ×３８μｍ＝２３５６μｍ2 と大面積にな
る。
【００１０】尚、図５において、寸法Ｌが１０μｍとな
る。図２も同様である。
る。図２も同様である。
【００１１】
【発明が解決しようとする課題】この従来のアクティブ
プルダウン回路を付加したＥＣＬ回路では、プルダウン
トランジスタのベース電位をバイアスするために、数百
ｋΩ程度のバイアス抵抗を使用していることから、レイ
アウト上ＥＣＬ回路のレイアウト面積が大きくなり、そ
の結果ＬＳＩ全体の面積が増大するという問題点があっ
た。
プルダウン回路を付加したＥＣＬ回路では、プルダウン
トランジスタのベース電位をバイアスするために、数百
ｋΩ程度のバイアス抵抗を使用していることから、レイ
アウト上ＥＣＬ回路のレイアウト面積が大きくなり、そ
の結果ＬＳＩ全体の面積が増大するという問題点があっ
た。
【００１２】本発明の目的は、前記問題点を解決し、レ
イアウト面積が増大しないようにした半導体集積回路装
置を提供することにある。
イアウト面積が増大しないようにした半導体集積回路装
置を提供することにある。
【００１３】
【課題を解決するための手段】本発明のＥＣＬ回路の構
成は、従来のアクティブプルダウン回路で使用していた
バイアス抵抗を設けない構成となっている。
成は、従来のアクティブプルダウン回路で使用していた
バイアス抵抗を設けない構成となっている。
【００１４】即ち、本発明の半導体集積回路装置の第１
の構成は、第１，第２の抵抗の一方の端子がそれぞれ第
１の高位電源につながり、前記第１の抵抗の他方の端子
が第１，第２のトランジスタのコレクタに、前記第２の
抵抗の他方の端子が第３の抵抗の一方の端子につなが
り、前記第３の抵抗の他方の端子は第３のトランジスタ
のコレクタに接続され、前記第１のトランジスタのベー
スが第１の入力電圧端子に、前記第２のトランジスタの
ベースが第２の入力電圧端子に、前記第３のトランジス
タのベースが基準電圧となり、前記第１，第２，第３の
トランジスタのエミッタが接続され、この共通エミッタ
に第４のトランジスタのコレクタがつながり、前記第４
のトランジスタのエミッタには第４の抵抗の一方の端子
がつながり、前記第４の抵抗の他方の端子は第１の低位
電源に接続され、前記第４のトランジスタのベースには
第１の定電圧電源が接続されたＥＣＬ基本ゲートと、第
５のトランジスタのコレクタが第２の高位電源に、ベー
スが前記第２，第３の抵抗の一方の端子に、エミッタが
第５の抵抗の一方の端子につながり、前記第５の抵抗の
他方の端子は第２の低位電源につながり、第６の抵抗の
一方の端子は前記第２の高位電源につながり、他方の端
子は第１のダイオードのアノードに接続され、前記第１
のダイオードのカソードは第２のダイオードのアノード
につながり、前記第２のダイオードのカソードは前記第
２の低位電源につながり、第６のトランジスタのコレク
タは前記第２の高位電源に、ベースは前記第１，第２の
トランジスタのコレクタに、エミッタは出力電圧端子と
なり、第７のトランジスタのコレクタに接続され、前記
第７のトランジスタのベースは第８のトランジスタのエ
ミッタに、エミッタは前記第２の低位電源につながり、
前記第８のトランジスタのコレクタは前記第２の高位電
源に、ベースは前記第１のダイオードのアノードに、エ
ミッタには第１の容量の一方の端子がつながり、前記第
１の容量の他方の端子は第５のトランジスタのエミッタ
に接続されたエミッタフォロアとを備えていることを特
徴とする。
の構成は、第１，第２の抵抗の一方の端子がそれぞれ第
１の高位電源につながり、前記第１の抵抗の他方の端子
が第１，第２のトランジスタのコレクタに、前記第２の
抵抗の他方の端子が第３の抵抗の一方の端子につなが
り、前記第３の抵抗の他方の端子は第３のトランジスタ
のコレクタに接続され、前記第１のトランジスタのベー
スが第１の入力電圧端子に、前記第２のトランジスタの
ベースが第２の入力電圧端子に、前記第３のトランジス
タのベースが基準電圧となり、前記第１，第２，第３の
トランジスタのエミッタが接続され、この共通エミッタ
に第４のトランジスタのコレクタがつながり、前記第４
のトランジスタのエミッタには第４の抵抗の一方の端子
がつながり、前記第４の抵抗の他方の端子は第１の低位
電源に接続され、前記第４のトランジスタのベースには
第１の定電圧電源が接続されたＥＣＬ基本ゲートと、第
５のトランジスタのコレクタが第２の高位電源に、ベー
スが前記第２，第３の抵抗の一方の端子に、エミッタが
第５の抵抗の一方の端子につながり、前記第５の抵抗の
他方の端子は第２の低位電源につながり、第６の抵抗の
一方の端子は前記第２の高位電源につながり、他方の端
子は第１のダイオードのアノードに接続され、前記第１
のダイオードのカソードは第２のダイオードのアノード
につながり、前記第２のダイオードのカソードは前記第
２の低位電源につながり、第６のトランジスタのコレク
タは前記第２の高位電源に、ベースは前記第１，第２の
トランジスタのコレクタに、エミッタは出力電圧端子と
なり、第７のトランジスタのコレクタに接続され、前記
第７のトランジスタのベースは第８のトランジスタのエ
ミッタに、エミッタは前記第２の低位電源につながり、
前記第８のトランジスタのコレクタは前記第２の高位電
源に、ベースは前記第１のダイオードのアノードに、エ
ミッタには第１の容量の一方の端子がつながり、前記第
１の容量の他方の端子は第５のトランジスタのエミッタ
に接続されたエミッタフォロアとを備えていることを特
徴とする。
【００１５】本発明の半導体集積回路装置の第２の構成
は、前記第１の抵抗を２つに分割して第１，第２の分割
抵抗とし、第９のトランジスタのコレクタが前記第２の
高位電源に、ベースが前記第１，第２の分割抵抗の一方
の端子に、エミッタが第８の抵抗の一方の端子につなが
り、前記第８の抵抗の他方の端子が前記第２の低位電源
につながり、第９の抵抗の一方の端子は前記第２の高位
電源に、他方の端子は第３のダイオードのアノードにつ
ながり、前記第３のダイオードのカソードは第４のダイ
オードのアノードにつながり、前記第４のダイオードの
カソードは前記第２の低位電源につながり、第１０のト
ランジスタのコレクタは前記第２の高位電源に、ベース
は前記第３のトランジスタのコレクタに、エミッタは第
２の出力電圧端子となって、第１１のトランジスタのコ
レクタにつながり、前記第１１のトランジスタのベース
は第１２のトランジスタのエミッタに、エミッタは前記
第２の低位電源につながり、前記第１２のトランジスタ
のコレクタは前記第２の高位電源に、ベースは前記第３
のダイオードのアノードに、エミッタには第２の容量の
一方の端子がつながり、前記第２の容量の他方の端子は
前記第９のトランジスタのエミッタに接続されたエミッ
タフォロアが加わっている第１の構成を特徴とする。
は、前記第１の抵抗を２つに分割して第１，第２の分割
抵抗とし、第９のトランジスタのコレクタが前記第２の
高位電源に、ベースが前記第１，第２の分割抵抗の一方
の端子に、エミッタが第８の抵抗の一方の端子につなが
り、前記第８の抵抗の他方の端子が前記第２の低位電源
につながり、第９の抵抗の一方の端子は前記第２の高位
電源に、他方の端子は第３のダイオードのアノードにつ
ながり、前記第３のダイオードのカソードは第４のダイ
オードのアノードにつながり、前記第４のダイオードの
カソードは前記第２の低位電源につながり、第１０のト
ランジスタのコレクタは前記第２の高位電源に、ベース
は前記第３のトランジスタのコレクタに、エミッタは第
２の出力電圧端子となって、第１１のトランジスタのコ
レクタにつながり、前記第１１のトランジスタのベース
は第１２のトランジスタのエミッタに、エミッタは前記
第２の低位電源につながり、前記第１２のトランジスタ
のコレクタは前記第２の高位電源に、ベースは前記第３
のダイオードのアノードに、エミッタには第２の容量の
一方の端子がつながり、前記第２の容量の他方の端子は
前記第９のトランジスタのエミッタに接続されたエミッ
タフォロアが加わっている第１の構成を特徴とする。
【００１６】
【実施例】図１は本発明の第１の実施例の半導体集積回
路装置を示す回路図、図２は図１のレイアウト図であ
る。
路装置を示す回路図、図２は図１のレイアウト図であ
る。
【００１７】図１において、本実施例は、図４のバイア
ス抵抗９０がなく、その他の回路部分は図４と同様であ
る。
ス抵抗９０がなく、その他の回路部分は図４と同様であ
る。
【００１８】図１，図２において、本発明の第１の実施
例は、抵抗２０，抵抗２１の一方の端子がそれぞれ電源
電圧ＶＣＣ（ＧＮＤ）端子６に接続され、抵抗２０の他
方の端子はトランジスタ１０，１１のコレクタにつなが
り、抵抗２１の他方の端子は抵抗Ｒ２２の一方の端子に
つながり、抵抗２２の他方の端子はトランジスタ１２の
コレクタに接続され、トランジスタ１０のベースが入力
電圧ＶＩＮ１端子１、トランジスタ１１のベースが入力
電圧ＶＩＮ２端子２、トランジスタ１２のベースがリフ
ァレンス電圧ＶＢＢ端子３となる。トランジスタ１０，
トランジスタ１１，トランジスタ１２のエミッタは互い
に接続され、この共通エミッタにベースが定電流用電圧
Ｖｃｓ端子４になっているトランジスタ１３のコレクタ
が接続されているトランジスタ１３のコレクタが接続さ
れている。トランジスタ１３のエミッタには抵抗２３の
一方の端子がつながり、抵抗２３の他方の端子は電源電
圧ＶＥＥ端子８に接続されて、ＥＣＬ基本ゲートを構成
している。
例は、抵抗２０，抵抗２１の一方の端子がそれぞれ電源
電圧ＶＣＣ（ＧＮＤ）端子６に接続され、抵抗２０の他
方の端子はトランジスタ１０，１１のコレクタにつなが
り、抵抗２１の他方の端子は抵抗Ｒ２２の一方の端子に
つながり、抵抗２２の他方の端子はトランジスタ１２の
コレクタに接続され、トランジスタ１０のベースが入力
電圧ＶＩＮ１端子１、トランジスタ１１のベースが入力
電圧ＶＩＮ２端子２、トランジスタ１２のベースがリフ
ァレンス電圧ＶＢＢ端子３となる。トランジスタ１０，
トランジスタ１１，トランジスタ１２のエミッタは互い
に接続され、この共通エミッタにベースが定電流用電圧
Ｖｃｓ端子４になっているトランジスタ１３のコレクタ
が接続されているトランジスタ１３のコレクタが接続さ
れている。トランジスタ１３のエミッタには抵抗２３の
一方の端子がつながり、抵抗２３の他方の端子は電源電
圧ＶＥＥ端子８に接続されて、ＥＣＬ基本ゲートを構成
している。
【００１９】トランジスタ１４のコレクタは電源電圧Ｖ
ＣＣ′（ＧＮＤ）端子７に、ベースは抵抗２１，抵抗２
２の一方の端子に、エミッタは抵抗２４の一方の端子に
つながり、抵抗２４の他方の端子は電源電圧ＶＥＥ′端
子９につながっている。抵抗２５の一方の端子はＶＣ
Ｃ′（ＧＮＤ）端子７に、他方の端子はダイオード１８
のアノードにつながり、ダイオード１８のカソードはダ
イオード１９のアノードにつながり、ダイオード１９の
カソードはＶＥＥ′端子９に接続されている。
ＣＣ′（ＧＮＤ）端子７に、ベースは抵抗２１，抵抗２
２の一方の端子に、エミッタは抵抗２４の一方の端子に
つながり、抵抗２４の他方の端子は電源電圧ＶＥＥ′端
子９につながっている。抵抗２５の一方の端子はＶＣ
Ｃ′（ＧＮＤ）端子７に、他方の端子はダイオード１８
のアノードにつながり、ダイオード１８のカソードはダ
イオード１９のアノードにつながり、ダイオード１９の
カソードはＶＥＥ′端子９に接続されている。
【００２０】トランジスタ１７のコレクタは、ＶＣＣ′
（ＧＮＤ）端子７に、ベースはダイオード１８のアノー
ドに、エミッタはトランジスタ１６のベースにつなが
り、トランジスタ１５のコレクタはＶＣＣ′（ＧＮＤ）
端子７に、ベースはトランジスタ１０，トランジスタ１
１のコレクタに、エミッタはトランジスタ１６のコレク
タに接続されて、トランジスタ１５のエミッタは出力電
圧ＶＯＵＴ端子５となっている。トランジスタ１６のエ
ミッタはＶＥＥ′端子９につながり、カップリング容量
２６の一方の端子がトランジスタ１４のエミッタに、他
方の端子はトランジスタ１６のベースに接続されたエミ
ッタフォロアとなっているＥＣＬ回路を構成している。
（ＧＮＤ）端子７に、ベースはダイオード１８のアノー
ドに、エミッタはトランジスタ１６のベースにつなが
り、トランジスタ１５のコレクタはＶＣＣ′（ＧＮＤ）
端子７に、ベースはトランジスタ１０，トランジスタ１
１のコレクタに、エミッタはトランジスタ１６のコレク
タに接続されて、トランジスタ１５のエミッタは出力電
圧ＶＯＵＴ端子５となっている。トランジスタ１６のエ
ミッタはＶＥＥ′端子９につながり、カップリング容量
２６の一方の端子がトランジスタ１４のエミッタに、他
方の端子はトランジスタ１６のベースに接続されたエミ
ッタフォロアとなっているＥＣＬ回路を構成している。
【００２１】従来のアクティブプルダウン回路を付加し
たＥＣＬ回路では、図４，図５に示すように、高抵抗値
ＲＢＢのバイアス抵抗９０を使用していたが、例えばＲ
ＢＢ＝２００ｋΩをシート抵抗ρｓ＝１ｋΩ／スクエア
で実現しようとすると、レイアウト面積は６２μｍ×３
８μｍ＝２３５６μｍ2 となる。抵抗９０には数十μＡ
程度の電流しか流れないので、本実施例では抵抗９０は
設けていない。
たＥＣＬ回路では、図４，図５に示すように、高抵抗値
ＲＢＢのバイアス抵抗９０を使用していたが、例えばＲ
ＢＢ＝２００ｋΩをシート抵抗ρｓ＝１ｋΩ／スクエア
で実現しようとすると、レイアウト面積は６２μｍ×３
８μｍ＝２３５６μｍ2 となる。抵抗９０には数十μＡ
程度の電流しか流れないので、本実施例では抵抗９０は
設けていない。
【００２２】ＲＢＢ＝２００ｋΩを使用した従来のＥＣ
Ｌ回路の特性は、ｔｐｄ＝３４．４ｐｓ，ｔｒ＝４２．
１ｐｓ，ｔｆ＝４３．２ｐｓであった。本実施例（図
１）のＥＣＬ回路では、抵抗９０を設けないので、ｔｐ
ｄ＝３４．５ｐｓ，ｔｒ＝４１．５ｐｓ，ｔｆ＝４２．
３ｐｓとなり、抵抗値ＲＢＢが存在する場合と比較して
も特性の劣化は全く見られない。
Ｌ回路の特性は、ｔｐｄ＝３４．４ｐｓ，ｔｒ＝４２．
１ｐｓ，ｔｆ＝４３．２ｐｓであった。本実施例（図
１）のＥＣＬ回路では、抵抗９０を設けないので、ｔｐ
ｄ＝３４．５ｐｓ，ｔｒ＝４１．５ｐｓ，ｔｆ＝４２．
３ｐｓとなり、抵抗値ＲＢＢが存在する場合と比較して
も特性の劣化は全く見られない。
【００２３】さらに図２に示すようにＥＣＬ回路の縦方
向の長さは固定したまま、ρｓ＝１ｋΩ／スクエア，Ｒ
ＢＢ＝２００ｋΩのバイアス抵抗を設けずに設計する
と、ＥＣＬ回路のレイアウト面積は従来の回路に比べて
１９．８％縮小させることができる。
向の長さは固定したまま、ρｓ＝１ｋΩ／スクエア，Ｒ
ＢＢ＝２００ｋΩのバイアス抵抗を設けずに設計する
と、ＥＣＬ回路のレイアウト面積は従来の回路に比べて
１９．８％縮小させることができる。
【００２４】図３は本発明の第２の実施例のアクティブ
プルダウン回路を付加したバッファ／インバータのＥＣ
Ｌ回路を示す回路図である。図３において、本実施例で
は、トランジスタ３７，３８のコレクタにつながる抵抗
を抵抗５３と抵抗５４とに分割する。トランジスタ４５
のコレクタは電源電圧ＶＣＣ′（ＧＮＤ）端子３４に、
ベースは抵抗５３と抵抗５４との一方の端子に、エミッ
タは抵抗６０の一方の端子とカップリング容量６３の一
方の端子につながり、抵抗６０の他方の端子は電源電圧
ＶＥＥ′端子３６に、容量６３の他方の端子はトランジ
スタ４７のベースにつながっている。
プルダウン回路を付加したバッファ／インバータのＥＣ
Ｌ回路を示す回路図である。図３において、本実施例で
は、トランジスタ３７，３８のコレクタにつながる抵抗
を抵抗５３と抵抗５４とに分割する。トランジスタ４５
のコレクタは電源電圧ＶＣＣ′（ＧＮＤ）端子３４に、
ベースは抵抗５３と抵抗５４との一方の端子に、エミッ
タは抵抗６０の一方の端子とカップリング容量６３の一
方の端子につながり、抵抗６０の他方の端子は電源電圧
ＶＥＥ′端子３６に、容量６３の他方の端子はトランジ
スタ４７のベースにつながっている。
【００２５】トランジスタ４６のコレクタはＶＣＣ′
（ＧＮＤ）端子３４に、ベースはトランジスタ３９のコ
レクタに、エミッタはトランジスタ４７のコレクタにつ
ながり、トランジスタ４７のエミッタはＶＥＥ′端子３
６につながり、トランジスタ４６のエミッタが出力電圧
ＶＯＵＴ２端子３２となって、第１の実施例のインバー
タ回路にバッファ回路が加わったＥＣＬ回路になってい
る。
（ＧＮＤ）端子３４に、ベースはトランジスタ３９のコ
レクタに、エミッタはトランジスタ４７のコレクタにつ
ながり、トランジスタ４７のエミッタはＶＥＥ′端子３
６につながり、トランジスタ４６のエミッタが出力電圧
ＶＯＵＴ２端子３２となって、第１の実施例のインバー
タ回路にバッファ回路が加わったＥＣＬ回路になってい
る。
【００２６】本第２の実施例では、アクティブプルダウ
ン回路のバイアス抵抗（ＲＢＢ）をバッファ／インバー
タ両側とも設けていない。従来のＥＣＬ回路（図５）と
第１の実施例のＥＣＬ回路（図２）のレイアウトから、
バイアス抵抗ＲＢＢの有無によるバッファ÷インバータ
のレイアウト面積比を計算すると、本第２の実施例の回
路では従来のアクティブプルダウン回路を付加したバッ
ファ／インバータ回路に比べて、２４．９％レイアウト
面積を縮小することができる。
ン回路のバイアス抵抗（ＲＢＢ）をバッファ／インバー
タ両側とも設けていない。従来のＥＣＬ回路（図５）と
第１の実施例のＥＣＬ回路（図２）のレイアウトから、
バイアス抵抗ＲＢＢの有無によるバッファ÷インバータ
のレイアウト面積比を計算すると、本第２の実施例の回
路では従来のアクティブプルダウン回路を付加したバッ
ファ／インバータ回路に比べて、２４．９％レイアウト
面積を縮小することができる。
【００２７】
【発明の効果】以上説明したように、本発明は、アクテ
ィブプルダウン回路のバイアス抵抗を設けずに、性能を
劣化させることなく、ＥＣＬ回路のレイアウト面積を例
えば１９．８％〜２４．９％に縮小することができると
いう効果を有する。
ィブプルダウン回路のバイアス抵抗を設けずに、性能を
劣化させることなく、ＥＣＬ回路のレイアウト面積を例
えば１９．８％〜２４．９％に縮小することができると
いう効果を有する。
【図１】本発明の第１の実施例のＥＣＬ回路を示す回路
図である。
図である。
【図２】図１に示したＥＣＬ回路のレイアウト図であ
る。
る。
【図３】本発明の第２の実施例のＥＣＬ回路を示す回路
図である。
図である。
【図４】従来のアクティブプルダウン回路を付加したＥ
ＣＬ回路を示す回路図である。
ＣＬ回路を示す回路図である。
【図５】図４に示したＥＣＬ回路のレイアウト図であ
る。
る。
１，２７，６４ 入力電圧ＶＩＮ１端子 ２，２８，６５ 入力電圧ＶＩＮ２端子 ３，２９，６６ リファレンス電圧ＶＢＢ端子 ４，３０，６７ 定電流源用電圧ＶＣＳ端子 ５，６８ 出力電圧ＶＯＵＴ端子 ３１ 出力電圧ＶＯＵＴ１端子 ３２ 出力電圧ＶＯＵＴ２端子 ６，３３，６９ 電源電圧ＶＣＣ（ＧＮＤ）端子 ７，３４，７０ 電源電圧ＶＣＣ′（ＧＮＤ）端子 ８，３５，７１ 電源電圧ＶＥＥ端子 ９，３６，７２ 電源電圧ＶＥＥ′端子 １０〜１７，３７〜４８，７３〜８０ トランジスタ １８，１９，４９〜５２，８１，８２ ダイオード ２０〜２５，５３〜６１，８３〜８８ 抵抗 ２６，６２，６３，８９ カップリング容量 ９０ バイアス抵抗
Claims (2)
- 【請求項１】 第１，第２の抵抗の一方の端子がそれぞ
れ第１の高位電源につながり、前記第１の抵抗の他方の
端子が第１，第２のトランジスタのコレクタに、前記第
２の抵抗の他方の端子が第３の抵抗の一方の端子につな
がり、前記第３の抵抗の他方の端子は第３のトランジス
タのコレクタに接続され、前記第１のトランジスタのベ
ースが第１の入力電圧端子に、前記第２のトランジスタ
のベースが第２の入力電圧端子に、前記第３のトランジ
スタのベースが基準電圧となり、前記第１，第２，第３
のトランジスタのエミッタが接続され、この共通エミッ
タに第４のトランジスタのコレクタがつながり、前記第
４のトランジスタのエミッタには第４の抵抗の一方の端
子がつながり、前記第４の抵抗の他方の端子は第１の低
位電源に接続され、前記第４のトランジスタのベースに
は第１の定電圧電源が接続されたＥＣＬ基本ゲートと、
第５のトランジスタのコレクタが第２の高位電源に、ベ
ースが前記第２，第３の抵抗の一方の端子に、エミッタ
が第５の抵抗の一方の端子につながり、前記第５の抵抗
の他方の端子は第２の低位電源につながり、第６の抵抗
の一方の端子は前記第２の高位電源につながり、他方の
端子は第１のダイオードのアノードに接続され、前記第
１のダイオードのカソードは第２のダイオードのアノー
ドにつながり、前記第２のダイオードのカソードは前記
第２の低位電源につながり、第６のトランジスタのコレ
クタは前記第２の高位電源に、ベースは前記第１，第２
のトランジスタのコレクタに、エミッタは出力電圧端子
となり、第７のトランジスタのコレクタに接続され、前
記第７のトランジスタのベースは第８のトランジスタの
エミッタに、エミッタは前記第２の低位電源につなが
り、前記第８のトランジスタのコレクタは前記第２の高
位電源に、ベースは前記第１のダイオードのアノード
に、エミッタには第１の容量の一方の端子がつながり、
前記第１の容量の他方の端子は第５のトランジスタのエ
ミッタに接続されたエミッタフォロアとを備えているこ
とを特徴とする半導体集積回路装置。 - 【請求項２】 前記第１の抵抗を２つに分割して第１，
第２の分割抵抗とし、第９のトランジスタのコレクタが
前記第２の高位電源に、ベースが前記第１，第２の分割
抵抗の一方の端子に、エミッタが第８の抵抗の一方の端
子につながり、前記第８の抵抗の他方の端子が前記第２
の低位電源につながり、第９の抵抗の一方の端子は前記
第２の高位電源に、他方の端子は第３のダイオードのア
ノードにつながり、前記第３のダイオードのカソードは
第４のダイオードのアノードにつながり、前記第４のダ
イオードのカソードは前記第２の低位電源につながり、
第１０のトランジスタのコレクタは前記第２の高位電源
に、ベースは前記第３のトランジスタのコレクタに、エ
ミッタは第２の出力電圧端子となって、第１１のトラン
ジスタのコレクタにつながり、前記第１１のトランジス
タのベースは第１２のトランジスタのエミッタに、エミ
ッタは前記第２の低位電源につながり、前記第１２のト
ランジスタのコレクタは前記第２の高位電源に、ベース
は前記第３のダイオードのアノードに、エミッタには第
２の容量の一方の端子がつながり、前記第２の容量の他
方の端子は前記第９のトランジスタのエミッタに接続さ
れたエミッタフォロアが加わっている請求項１に記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23795792A JP2827743B2 (ja) | 1992-09-07 | 1992-09-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23795792A JP2827743B2 (ja) | 1992-09-07 | 1992-09-07 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685660A JPH0685660A (ja) | 1994-03-25 |
| JP2827743B2 true JP2827743B2 (ja) | 1998-11-25 |
Family
ID=17022975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23795792A Expired - Lifetime JP2827743B2 (ja) | 1992-09-07 | 1992-09-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2827743B2 (ja) |
-
1992
- 1992-09-07 JP JP23795792A patent/JP2827743B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0685660A (ja) | 1994-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60501035A (ja) | 低減した入力バイアス電流を有する比較器回路 | |
| JPH0356017B2 (ja) | ||
| US4599521A (en) | Bias circuit with voltage and temperature compensation for an emitter coupled logic circuit | |
| US4626771A (en) | ECL slave reference generator | |
| JP3526432B2 (ja) | 定電流回路 | |
| JPH0473806B2 (ja) | ||
| JPH082010B2 (ja) | 電流伝達回路 | |
| JP2827743B2 (ja) | 半導体集積回路装置 | |
| JPH05315937A (ja) | Ｃｍｏｓ／ｅｃｌレベル変換回路 | |
| JPH0439805B2 (ja) | ||
| JPS6252486B2 (ja) | ||
| JPH0413692Y2 (ja) | ||
| JPH0720960A (ja) | 電流発生装置 | |
| JP2829773B2 (ja) | コンパレータ回路 | |
| JP3338219B2 (ja) | 定電流発生回路 | |
| JPH01259623A (ja) | 非飽和型論理回路 | |
| JPH0542489Y2 (ja) | ||
| JPH08204521A (ja) | コンパレータ回路 | |
| JPH0785534B2 (ja) | パルス電流出力回路 | |
| JPH04233823A (ja) | 半導体装置 | |
| JPH0786915A (ja) | 論理回路 | |
| JPH04351117A (ja) | Ｅｃｌ出力回路 | |
| JPH05308276A (ja) | Ｅｃｌゲート | |
| JPH0621799A (ja) | レベル変換回路 | |
| JPS6198015A (ja) | 電源電圧クランプ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980818 |