JPH0786915A - 論理回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】ＥＣＬ回路により形成される論理回路の高速化
と低消費電力化を実現する。 【構成】ＥＣＬ回路により形成される論理回路に適用さ
れて、入力段の差動増幅回路の出力段にトランジスタ
８，９からなるプッシュプル回路により構成することに
より、出力される論理信号の立ち上がり時間ならびに立
ち下がり時間を著しく短縮することが可能となり、論理
回路としての高速動作を実現することができるととも
に、低消費電力化を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は論理回路に関し、特にＥ
ＣＬ（Emitter Coupled Logic ：以下、ＥＣＬと略称す
る）回路により形成される論理回路に関する。

【０００２】

【従来の技術】一般に、この種の論理回路は、高速演算
用の論理回路として用いられており、従来のＥＣＬ回路
により形成される論理回路例が、図３、図５および図７
に示される。図３の従来例は、入力端子５１および５
２、出力端子５３および電源端子５３に対応して、差動
増幅回路を形成するＮＰＮトランジスタ１１および１
２、定電流源１３、および抵抗１４および１５と、出力
段のエミッタフォロワを形成するＮＰＮトランジスタ１
６および定電流源１７とを備えて構成されている。な
お、コンデンサ１８は、当該論理回路の出力段に接続さ
れる次段回路に起因する負荷容量を示している。

【０００３】図３において、入力端子５１に対して信号
１０１が“Ｈ”レベルで入力され、また入力端子５２に
対して信号１０２が“Ｌ”レベルで入力されるものとす
ると、ＮＰＮトランジスタ１１はオンの状態となり、Ｎ
ＰＮトランジスタ１２はオフの状態となる。これによ
り、出力端子５３における出力信号１０３の電圧レベル
Ｖ_OUT としては、電源電圧をＶ_CC、ＮＰＮトランジスタ
１６のベース・エミッタ間電圧をＶ_BE16として、次式に
より与えられる。 Ｖ_OUT ＝Ｖ_CC−Ｖ_BE16 ……………………………（１） また、逆に、入力端子５１に対して信号１０１が“Ｌ”
レベルで入力され、入力端子５２に対して信号１０２が
“Ｈ”レベルで入力されるものとすると、ＮＰＮトラン
ジスタ１１はオフの状態となり、ＮＰＮトランジスタ１
２はオンの状態となる。これにより、出力端子５３にお
ける出力信号１０３の電圧レベルＶ_OUTは、定電流源１
３の電流値をＩ₁₃とし、抵抗１５の抵抗値をＲ₁₅とし
て、次式により与えられる。 Ｖ_OUT ＝Ｖ_CC−Ｉ₁₃・Ｒ₁₅−Ｖ_BE16 ……………（２） この場合に、出力端子５３における出力信号１０３の出
力電圧Ｖ_OUT の立ち上がり時間τ_r は、上記の負荷容量
を意味するコンデンサ１８（容量値Ｃ₁₈）を充電するた
めに要する時間であり、ＮＰＮトランジスタ１６の動作
抵抗値をＲ_E16とすると、次式により表わされる。

【０００４】 τ_r ＝Ｒ_E16 ・Ｃ₁₈ ………………………………（３） なお、ＮＰＮトランジスタ１６においては、充電時には
電流能力限界Ｉ_MAX13まで電流を流すことができるの
で、上記立ち上がり時間τ_r は、次式により表わすこと
ができる。

【０００５】 τ_r ＝Ｃ₁₈・Ｖ_T ／Ｉ_MAX13 ……………………（４） 但し、Ｖ_T は、ボルツマン常数、単位電荷および絶対温
度等により規定される定数である。

【０００６】他方、出力端子５３における出力信号１０
３の出力電圧Ｖ_OUT の立ち下がり時間τ_f は、コンデン
サ１８の電荷の放電に要する時間であり、抵抗１５の抵
抗値をＲ₁₅、定電流源１７の電流値をＩ₁₇とすると、次
式により表わされる。

【０００７】 τ_f ＝Ｃ₁₈・Ｒ₁₅・Ｉ₁₃／Ｉ₁₇ …………………（５） ＮＰＮトランジスタ１６はエミッタフォロワを形成して
いるため、電流を流す能力が非常に高く、このために、
前記立ち上がり時間τ_r はピコ秒オーダの値となり、立
ち下がり時間τ_f に比較して十分に小さい値となる。し
かし、立ち下がり時間τ_f については、Ｃ₁₈＝１ｐＦ／
５ｐＦ／１０ｐＦ、Ｒ₁₅・Ｉ₁₃＝０．５Ｖ、Ｉ₂ ＝１０
０μＡとすると、τ_f ＝５．０〜５０．０［ｎｓ］とな
り、かなり長い時間となる。このような条件において、
入力信号１０１および１０２として、相互に反転関係に
ある周波数１０ＭＨｚの周期のパルス信号が入力された
場合における、入力信号１０１、１０２および出力信号
１０３の出力波形を示す概念図が、図４（ａ）、
（ｂ）、（ｃ）、（ｄ）および（ｅ）に示される。図４
より明らかなように、立ち下がり時間τ_f は、負荷容量
値Ｃ₁₈により大きく影響される。この場合に、立ち下が
り時間τ_f の値を小さくし、極力τ_r ＝τ_f にしようと
すると、上記（５）式より明らかなように、電流Ｉ₁₇の
値を大きくする必要がある。今、仮に、負荷容量値Ｃ₁₈
＝１０ｐＦとし、τ_r ＝１ｎｓとして、立ち下がり時間
τ_f の値を１ｎｓにしようとすると、Ｒ₁₅・Ｉ₁₃＝０．
５Ｖとして、上記（５）式よりＩ₁₇＝５ｍＡとなり、消
費電流が極めて大となる。

【０００８】次に、図５に示される従来例の場合には、
入力端子５１および５２、出力端子５３および５５、お
よび電源端子５４に対応して、ＮＰＮトランジスタ１
９、２０、２１、２２、２３、２４、２５および２６
と、ダイオード２７および２８と、抵抗３１、３２、３
３、３４、３５、３６、３７および３８と、定電流源３
９および４０とを備えて構成されており、差動入力端子
を構成する入力端子５１および５２には、それぞれ相互
に反転関係にある論理信号が入力され、出力端子５３お
よび５５には、対応する論理信号１０３および反転出力
信号１０４が出力される。この場合、出力端子５３と接
地点との間に接続されているコンデンサ４１は、負荷容
量を示している。本従来例は、前述の従来例において
は、出力段がＮＰＮトランジスタ１６と定電流源１７に
より形成されているのに対比して、ＮＰＮトランジスタ
２０とＮＰＮトランジスタ２４の組合せにより形成され
ている。

【０００９】図５において、入力端子５１に対して信号
１０１が“Ｈ”レベルで入力され、また入力端子５２に
対して信号１０２が“Ｌ”レベルで入力されると、出力
端子５３における出力信号１０３の電圧レベルＶ_OUT
は、ＮＰＮトランジスタ２０のベース・エミッタ間電圧
をＶ_BE25として、次式により与えられる。 Ｖ_OUT ＝Ｖ_CC−Ｖ_BE20 ……………………………（６） また、逆に、入力端子５１に対して信号１０１が“Ｌ”
レベルで入力され、入力端子５２に対して信号１０２が
“Ｈ”レベルで入力されると、出力端子５３における出
力信号１０３の電圧レベルＶ_OUT は、定電流源３９の電
流値をＩ₃₉、抵抗３２の抵抗値をＲ₃₂として、次式によ
り与えられる。 Ｖ_OUT ＝Ｖ_CC−Ｉ₃₉・Ｒ₃₂−Ｖ_BE20 ……………（７） この場合、入力端子５１に入力される信号１０１が
“Ｈ”レベルから“Ｌ”レベルに変わり、入力端子５２
に入力される信号１０２が“Ｌ”レベルから“Ｈ”レベ
ルに変わると、ＮＰＮトランジスタ２１および２９はオ
フし、ＮＰＮトランジスタ２２および３０はオンとな
り、これに伴なって、ＮＰＮトランジスタ２０はオフ
し、ＮＰＮトランジスタ２４がオンの状態となる。この
状態においては、コンデンサ４１の電荷は、ＮＰＮトラ
ンジスタ２４を通して放電され、当該放電時間は、前述
の図３に示される従来例に比較して１／２程度となる
が、その立ち下がり時間は、ＮＰＮトランジスタの電流
と負荷容量値とにより決まるために、図６（ａ）、
（ｂ）、（ｃ）、（ｄ）および（ｅ）に示されるよう
に、ＮＰＮトランジスタ２４のコレクタ電流が１００μ
Ａの時には、立ち下がり時間τ_f ＝５．０〜５０．０
［ｎｓ］程度となり、当該論理回路の高速化に対応する
意味においてはなお不十分であり、ＮＰＮトランジスタ
２４の電流を増大させる必要があるという点において
は、前記従来例の場合と同様である。従って、出力段に
おける電流は、平均すると、図３の従来例の１／２には
なるものの、大電流が必要となるという点においては変
わりはない。しかも、回路構成要素が多くなるために、
別の観点においても消費電流が増大するという問題があ
る。

【００１０】次に、第３番目の従来例が図７に示され
る。この従来例の場合には、入力端子５１、出力端子５
３、電源端子５４および基準電圧端子５６に対応して、
ＮＰＮトランジスタ４２、４３、４４および４５と、Ｐ
ＮＰトランジスタ４６および４７と、抵抗４８および４
９とを備えて構成されており、入力端子５１には論理信
号１０１が入力され、出力端子５３には対応する論理信
号１０３が出力される。なお、出力端子５３と接地点と
の間に接続されているコンデンサ５０は、負荷容量を示
している。

【００１１】図７において、入力端子５１に入力される
信号１０１の電圧レベルＶ_INが、基準電圧端子５６より
入力される基準電圧Ｖ_REF よりも高いレベルの時には、
出力信号１０３の電圧レベルＶ_OUT は、ＮＰＮトランジ
スタ４２、４４、４５、ＰＮＰトランジスタ４６のベー
ス・エミッタ間電圧を、それぞれＶ_BE42、Ｖ_BE44、Ｖ
_BE45およびＶ_BE46として、次式により表わされる。

【００１２】 Ｖ_OUT ＝Ｖ_IN−Ｖ_BE42＋Ｖ_BE44−Ｖ_BE45＋Ｖ_BE46 ……（８） また、信号１０１の電圧レベルがＶ_INが、基準電圧Ｖ
_REF よりも低いレベルの時には、出力信号１０３の電圧
レベルＶ_OUT は、次式により表わされる。

【００１３】 Ｖ_OUT ＝Ｖ_R −Ｖ_BE42＋Ｖ_BE44−Ｖ_BE45＋Ｖ_BE46 ……（９） 図７においては、入力端子５１に入力される信号１０１
の電圧レベルが、基準電圧端子５６に入力される基準電
圧レベルよりも低いレベルになると、ＮＰＮトランジス
タ４２がオンし、ＮＰＮトランジスタ４３がオフの状態
となる。ＮＰＮトランジスタ４２のエミッタ電圧は、入
力信号１０１の電圧レベルが“Ｈ”レベルの時よりも低
い電圧値となり、これにより、ＰＮＰトランジスタ４６
および４７のベース電圧が低下し、この結果ＮＰＮトラ
ンジスタ４４および４５のベース電圧も低下して、出力
端子５３における出力信号１０３の電圧が、コンデンサ
５０を介して“Ｈ”レベルとなっているため、ＮＰＮト
ランジスタ４５はオフの状態となる。この時のＰＮＰト
ランジスタ４７のベース・エミッタ間の順方向電圧Ｖ
_BE47の電圧レベルは、入力信号１０１の電圧レベルをＶ
_IN、基準電圧レベルをＶ_R として、入力信号１０１の電
圧レベルＶ_INが“Ｈ”レベルの時のベース・エミッタ間
順方向電圧Ｖ_BE47の電圧レベルとの差異は、次式により
表わされる。

【００１４】 ΔＶ_BE47＝│Ｖ_IN−Ｖ_R │…………………………（１０） この時に流れるＰＮＰトランジスタ４７のエミッタ電流
を介して、コンデンサ５０の電荷が放電されるが、この
時のエミッタ電流をＩ_E47 とし、前記入力電圧Ｖ_INが
“Ｈ”レベルの時のエミッタ電流の電流値をＩ_E47'とす
ると、Ｉ_E47'＝１００μＡ、│Ｖ_IN−Ｖ_R │＝０．３Ｖ
として、計算上においては、Ｉ_E47 ＝１０Ａとなるが、
実際には、ＰＮＰトランジスタ４７の電流能力限界値Ｉ
_MAX47 を流すことにより、負荷容量値Ｃ₅₀（コンデンサ
５０）の電荷を放電させ、これによりＮＰＮトランジス
タ４５がオンするまで出力電圧は低下する。この時の立
ち下がり時間の値は、Ｉ_MAX47 ＝１ｍＡ、Ｃ₅₀＝１０ｐ
Ｆとして、２６０ｐｓｅｃとなり、高速動作が得られ
る。

【００１５】他方において、ＮＰＮトランジスタ４５が
オンすると、ＰＮＰトランジスタ４７のエミッタ電流Ｉ
_E47 の値は、基準電圧をＶ_R 、ＮＰＮトランジスタ４
２、４４およびＰＮＰトランジスタ４６のベース・エミ
ッタ間電圧を、それぞれＶ_BE42、Ｖ_BE44およびＶ_BE46と
し、抵抗４９の抵抗値をＲ₄₉として、次式により表わさ
れる。

【００１６】 Ｉ_E47 ＝（Ｖ_R −Ｖ_BE42＋Ｖ_BE44＋Ｖ_BE46）／Ｒ₄₉ ……（１１） 即ち、ＰＮＰトランジスタ４７のエミッタ電流Ｉ_E47 の
値は、入力信号１０１の電圧レベルＶ_INが“Ｈ”レベル
の場合よりも小さい値となる。従って、前述の図３およ
び図５に示される従来例よりは低電流であり、また高速
性にも優れていて、回路素子も少ない論理回路が得られ
るが、他方において、本従来例においては、入力信号１
０１の電圧振幅Ｖ_INP-P は、出力信号１０３の電圧振幅
Ｖ_OP-Pに対して、デューティ比の点に関しては、前述し
た（８）式および（９）式より明らかなように、Ｖ
_INP-P ＝２・Ｖ_OP-Pとする必要があり、出力振幅が入力
振幅に依存している。

【００１７】

【発明が解決しようとする課題】上述した従来の論理回
路においては、図３および図５の従来例の場合において
は、出力段に接続される次段回路に起因する負荷容量の
介在により、出力パルス信号の立ち下がり時において、
当該負荷容量における電荷の放電時間として多大の時間
を要し、これを回避するためには、出力段における電流
量を著しく増大させることが必要となり、このため、消
費電流が徒らに増大するという欠点がある。

【００１８】また、図７の従来例の場合には、必然的
に、出力信号の電圧振幅レベルが、入力信号に依存せざ
るを得ないという欠点がある。

【００１９】

【課題を解決するための手段】本発明の論理回路は、ベ
ースが正転入力端子に接続され、コレクタが第１の抵抗
を介して高電位電源に接続される第１のＮＰＮトランジ
スタと、アノード側が第２の抵抗を介して前記高電位電
源に接続される第１のダイオードと、アノード側が前記
第１のダイオードのカソード側に接続されて、当該第１
のダイオードと直列接続される第２のダイオードと、ベ
ースが反転入力端子に接続され、コレクタが前記第２の
ダイオードのカソード側に接続されて、エミッタが前記
第１のＮＰＮトランジスタのエミッタに接続される第２
のＮＰＮトランジスタと、前記第１および第２のＮＰＮ
トランジスタのエミッタの共通接続点と低電位側電源と
の間に挿入接続される定電流源と、コレクタが前記高電
位電源に接続され、ベースが前記第１のダイオードのア
ノード側に接続されて、エミッタが出力端子に接続され
る第３のＮＰＮトランジスタと、エミッタが前記出力端
子に接続され、ベースが前記第２のＮＰＮトランジスタ
のコレクタに接続されて、コレクタが前記低電位電源に
接続されるＰＮＰトランジスタと、を備えることを特徴
としている。

【００２０】

【実施例】次に、本発明について図面を参照して説明す
る。

【００２１】図１は本発明の一実施例を示す回路図であ
る。図１に示されるように、本実施例は、入力端子５１
および５２、出力端子５３および電源端子５３に対応し
て、差動増幅回路を形成するＮＰＮトランジスタ１およ
び２、定電流源３、抵抗４および５、そしてダイオード
６および７と、出力段のエミッタフォロワを形成するＮ
ＰＮトランジスタ８およびＰＮＰトランジスタ９とを備
えて構成されている。なお、コンデンサ１０は、当該論
理回路の出力段に接続される次段回路に起因する負荷容
量を示している。

【００２２】図１において、入力端子５１に対して信号
１０１が“Ｈ”レベルで入力され、また入力端子５２に
対して信号１０２が“Ｌ”レベルで入力されると、ＮＰ
Ｎトランジスタ１はオンの状態となり、ＮＰＮトランジ
スタ２はオフの状態となる。これにより、出力端子５３
における出力信号１０３の電圧レベルＶ_OUT は、電源電
圧をＶ_CC、ＮＰＮトランジスタ８のベース・エミッタ間
電圧をＶ_BE8 として、前記（１）式と同様に、次式によ
り与えられる。

【００２３】 Ｖ_OUT ＝Ｖ_CC−Ｖ_BE8 …………………………（１２） 次に、逆に、入力端子５１に対して信号１０１が“Ｌ”
レベルで入力され、入力端子５２に対して信号１０２が
“Ｈ”レベルで入力されるものとすると、ＮＰＮトラン
ジスタ１はオフの状態となり、ＮＰＮトランジスタ２は
オンの状態となる。これにより、出力端子５３における
出力信号１０３の電圧レベルＶ_OUT は、定電流源３の電
流値をＩ₃ とし、ＮＰＮトランジスタ８のベース・エミ
ッタ間電圧をＶ_BE8 、抵抗５の抵抗値をＲ₅ として、次
式により与えられる。 Ｖ_OUT ＝Ｖ_CC−Ｉ₃ ・Ｒ₅ −Ｖ_BE8 ……………（１３） しかしながら、前述の従来例の場合と同様に、出力端子
５３にはコンデンサ１０による負荷容量が付加されてお
り、上述のように、信号１０１が“Ｈ”レベルであり、
信号１０２が“Ｌ”レベルの時には、ＮＰＮトランジス
タ１はオンとなり、ＮＰＮトランジスタ２はオフとなっ
て、ＮＰＮトランジスタ２のコレクタ電圧は、ダイオー
ド６および７を介して電源電圧レベルのＶ_CCとなり、Ｎ
ＰＮトランジスタ８はオンとなり、ＮＰＮトランジスタ
９はオフとなる。これにより、出力端子１０３における
出力信号１０３の電圧レベルＶ_OUT は、上記の（１３）
式に示される電圧レベルから、（１２）式に示される電
圧レベルまで立ち上がる。この場合における立ち上がり
時間τ_r は、ＮＰＮトランジスタ８の動作抵抗値を
Ｒ_E8、コンデンサ１０の容量値をＣ₁₀として、τ_r ＝Ｒ
_E16 ・Ｃ₁₈となる。

【００２４】次に、信号１０１が“Ｌ”レベルであり、
信号１０２が“Ｈ”レベルの時には、ＮＰＮトランジス
タ１はオフとなり、ＮＰＮトランジスタ２はオンとなっ
て、ＮＰＮトランジスタ８のベース電圧は、定電流源３
の電流値をＩ₃ とし、抵抗５の抵抗値をＲ₅ とすると、
（Ｖ_CC−Ｉ₃ ・Ｒ₅ ）となるが、出力電圧Ｖ_OUT の値と
しては、負荷容量のコンデンサ１０により、上記（１
２）式の電圧レベルに保持されているために、ＮＰＮト
ランジスタ８はオフの状態となっている。一方ＮＰＮト
ランジスタ９のベース電圧は（Ｖ_CC−Ｉ₃ ・Ｒ₅ −２Ｖ
_F ）となって、ＮＰＮトランジスタ９はオンし、コンデ
ンサ１０の電荷は、当該ＮＰＮトランジスタ９を通して
放電され、これにより出力電圧Ｖ_OUT の電圧レベルは低
下する。そして、出力電圧Ｖ_OUT の電圧レベルが上記の
（Ｖ_CC−Ｉ₃ ・Ｒ₅ ）の値になると、ＮＰＮトランジス
タ８もオンの状態となる。従って、ＮＰＮトランジスタ
８および９が同時にオンとなり、出力電圧Ｖ_OUT の電圧
値は一定レベルとなって出力される。この場合における
ＮＰＮトランジスタ９はエミッタフォロワとして形成さ
れているために、その電流能限界値Ｉ_MAX9は非常に大き
い値であり、従って、立ち下がり時間τ_f の値は、立ち
上がり時間τ_r の値と同様に、ピコ秒のオーダの時間と
なる。

【００２５】本実施例における、入力信号１０１、１０
２および出力信号１０３の出力波形を示す概念図が、図
２（ａ）、（ｂ）、（ｃ）、（ｄ）および（ｅ）に示さ
れる。図２より明らかなように、立ち下がり時間τ
_f は、十分に小さい値に抑制されており、従来例に比較
して著しく改善されていることが分かる。

【００２６】なお、ＮＰＮトランジスタ８および９が同
時のオンの状態になった時に、電源より、これらのＮＰ
Ｎトランジスタ８および９を通して接地点に流れる貫通
電流は、信号１０１が“Ｌ”レベルで入力され、信号１
０２が“Ｈ”レベルで入力される時点のみであり、その
平均電流値は、従来例における定常電流の電流値に比較
して、相対的に低電流の状態に保持されている。また、
立ち上がり時間および立ち下がり時間が、共に短いため
に、充放電時において瞬間的に大電流が流れるが、従来
ように、高速化を図るために常時大電流を流しておく必
要がなく、低消費電力の状態が維持される。且つ、回路
構成も簡易であり、構成素子数も少なく、また出力信号
の入力依存性も排除されている。

【００２７】なお、上記の実施例においては、正転入力
に対して説明しているが、反転入力に対しても同様に作
用することは云うまでもない。また、本実施例に含まれ
る差動増幅回路の構成として、ＰＮＰトランジスタを用
いる場合においても、本発明が有効に適用されることは
云うまでもない。

【００２８】

【発明の効果】以上説明したように、本発明は、ＥＣＬ
回路により形成される論理回路に適用されて、入力段の
差動増幅回路の出力段にプッシュプル回路により構成す
ることにより、出力される論理信号の立ち上がり時間な
らびに立ち下がり時間を著しく短縮することが可能とな
り、論理回路としての高速動作を実現することができる
とともに、低消費電力化を図ることができるという効果
がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路図である。

【図２】前記一実施例における動作波形を示す概念図で
ある。

【図３】従来例（１）を示す回路図である。

【図４】前記従来例（１）における動作波形を示す概念
図である。

【図５】従来例（２）を示す回路図である。

【図６】前記従来例（２）における動作波形を示す概念
図である。

【図７】従来例（３）を示す回路図である。

【図８】前記従来例（３）における動作波形を示す概念
図である。

【符号の説明】

１、２、８、１１、１２、１６、１９〜２６、２９、３
０、４２〜４５ ＮＰＮトランジスタ ３、１３、１７、３９、４０ 定電流源 ４、５、１４、１５、３１〜３８、４８、４９ 抵抗 ６、７、２７、２８ ダイオード ９、４６、４７ ＰＮＰトランジスタ １０、１８、４１、５０ コンデンサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田村 慶幸 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 (72)発明者 森 数洋 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ベースが正転入力端子に接続され、コレ
   クタが第１の抵抗を介して高電位電源に接続される第１
   のＮＰＮトランジスタと、 アノード側が第２の抵抗を介して前記高電位電源に接続
   される第１のダイオードと、 アノード側が前記第１のダイオードのカソード側に接続
   されて、当該第１のダイオードと直列接続される第２の
   ダイオードと、 ベースが反転入力端子に接続され、コレクタが前記第２
   のダイオードのカソード側に接続されて、エミッタが前
   記第１のＮＰＮトランジスタのエミッタに接続される第
   ２のＮＰＮトランジスタと、 前記第１および第２のＮＰＮトランジスタのエミッタの
   共通接続点と低電位側電源との間に挿入接続される定電
   流源と、 コレクタが前記高電位電源に接続され、ベースが前記第
   １のダイオードのアノード側に接続されて、エミッタが
   出力端子に接続される第３のＮＰＮトランジスタと、 エミッタが前記出力端子に接続され、ベースが前記第２
   のＮＰＮトランジスタのコレクタに接続されて、コレク
   タが前記低電位電源に接続されるＰＮＰトランジスタ
   と、 を備えることを特徴とする論理回路。