JP3233473B2 - 電圧レベル変換回路 - Google Patents
電圧レベル変換回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タとＭＯＳトランジスタとが同一のチップ内に混在する
半導体集積回路に好適な電圧レベル変換回路に係り、特
に、所定の範囲で変動する電圧信号を、この電圧信号の
対称的な二つの状態に対応させて高、低二つの電圧レベ
ル信号に変換する電圧レベル変換回路に関する。
タとＭＯＳトランジスタとが同一のチップ内に混在する
半導体集積回路に好適な電圧レベル変換回路に係り、特
に、所定の範囲で変動する電圧信号を、この電圧信号の
対称的な二つの状態に対応させて高、低二つの電圧レベ
ル信号に変換する電圧レベル変換回路に関する。
【０００２】
【従来の技術】この種の従来の電圧レベル変換回路とし
て図２に示すものがあった。これは、ＮＰＮ型のバイポ
ーラトランジスタＱ1 ，Ｑ2 、抵抗器（以下、抵抗とい
う）Ｒ1 ，Ｒ2 、定電流源Ｉ1 及び基準電圧源ＶB1でな
る第１のインバータと、ＮＰＮ型のバイポーラトランジ
スタＱ3 及び定電流源Ｉ2 でなるエミッタホロワ回路
と、ＮＰＮ型のバイポーラトランジスタＱ4 ，Ｑ5 、抵
抗Ｒ3 ，Ｒ4 、定電流源Ｉ3 及び基準電圧源ＶB2でなる
第２のインバータとで構成されている。
て図２に示すものがあった。これは、ＮＰＮ型のバイポ
ーラトランジスタＱ1 ，Ｑ2 、抵抗器（以下、抵抗とい
う）Ｒ1 ，Ｒ2 、定電流源Ｉ1 及び基準電圧源ＶB1でな
る第１のインバータと、ＮＰＮ型のバイポーラトランジ
スタＱ3 及び定電流源Ｉ2 でなるエミッタホロワ回路
と、ＮＰＮ型のバイポーラトランジスタＱ4 ，Ｑ5 、抵
抗Ｒ3 ，Ｒ4 、定電流源Ｉ3 及び基準電圧源ＶB2でなる
第２のインバータとで構成されている。
【０００３】このうち、第１のインバータは、バイポー
ラトランジスタＱ1 ，Ｑ2 のエミッタが相互に接続さ
れ、その相互接続点が定電流源Ｉ1 を介して低電位電源
としての接地点ＧＮＤに接続されている。そして、バイ
ポーラトランジスタＱ1 のコレクタが抵抗Ｒ1 を介して
高電位電源ＶCCに接続され、バイポーラトランジスタＱ
2 のコレクタが抵抗Ｒ2 を介して高電位電源ＶCCに接続
されている。また、バイポーラトランジスタＱ1 のベー
スに電圧信号Ｉを入力するものとして、バイポーラトラ
ンジスタＱ2 のベースに基準電圧源ＶB1の正極が接続さ
れ、さらに、この基準電圧源ＶB1の負極が接地点ＧＮＤ
に接続されている。
ラトランジスタＱ1 ，Ｑ2 のエミッタが相互に接続さ
れ、その相互接続点が定電流源Ｉ1 を介して低電位電源
としての接地点ＧＮＤに接続されている。そして、バイ
ポーラトランジスタＱ1 のコレクタが抵抗Ｒ1 を介して
高電位電源ＶCCに接続され、バイポーラトランジスタＱ
2 のコレクタが抵抗Ｒ2 を介して高電位電源ＶCCに接続
されている。また、バイポーラトランジスタＱ1 のベー
スに電圧信号Ｉを入力するものとして、バイポーラトラ
ンジスタＱ2 のベースに基準電圧源ＶB1の正極が接続さ
れ、さらに、この基準電圧源ＶB1の負極が接地点ＧＮＤ
に接続されている。
【０００４】また、エミッタホロワ回路は、ＮＰＮ型の
バイポーラトランジスタＱ3 のエミッタが定電流源Ｉ2
を介して接地点ＧＮＤに接続され、コレクタが高電位電
源ＶCCに接続され、ベースが第１のインバータを構成す
るトランジスタＱ1 のコレクタに接続されている。
バイポーラトランジスタＱ3 のエミッタが定電流源Ｉ2
を介して接地点ＧＮＤに接続され、コレクタが高電位電
源ＶCCに接続され、ベースが第１のインバータを構成す
るトランジスタＱ1 のコレクタに接続されている。
【０００５】さらに、第２のインバータは、バイポーラ
トランジスタＱ4 ，Ｑ5 のエミッタが相互に接続され、
その相互接続点が定電流源Ｉ3 を介して接地点ＧＮＤに
接続されている。そして、バイポーラトランジスタＱ4
のコレクタが抵抗Ｒ3 を介して高電位電源ＶCCに接続さ
れ、バイポーラトランジスタＱ5 のコレクタが抵抗Ｒ4
を介して高電位電源ＶCCに接続されている。また、バイ
ポーラトランジスタＱ5 のベースがエミッタホロワ回路
を構成するバイポーラトランジスタＱ3 のエミッタに接
続され、バイポーラトランジスタＱ5 のベースに基準電
圧源ＶB2の正極が接続され、さらに、この基準電圧源Ｖ
B2の負極が接地点ＧＮＤに接続されている。
トランジスタＱ4 ，Ｑ5 のエミッタが相互に接続され、
その相互接続点が定電流源Ｉ3 を介して接地点ＧＮＤに
接続されている。そして、バイポーラトランジスタＱ4
のコレクタが抵抗Ｒ3 を介して高電位電源ＶCCに接続さ
れ、バイポーラトランジスタＱ5 のコレクタが抵抗Ｒ4
を介して高電位電源ＶCCに接続されている。また、バイ
ポーラトランジスタＱ5 のベースがエミッタホロワ回路
を構成するバイポーラトランジスタＱ3 のエミッタに接
続され、バイポーラトランジスタＱ5 のベースに基準電
圧源ＶB2の正極が接続され、さらに、この基準電圧源Ｖ
B2の負極が接地点ＧＮＤに接続されている。
【０００６】上記のように構成された電圧レベル変換回
路にあっては、バイポーラトランジスタＱ1 のベース
に、高電位電源ＶCCと接地点ＧＮＤとの間で変動する電
圧信号Ｉ、すなわち、ＣＭＯＳレベルの電圧信号が印加
される。このとき、抵抗Ｒ1 ，Ｒ2 として抵抗値の等し
いものが用いられ、バイポーラトランジスタＱ1 ，Ｑ2
も同一定格のものが用いられる。また、基準電圧源ＶB1
としては高電位電源ＶCCの約 1/2の電圧を持つものが使
用される。
路にあっては、バイポーラトランジスタＱ1 のベース
に、高電位電源ＶCCと接地点ＧＮＤとの間で変動する電
圧信号Ｉ、すなわち、ＣＭＯＳレベルの電圧信号が印加
される。このとき、抵抗Ｒ1 ，Ｒ2 として抵抗値の等し
いものが用いられ、バイポーラトランジスタＱ1 ，Ｑ2
も同一定格のものが用いられる。また、基準電圧源ＶB1
としては高電位電源ＶCCの約 1/2の電圧を持つものが使
用される。
【０００７】従って、電圧信号Ｉのレベルが高電位電源
ＶCCと接地点ＧＮＤとの間で変動すれば、バイポーラト
ランジスタＱ1 及び抵抗Ｒ1 の相互接続点、すなわち、
Ａ点の電圧と、バイポーラトランジスタＱ2 及び抵抗Ｒ
2 の相互接続点、すなわち、Ｂ点の電圧とはそれぞれ図
３の実線Ａ及びＢに示したように変化すると考えられ
る。本来、Ａ点の電圧とＢ点の電圧とがこのとおりに変
化すれば、基準電圧源ＶB1の値を境にして、Ａ点及びＢ
点から高、低二つの電圧レベル信号、すなわち、ＥＣＬ
（Emitter Coupled Logic ）レベルの電圧レベル信号が
得られる。
ＶCCと接地点ＧＮＤとの間で変動すれば、バイポーラト
ランジスタＱ1 及び抵抗Ｒ1 の相互接続点、すなわち、
Ａ点の電圧と、バイポーラトランジスタＱ2 及び抵抗Ｒ
2 の相互接続点、すなわち、Ｂ点の電圧とはそれぞれ図
３の実線Ａ及びＢに示したように変化すると考えられ
る。本来、Ａ点の電圧とＢ点の電圧とがこのとおりに変
化すれば、基準電圧源ＶB1の値を境にして、Ａ点及びＢ
点から高、低二つの電圧レベル信号、すなわち、ＥＣＬ
（Emitter Coupled Logic ）レベルの電圧レベル信号が
得られる。
【０００８】しかるに、バイポーラトランジスタＱ1 の
ベースとエミッタとの間に漂遊容量Ｃg が存在するた
め、電圧信号Ｉのレベル変化が速い場合にはＡ点の電圧
は図３中の破線Ａ′で示したように変化する。このこと
は、破線Ａ′と実線Ｂとの交点に近い電圧に対してＡ
点、Ｂ点の両方とも「Ｈ」レベルとなり、図示省略の次
段の回路の誤動作を招く恐れがある。
ベースとエミッタとの間に漂遊容量Ｃg が存在するた
め、電圧信号Ｉのレベル変化が速い場合にはＡ点の電圧
は図３中の破線Ａ′で示したように変化する。このこと
は、破線Ａ′と実線Ｂとの交点に近い電圧に対してＡ
点、Ｂ点の両方とも「Ｈ」レベルとなり、図示省略の次
段の回路の誤動作を招く恐れがある。
【０００９】そこで、バイポーラトランジスタＱ3 及び
定電流源Ｉ2 でなるエミッタホロワ回路を設け、Ａ点の
電圧に対応する増幅電流をバイポーラトランジスタＱ4
のベースに供給し、バイポーラトランジスタＱ4 と抵抗
Ｒ3 の相互接続点を正論理の出力端子Ｏとし、バイポー
ラトランジスタＱ5 と抵抗Ｒ4 の相互接続点を負論理の
出力端子／Ｏとして、上述したように、両者が「Ｈ」に
なるという事態を防いでいる。
定電流源Ｉ2 でなるエミッタホロワ回路を設け、Ａ点の
電圧に対応する増幅電流をバイポーラトランジスタＱ4
のベースに供給し、バイポーラトランジスタＱ4 と抵抗
Ｒ3 の相互接続点を正論理の出力端子Ｏとし、バイポー
ラトランジスタＱ5 と抵抗Ｒ4 の相互接続点を負論理の
出力端子／Ｏとして、上述したように、両者が「Ｈ」に
なるという事態を防いでいる。
【００１０】
【発明が解決しようとする課題】従来の電圧レベル変換
回路にあっては、第１及び第２のインバータと、エミッ
タホロワ回路とで構成されているため、構成素子数が多
くなり、しかも、定電流源を三つも用いるので消費電流
も大きくなるという問題があった。
回路にあっては、第１及び第２のインバータと、エミッ
タホロワ回路とで構成されているため、構成素子数が多
くなり、しかも、定電流源を三つも用いるので消費電流
も大きくなるという問題があった。
【００１１】この発明は上記の問題点を解決するために
なされたもので、高速動作に対応できると共に、構成素
子数及び消費電流を抑えることのできる電圧レベル変換
回路を得ることを目的とする。
なされたもので、高速動作に対応できると共に、構成素
子数及び消費電流を抑えることのできる電圧レベル変換
回路を得ることを目的とする。
【００１２】
【課題を解決するための手段】本発明は、所定の範囲で
変動する電圧信号を入力し、電圧信号の対称的な二つの
状態に対応させて高、低二つの電圧レベル信号を出力す
る電圧レベル変換回路において、抵抗器、バイポーラト
ランジスタ及びＭＯＳトランジスタを順に直列接続した
第１の回路に、これらとそれぞれ定格の等しい抵抗器、
バイポーラトランジスタ及びＭＯＳトランジスタを順に
直列接続した第２の回路が並列接続され、かつ、バイポ
ーラトランジスタのベースが抵抗器の相互接続端に共通
接続されてなる抵抗・トランジスタ回路と、この抵抗・
トランジスタ回路と直列にして高電位電源及び低電位電
源間に接続された定電流源と、各ＭＯＳトランジスタに
並列接続され、互いに定格の等しいダイオードと、入力
端が一方のＭＯＳトランジスタのゲートに、出力端が他
方のＭＯＳトランジスタのゲートにそれぞれ接続された
インバータとを備え、一方のＭＯＳトランジスタのゲー
トに電圧信号を入力し、抵抗器及びバイポーラトランジ
スタの相互接続点から電圧レベル信号を出力するように
している。
変動する電圧信号を入力し、電圧信号の対称的な二つの
状態に対応させて高、低二つの電圧レベル信号を出力す
る電圧レベル変換回路において、抵抗器、バイポーラト
ランジスタ及びＭＯＳトランジスタを順に直列接続した
第１の回路に、これらとそれぞれ定格の等しい抵抗器、
バイポーラトランジスタ及びＭＯＳトランジスタを順に
直列接続した第２の回路が並列接続され、かつ、バイポ
ーラトランジスタのベースが抵抗器の相互接続端に共通
接続されてなる抵抗・トランジスタ回路と、この抵抗・
トランジスタ回路と直列にして高電位電源及び低電位電
源間に接続された定電流源と、各ＭＯＳトランジスタに
並列接続され、互いに定格の等しいダイオードと、入力
端が一方のＭＯＳトランジスタのゲートに、出力端が他
方のＭＯＳトランジスタのゲートにそれぞれ接続された
インバータとを備え、一方のＭＯＳトランジスタのゲー
トに電圧信号を入力し、抵抗器及びバイポーラトランジ
スタの相互接続点から電圧レベル信号を出力するように
している。
【００１３】
【作用】この発明においては、第１の回路を構成するバ
イポーラトランジスタのベースと、第２の回路を構成す
るバイポーラトランジスタのベースとを共通電源に接続
して固定したので、第１及び第２の回路におけるバイポ
ーラトランジスタとＭＯＳトランジスタとの相互接続点
の電位がそれぞれ一定に保持され、さらに、ＭＯＳトラ
ンジスタにそれぞれダイオードが並列接続されているた
め、このＭＯＳトランジスタのドレイン・ソース間の電
圧も一定に保持される。従って、漂遊容量に対する充
電、放電電流を軽減できると共に、高速動作に対応で
き、かつ、少ない構成要素にて誤動作を生じ難いＥＣＬ
レベルの信号が得られる。
イポーラトランジスタのベースと、第２の回路を構成す
るバイポーラトランジスタのベースとを共通電源に接続
して固定したので、第１及び第２の回路におけるバイポ
ーラトランジスタとＭＯＳトランジスタとの相互接続点
の電位がそれぞれ一定に保持され、さらに、ＭＯＳトラ
ンジスタにそれぞれダイオードが並列接続されているた
め、このＭＯＳトランジスタのドレイン・ソース間の電
圧も一定に保持される。従って、漂遊容量に対する充
電、放電電流を軽減できると共に、高速動作に対応で
き、かつ、少ない構成要素にて誤動作を生じ難いＥＣＬ
レベルの信号が得られる。
【００１４】
【実施例】以下、本発明を図面に示す実施例によって詳
細に説明する。図１はこの発明の一実施例の構成を示す
回路図である。同図において、抵抗Ｒ1 、ＮＰＮ型のバ
イポーラトランジスタＱ1 及びＰＭＯＳトランジスタＭ
1 が順に直列接続された第１の回路と、これらと全く同
一定格の抵抗Ｒ2 、ＮＰＮ型のバイポーラトランジスタ
Ｑ2 及びＰＭＯＳトランジスタＭ2 が順に直列接続され
た第２の回路とが並列接続されて抵抗・トランジスタ回
路を構成している。この抵抗・トランジスタ回路の一端
が高電位電源ＶCCに接続され、また、バイポーラトラン
ジスタＱ1 ，Ｑ2 の各ベースも高電位電源ＶCCに接続さ
れており、さらに、この抵抗・トランジスタ回路の他端
が、定電流源Ｉ1 を介して、接地点ＧＮＤに接続されて
いる。また、ＰＭＯＳトランジスタＭ1 ，Ｍ2 には定格
の等しいダイオードＤ1 ，Ｄ2 がそれぞれ並列接続さ
れ、さらに、ＰＭＯＳトランジスタＭ1 のゲートにＣＭ
ＯＳトランジスタでなるインバータＧの入力端が接続さ
れ、このインバータＧの出力端がＰＭＯＳトランジスタ
Ｍ2 のゲートに接続されている。そして、インバータＧ
の入力端子にＣＭＯＳレベルの電圧信号Ｉを印加し、バ
イポーラトランジスタＱ1 及びＱ2 の各コレクタがＥＣ
Ｌレベルの電圧レベル信号出力端子Ｏ，／Ｏになってい
る。
細に説明する。図１はこの発明の一実施例の構成を示す
回路図である。同図において、抵抗Ｒ1 、ＮＰＮ型のバ
イポーラトランジスタＱ1 及びＰＭＯＳトランジスタＭ
1 が順に直列接続された第１の回路と、これらと全く同
一定格の抵抗Ｒ2 、ＮＰＮ型のバイポーラトランジスタ
Ｑ2 及びＰＭＯＳトランジスタＭ2 が順に直列接続され
た第２の回路とが並列接続されて抵抗・トランジスタ回
路を構成している。この抵抗・トランジスタ回路の一端
が高電位電源ＶCCに接続され、また、バイポーラトラン
ジスタＱ1 ，Ｑ2 の各ベースも高電位電源ＶCCに接続さ
れており、さらに、この抵抗・トランジスタ回路の他端
が、定電流源Ｉ1 を介して、接地点ＧＮＤに接続されて
いる。また、ＰＭＯＳトランジスタＭ1 ，Ｍ2 には定格
の等しいダイオードＤ1 ，Ｄ2 がそれぞれ並列接続さ
れ、さらに、ＰＭＯＳトランジスタＭ1 のゲートにＣＭ
ＯＳトランジスタでなるインバータＧの入力端が接続さ
れ、このインバータＧの出力端がＰＭＯＳトランジスタ
Ｍ2 のゲートに接続されている。そして、インバータＧ
の入力端子にＣＭＯＳレベルの電圧信号Ｉを印加し、バ
イポーラトランジスタＱ1 及びＱ2 の各コレクタがＥＣ
Ｌレベルの電圧レベル信号出力端子Ｏ，／Ｏになってい
る。
【００１５】上記のように構成された本実施例の動作を
以下に説明する。バイポーラトランジスタＱ1 ，Ｑ2 は
いずれも高電位電源ＶCCに接続されているので、これら
のトランジスタのコレクタ電流はエミッタの電圧によっ
て決まる。一方、ＰＭＯＳトランジスタＭ1 のゲート
に、例えば、高電圧が印加された場合には、インバータ
Ｇの作用により、ＭＯＳトランジスタＭ2 のゲートに低
電圧が印加される。これとは逆に、ＰＭＯＳトランジス
タＭ1 のゲートに低電圧が印加された場合には、ＭＯＳ
トランジスタＭ2 のゲートには低電圧が印加される。
以下に説明する。バイポーラトランジスタＱ1 ，Ｑ2 は
いずれも高電位電源ＶCCに接続されているので、これら
のトランジスタのコレクタ電流はエミッタの電圧によっ
て決まる。一方、ＰＭＯＳトランジスタＭ1 のゲート
に、例えば、高電圧が印加された場合には、インバータ
Ｇの作用により、ＭＯＳトランジスタＭ2 のゲートに低
電圧が印加される。これとは逆に、ＰＭＯＳトランジス
タＭ1 のゲートに低電圧が印加された場合には、ＭＯＳ
トランジスタＭ2 のゲートには低電圧が印加される。
【００１６】いま、入力される電圧信号Ｉが接地点ＧＮ
Ｄと高電位電源ＶCCとの間で変動するものとして、接地
点電位に近い低電圧であったとすれば、ＰＭＯＳトラン
ジスタＭ1 はオン状態に、ＰＭＯＳトランジスタＭ2 は
オフ状態になる。このとき、定電流源Ｉ1 の電流を
Ｉ1 、ＰＭＯＳトランジスタＭ1 のソース・ドレインを
通して流れる電流をＩSD(M1)、バイポーラトランジスタ
Ｑ1 のコレクタ・エミッタを通して流れる電流をＩ
CE(Q1)とすると、これら間に次式の関係が成立する。
Ｄと高電位電源ＶCCとの間で変動するものとして、接地
点電位に近い低電圧であったとすれば、ＰＭＯＳトラン
ジスタＭ1 はオン状態に、ＰＭＯＳトランジスタＭ2 は
オフ状態になる。このとき、定電流源Ｉ1 の電流を
Ｉ1 、ＰＭＯＳトランジスタＭ1 のソース・ドレインを
通して流れる電流をＩSD(M1)、バイポーラトランジスタ
Ｑ1 のコレクタ・エミッタを通して流れる電流をＩ
CE(Q1)とすると、これら間に次式の関係が成立する。
【００１７】 Ｉ1 ＝ＩSD(M1)＝（約）ＩCE(Q1) … (1) 従って、抵抗Ｒ1 の電圧降下によって出力端子Ｏは
「Ｌ」レベルに、出力端子／Ｏは「Ｈ」レベルになる。
「Ｌ」レベルに、出力端子／Ｏは「Ｈ」レベルになる。
【００１８】次に、入力される電圧信号Ｉが接地点ＧＮ
Ｄに近い電圧から高電位電源ＶCCに近い電圧に近付く途
中にて、ＰＭＯＳトランジスタＭ1 のオン状態の抵抗値
ＲON (M1)と、ＰＭＯＳトランジスタＭ2 のオン状態の抵
抗値ＲON(M2)との間で次式 ＲON(M1)＞ＲON(M2) … (2) の関係が成立すれば、ＰＭＯＳトランジスタＭ1 のソー
ス・ドレインを通して流れる電流ＩSD(M1)と、ＰＭＯＳ
トランジスタＭ2 のソース・ドレインを通して流れる電
流ＩSD(M2)との間に次式 ＩSD(M1)＜ＩSD(M2) … (3) の関係が得られ、出力端子Ｏは「Ｈ」に、出力端子／Ｏ
は「Ｌ」にそれぞれ反転する。
Ｄに近い電圧から高電位電源ＶCCに近い電圧に近付く途
中にて、ＰＭＯＳトランジスタＭ1 のオン状態の抵抗値
ＲON (M1)と、ＰＭＯＳトランジスタＭ2 のオン状態の抵
抗値ＲON(M2)との間で次式 ＲON(M1)＞ＲON(M2) … (2) の関係が成立すれば、ＰＭＯＳトランジスタＭ1 のソー
ス・ドレインを通して流れる電流ＩSD(M1)と、ＰＭＯＳ
トランジスタＭ2 のソース・ドレインを通して流れる電
流ＩSD(M2)との間に次式 ＩSD(M1)＜ＩSD(M2) … (3) の関係が得られ、出力端子Ｏは「Ｈ」に、出力端子／Ｏ
は「Ｌ」にそれぞれ反転する。
【００１９】この場合、ベース接地型のバイポーラトラ
ンジスタＱ1 ，Ｑ2 を設け、さらに、ＰＭＯＳトランジ
スタＭ1 ，Ｍ2 にそれぞれ定格の等しいダイオード
Ｄ1 ，Ｄ2 を順方向に並列接続したので、ＰＭＯＳトラ
ンジスタＭ1 ，Ｍ2 の各ドレイン電圧及びソース電圧を
略一定にすることができる。このため、ＰＭＯＳトラン
ジスタのゲート・ドレイン間に漂遊容量Ｃg が存在した
としても、この漂遊容量Ｃg に対する充電時間及び放電
時間を短縮することができると共に、伝達遅延時間ｔPD
を2.0 ｎｓ（ＶCC＝5.0 Ｖ，25℃）以下にすることがで
き、これによって高速動作に対応させ得る。
ンジスタＱ1 ，Ｑ2 を設け、さらに、ＰＭＯＳトランジ
スタＭ1 ，Ｍ2 にそれぞれ定格の等しいダイオード
Ｄ1 ，Ｄ2 を順方向に並列接続したので、ＰＭＯＳトラ
ンジスタＭ1 ，Ｍ2 の各ドレイン電圧及びソース電圧を
略一定にすることができる。このため、ＰＭＯＳトラン
ジスタのゲート・ドレイン間に漂遊容量Ｃg が存在した
としても、この漂遊容量Ｃg に対する充電時間及び放電
時間を短縮することができると共に、伝達遅延時間ｔPD
を2.0 ｎｓ（ＶCC＝5.0 Ｖ，25℃）以下にすることがで
き、これによって高速動作に対応させ得る。
【００２０】また、この実施例においては、従来の回路
と比較して回路段数が少なく、従って、構成素子数を格
段に低減させ得ると同時に、定電流源も１個で済むため
消費電流をも抑制することができる。
と比較して回路段数が少なく、従って、構成素子数を格
段に低減させ得ると同時に、定電流源も１個で済むため
消費電流をも抑制することができる。
【００２１】なお、上記実施例で用いたＮＰＮ型のバイ
ポーラトランジスタの代わりにＰＮＰ型のバイポーラト
ランジスタを、ＰＭＯＳトランジスタの代わりにＮＭＯ
Ｓトランジスタをそれぞれ用いても、電流のバイアス極
性を変更することにより上述したと同様な動作を行わせ
得ることは言うまでもない。
ポーラトランジスタの代わりにＰＮＰ型のバイポーラト
ランジスタを、ＰＭＯＳトランジスタの代わりにＮＭＯ
Ｓトランジスタをそれぞれ用いても、電流のバイアス極
性を変更することにより上述したと同様な動作を行わせ
得ることは言うまでもない。
【００２２】
【発明の効果】以上の説明によって明らかなように、本
発明によれば、高速動作に対応できると共に、構成素子
数及び消費電流を抑えることができる。
発明によれば、高速動作に対応できると共に、構成素子
数及び消費電流を抑えることができる。
【図１】本発明の一実施例の構成を示す回路図。
【図２】従来の電圧レベル変換回路の構成を示す回路
図。
図。
【図３】従来の電圧レベル変換回路の動作を説明するた
めに、入力電圧と出力電圧との関係を示す線図。
めに、入力電圧と出力電圧との関係を示す線図。
Ｑ1 ，Ｑ2 バイポーラトランジスタ Ｐ1 ，Ｐ2 ＰＭＯＳトランジスタ Ｒ1 ，Ｒ2 抵抗器 Ｉ1 定電流源 Ｇ インバータ
Claims (1)
- 【請求項１】所定の範囲で変動する電圧信号を入力し、
前記電圧信号の対称的な二つの状態に対応させて高、低
二つの電圧レベル信号を出力する電圧レベル変換回路に
おいて、抵抗器、バイポーラトランジスタ及びＭＯＳト
ランジスタを順に直列接続した第１の回路に、これらと
それぞれ定格の等しい抵抗器、バイポーラトランジスタ
及びＭＯＳトランジスタを順に直列接続した第２の回路
が並列接続され、かつ、前記バイポーラトランジスタの
ベースが前記抵抗器の相互接続端に共通接続されてなる
抵抗・トランジスタ回路と、この抵抗・トランジスタ回
路と直列にして高電位電源及び低電位電源間に接続され
た定電流源と、前記各ＭＯＳトランジスタに並列接続さ
れ、互いに定格の等しいダイオードと、入力端が一方の
前記ＭＯＳトランジスタのゲートに、出力端が他方の前
記ＭＯＳトランジスタのゲートにそれぞれ接続されたイ
ンバータとを備え、一方の前記ＭＯＳトランジスタのゲ
ートに前記電圧信号を入力し、前記抵抗器及びバイポー
ラトランジスタの相互接続点から前記電圧レベル信号を
出力することを特徴とする電圧レベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00398793A JP3233473B2 (ja) | 1993-01-13 | 1993-01-13 | 電圧レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00398793A JP3233473B2 (ja) | 1993-01-13 | 1993-01-13 | 電圧レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216744A JPH06216744A (ja) | 1994-08-05 |
| JP3233473B2 true JP3233473B2 (ja) | 2001-11-26 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00398793A Expired - Fee Related JP3233473B2 (ja) | 1993-01-13 | 1993-01-13 | 電圧レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3233473B2 (ja) |
-
1993
- 1993-01-13 JP JP00398793A patent/JP3233473B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06216744A (ja) | 1994-08-05 |
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