JP3327938B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、パイポーラトランジスタにより構成され、ラッチ
回路として機能する半導体集積回路に関する。
特に、パイポーラトランジスタにより構成され、ラッチ
回路として機能する半導体集積回路に関する。
【０００２】
【従来の技術】従来の、この種の半導体集積回路は、図
３の回路図に示されるように、データ入力端子７１、ク
ロック信号入力端子７４、データ出力端子７２および７
３、電源端子８０および７８、接地端子７９、リファレ
ンス電源端子７５、７６および７７に対応して、ＮＰＮ
トランジスタ３９〜４４および５１〜５３と、抵抗４５
〜５０および５４とを備えて構成され、ラッチ回路を形
成している。
３の回路図に示されるように、データ入力端子７１、ク
ロック信号入力端子７４、データ出力端子７２および７
３、電源端子８０および７８、接地端子７９、リファレ
ンス電源端子７５、７６および７７に対応して、ＮＰＮ
トランジスタ３９〜４４および５１〜５３と、抵抗４５
〜５０および５４とを備えて構成され、ラッチ回路を形
成している。
【０００３】図３において、クロック信号入力端子７４
より入力されるクロック信号１１０は、ＮＰＮトランジ
スタ５１および５２と、ＮＰＮトランジスタ５３と抵抗
５４とを含む定電流回路とにより形成される差動増幅部
に入力される。データ入力端子７１より入力されるデー
タ信号１０９が“Ｈ”レベルで、クロック信号１１０が
“Ｌ”レベルの場合においては、ラッチ回路はデータ入
力状態にあり、電流経路としては、接地端子７９より、
抵抗４５、ＮＰＮトランジスタ４１および５２と、定電
流回路を形成するＮＰＮトランジスタ５３および抵抗５
４を経由して電源端子８０に流れる。これにより、デー
タ出力端子７３には“Ｈ”レベル、データ出力端子７２
には“Ｌ”レベルが出力される。この状態より、クロッ
ク信号１１０が“Ｈ”レベルに転移すると、前記定電流
回路に接続されているＮＰＮトランジスタ５１および５
２に対応する電流経路が変わり、電流経路としては、接
地端子７９より、抵抗４５、ＮＰＮトランジスタ４２お
よび５１と、定電流回路を形成するＮＰＮトランジスタ
５３および抵抗５４を経由して電源端子８０に流れる。
この電流経路の変化により、ＮＰＮトランジスタ４１お
よび５２に介在する寄生容量においては放電が生じ、新
たに、電流経路となったＮＰＮトランジスタ４２および
５１を含む経路にある寄生容量に対する充電が生起す
る。これにより、前記定電流回路を理想的電流源である
ものとしても、各寄生容量における充放電により抵抗４
５に流れる固定電流値が変動し、この電流値の変動によ
り、データ出力端子７２における“Ｌ”レベルのデータ
出力信号１１１の電圧レベルが変動する。この場合、デ
ータ出力端子７３における“Ｈ”レベルのデータ出力信
号１１２も変動するが、抵抗４６には、ＮＰＮトランジ
スタ４０のベース電流分に相当する少ない電流が流れて
いるに過ぎないため、その電圧変動は小さい。
より入力されるクロック信号１１０は、ＮＰＮトランジ
スタ５１および５２と、ＮＰＮトランジスタ５３と抵抗
５４とを含む定電流回路とにより形成される差動増幅部
に入力される。データ入力端子７１より入力されるデー
タ信号１０９が“Ｈ”レベルで、クロック信号１１０が
“Ｌ”レベルの場合においては、ラッチ回路はデータ入
力状態にあり、電流経路としては、接地端子７９より、
抵抗４５、ＮＰＮトランジスタ４１および５２と、定電
流回路を形成するＮＰＮトランジスタ５３および抵抗５
４を経由して電源端子８０に流れる。これにより、デー
タ出力端子７３には“Ｈ”レベル、データ出力端子７２
には“Ｌ”レベルが出力される。この状態より、クロッ
ク信号１１０が“Ｈ”レベルに転移すると、前記定電流
回路に接続されているＮＰＮトランジスタ５１および５
２に対応する電流経路が変わり、電流経路としては、接
地端子７９より、抵抗４５、ＮＰＮトランジスタ４２お
よび５１と、定電流回路を形成するＮＰＮトランジスタ
５３および抵抗５４を経由して電源端子８０に流れる。
この電流経路の変化により、ＮＰＮトランジスタ４１お
よび５２に介在する寄生容量においては放電が生じ、新
たに、電流経路となったＮＰＮトランジスタ４２および
５１を含む経路にある寄生容量に対する充電が生起す
る。これにより、前記定電流回路を理想的電流源である
ものとしても、各寄生容量における充放電により抵抗４
５に流れる固定電流値が変動し、この電流値の変動によ
り、データ出力端子７２における“Ｌ”レベルのデータ
出力信号１１１の電圧レベルが変動する。この場合、デ
ータ出力端子７３における“Ｈ”レベルのデータ出力信
号１１２も変動するが、抵抗４６には、ＮＰＮトランジ
スタ４０のベース電流分に相当する少ない電流が流れて
いるに過ぎないため、その電圧変動は小さい。
【０００４】
【発明が解決しようとする課題】上述した従来のバイポ
ーラトランジスタにより構成されるラッチ回路を形成す
る半導体集積回路においては、入力されるデータ信号の
レベルが一定であっても、クロック信号の切替わりによ
り、出力されるデータ信号のレベルが変動し、特に、出
力されるデータ信号が“Ｌ”レベルの時には、その変動
レベルが大きくなるために、次段の他の回路におけるス
レッショルド・レベルを越える状態となって、当該次段
回路に誤動作を引起すという欠点がある。
ーラトランジスタにより構成されるラッチ回路を形成す
る半導体集積回路においては、入力されるデータ信号の
レベルが一定であっても、クロック信号の切替わりによ
り、出力されるデータ信号のレベルが変動し、特に、出
力されるデータ信号が“Ｌ”レベルの時には、その変動
レベルが大きくなるために、次段の他の回路におけるス
レッショルド・レベルを越える状態となって、当該次段
回路に誤動作を引起すという欠点がある。
【０００５】
【課題を解決するための手段】第１の発明の半導体集積
回路は、バイポーラトランジスタにより形成されるラッ
チ回路を内蔵する半導体集積回路において、前記ラッチ
回路に含まれるクロック信号を入力とする差動増幅部
に、コレクタおよびエミッタがそれぞれ相互に連結さ
れ、ベースに前記クロック信号が共通入力されて、当該
連結されたエミッタに所定の定電流回路が接続される第
１群のＮ（Ｎは、１以上の整数）個のＮＰＮトランジス
タと、コレクタおよびエミッタがそれぞれ相互に連結さ
れ、ベースに所定のリファレンス電圧が共通入力され
て、当該連結されたエミッタに前記定電流回路が接続さ
れる第２群のＮ個のＮＰＮトランジスタと、コレクタお
よびエミッタが、前記第１群のＮ個のＮＰＮトランジス
タのコレクタおよびエミッタに、それぞれ対応する状態
で共通接続され、ベースに前記リファレンス電圧が入力
されて、当該連結されたエミッタに前記定電流回路が接
続される第１のＮＰＮトランジスタと、コレクタおよび
エミッタが、前記第２群のＮ個のＮＰＮトランジスタの
コレクタおよびエミッタに、それぞれ対応する状態で共
通接続され、ベースに前記クロック信号が入力されて、
当該連結されたエミッタに前記定電流回路が接続される
第２のＮＰＮトランジスタとを備え、前記第１群のＮ個
のＮＰＮトランジスのタコレクタ電流と前記第２のＮＰ
Ｎトランジスタのコレクタ電流の比を２：１とし、前記
第２群のＮ個のＮＰＮトランジスタのタコレクタ電流と
前記第１のＮＰＮトランジスタのコレクタ電流の比も
２：１とした構成である。
回路は、バイポーラトランジスタにより形成されるラッ
チ回路を内蔵する半導体集積回路において、前記ラッチ
回路に含まれるクロック信号を入力とする差動増幅部
に、コレクタおよびエミッタがそれぞれ相互に連結さ
れ、ベースに前記クロック信号が共通入力されて、当該
連結されたエミッタに所定の定電流回路が接続される第
１群のＮ（Ｎは、１以上の整数）個のＮＰＮトランジス
タと、コレクタおよびエミッタがそれぞれ相互に連結さ
れ、ベースに所定のリファレンス電圧が共通入力され
て、当該連結されたエミッタに前記定電流回路が接続さ
れる第２群のＮ個のＮＰＮトランジスタと、コレクタお
よびエミッタが、前記第１群のＮ個のＮＰＮトランジス
タのコレクタおよびエミッタに、それぞれ対応する状態
で共通接続され、ベースに前記リファレンス電圧が入力
されて、当該連結されたエミッタに前記定電流回路が接
続される第１のＮＰＮトランジスタと、コレクタおよび
エミッタが、前記第２群のＮ個のＮＰＮトランジスタの
コレクタおよびエミッタに、それぞれ対応する状態で共
通接続され、ベースに前記クロック信号が入力されて、
当該連結されたエミッタに前記定電流回路が接続される
第２のＮＰＮトランジスタとを備え、前記第１群のＮ個
のＮＰＮトランジスのタコレクタ電流と前記第２のＮＰ
Ｎトランジスタのコレクタ電流の比を２：１とし、前記
第２群のＮ個のＮＰＮトランジスタのタコレクタ電流と
前記第１のＮＰＮトランジスタのコレクタ電流の比も
２：１とした構成である。
【０００６】第２の発明の半導体集積回路は、バイポー
ラトランジスタにより形成されるラッチ回路を内蔵する
半導体集積回路において、前記ラッチ回路に含まれるク
ロック信号を入力とする差動増幅部に、エミッタおよび
コレクタがそれぞれ相互に連結され、ベースに前記クロ
ック信号が共通入力されて、当該連結されたコレクタに
所定の定電流回路が接続される第１群のＮ（Ｎは、１以
上の整数）個のＰＮＰトランジスタと、エミッタおよび
コレクタがそれぞれ相互に連結され、ベースに所定のリ
ファレンス電圧が共通入力されて、当該連結されたコレ
クタに前記定電流回路が接続される第２群のＮ個のＰＮ
Ｐトランジスタと、エミッタおよびコレクタが、前記第
１群のＮ個のＰＮＰトランジスタのエミッタおよびコレ
クタに、それぞれ対応する状態で共通接続され、ベース
に前記リファレンス電圧が入力されて、当該連結された
コレクタに前記定電流回路が接続される第１のＰＮＰト
ランジスタと、エミッタおよびコレクタが、前記第２群
のＮ個のＰＮＰトランジスタのエミッタおよびコレクタ
に、それぞれ対応する状態で共通接続され、ベースに前
記クロック信号が入力されて、当該連結されたコレクタ
に前記定電流回路が接続される第２のＰＮＰトランジス
タとを備え、前記第１群のＮ個のＰＮＰトランジスタの
タコレクタ電流と前記第２のＰＮＰトランジスタのコレ
クタ電流の比を２：１とし、前記第２群のＮ個のＰＮＰ
トランジスタのタコレクタ電流と前記第１のＰＮＰトラ
ンジスタのコレクタ電流の比も２：１とした構成であ
る。
ラトランジスタにより形成されるラッチ回路を内蔵する
半導体集積回路において、前記ラッチ回路に含まれるク
ロック信号を入力とする差動増幅部に、エミッタおよび
コレクタがそれぞれ相互に連結され、ベースに前記クロ
ック信号が共通入力されて、当該連結されたコレクタに
所定の定電流回路が接続される第１群のＮ（Ｎは、１以
上の整数）個のＰＮＰトランジスタと、エミッタおよび
コレクタがそれぞれ相互に連結され、ベースに所定のリ
ファレンス電圧が共通入力されて、当該連結されたコレ
クタに前記定電流回路が接続される第２群のＮ個のＰＮ
Ｐトランジスタと、エミッタおよびコレクタが、前記第
１群のＮ個のＰＮＰトランジスタのエミッタおよびコレ
クタに、それぞれ対応する状態で共通接続され、ベース
に前記リファレンス電圧が入力されて、当該連結された
コレクタに前記定電流回路が接続される第１のＰＮＰト
ランジスタと、エミッタおよびコレクタが、前記第２群
のＮ個のＰＮＰトランジスタのエミッタおよびコレクタ
に、それぞれ対応する状態で共通接続され、ベースに前
記クロック信号が入力されて、当該連結されたコレクタ
に前記定電流回路が接続される第２のＰＮＰトランジス
タとを備え、前記第１群のＮ個のＰＮＰトランジスタの
タコレクタ電流と前記第２のＰＮＰトランジスタのコレ
クタ電流の比を２：１とし、前記第２群のＮ個のＰＮＰ
トランジスタのタコレクタ電流と前記第１のＰＮＰトラ
ンジスタのコレクタ電流の比も２：１とした構成であ
る。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例を示す回路図
である。図１に示されるように、本実施例は、データ入
力端子５１、クロック信号入力端子５４、データ出力端
子５２および５３、電源端子６０および５８、接地端子
５９、リファレンス電源端子５５、５６および５７に対
応して、ＮＰＮトランジスタ１〜６および１３〜１９
と、抵抗７〜１２および２０とを備えて構成され、ラッ
チ回路を形成している。
である。図１に示されるように、本実施例は、データ入
力端子５１、クロック信号入力端子５４、データ出力端
子５２および５３、電源端子６０および５８、接地端子
５９、リファレンス電源端子５５、５６および５７に対
応して、ＮＰＮトランジスタ１〜６および１３〜１９
と、抵抗７〜１２および２０とを備えて構成され、ラッ
チ回路を形成している。
【０００９】図１において、クロック信号入力端子５４
より入力されるクロック信号１０２は、ＮＰＮトランジ
スタ１３、１４、１５およびＮＰＮトランジスタ１７、
１８、１９のトランジスタ対と、ＮＰＮトランジスタ１
９と抵抗２０とを含む定電流回路とにより形成される差
動増幅部に入力される。図１より明らかなように、本実
施例の従来例との相違点は、この差動増幅部の構成にお
ける差異にあり、それ以外の回路構成に関しては、従来
例の場合と全く同様である。
より入力されるクロック信号１０２は、ＮＰＮトランジ
スタ１３、１４、１５およびＮＰＮトランジスタ１７、
１８、１９のトランジスタ対と、ＮＰＮトランジスタ１
９と抵抗２０とを含む定電流回路とにより形成される差
動増幅部に入力される。図１より明らかなように、本実
施例の従来例との相違点は、この差動増幅部の構成にお
ける差異にあり、それ以外の回路構成に関しては、従来
例の場合と全く同様である。
【００１０】データ入力端子５１より入力されるデータ
信号１０１が“Ｈ”レベルで、クロック信号１０２が
“Ｌ”レベルの場合においては、ラッチ回路はデータ入
力状態にあり、電流経路としては、接地端子５９より、
抵抗７、ＮＰＮトランジスタ３、ＮＰＮトランジスタ１
６および１７と、定電流回路を形成するＮＰＮトランジ
スタ１９および抵抗２０を経由して電源端子６０に流れ
る。この場合、ＮＰＮトランジスタ１６および１７は、
並列に接続されているために、そのエミッタサイズはＮ
ＰＮトランジスタ１５の２倍となっており、従って、Ｎ
ＰＮトランジスタ１６および１７における合算コレクタ
電流としては、ＮＰＮトランジスタ１５のコレクタ電流
の２倍の電流が流れる。従って、この場合の電流経路に
おいては、接地端子５９より、抵抗７を経由して、ＮＰ
Ｎトランジスタ３および４には、２：１の電流比で電流
が流れ、それぞれＮＰＮトランジスタ１６および１７と
ＮＰＮトランジスタ１５に対して、２：１の電流比で電
流が流入し、更にＮＰＮトランジスタ１９および抵抗２
０を含む定電流回路を経由して電源端子６０に流入す
る。これにより、データ出力端子５３には“Ｈ”レベ
ル、データ出力端子５２には“Ｌ”レベルが出力され
る。
信号１０１が“Ｈ”レベルで、クロック信号１０２が
“Ｌ”レベルの場合においては、ラッチ回路はデータ入
力状態にあり、電流経路としては、接地端子５９より、
抵抗７、ＮＰＮトランジスタ３、ＮＰＮトランジスタ１
６および１７と、定電流回路を形成するＮＰＮトランジ
スタ１９および抵抗２０を経由して電源端子６０に流れ
る。この場合、ＮＰＮトランジスタ１６および１７は、
並列に接続されているために、そのエミッタサイズはＮ
ＰＮトランジスタ１５の２倍となっており、従って、Ｎ
ＰＮトランジスタ１６および１７における合算コレクタ
電流としては、ＮＰＮトランジスタ１５のコレクタ電流
の２倍の電流が流れる。従って、この場合の電流経路に
おいては、接地端子５９より、抵抗７を経由して、ＮＰ
Ｎトランジスタ３および４には、２：１の電流比で電流
が流れ、それぞれＮＰＮトランジスタ１６および１７と
ＮＰＮトランジスタ１５に対して、２：１の電流比で電
流が流入し、更にＮＰＮトランジスタ１９および抵抗２
０を含む定電流回路を経由して電源端子６０に流入す
る。これにより、データ出力端子５３には“Ｈ”レベ
ル、データ出力端子５２には“Ｌ”レベルが出力され
る。
【００１１】そして、上記の状態より、クロック信号１
０２が“Ｈ”レベルに転移しても、ＮＰＮトランジスタ
３および４におけるコレクタ電流比が２：１より１：２
に変わるのみで、前述の従来例の場合と同様に、全く電
流が流れていない回路に電流が流れ、電流が流れている
回路に電流が流れなくなるという動作切替状態の場合と
は異なり、前記電流経路上における寄生容量に対応する
充放電電流が削減される。これにより、抵抗７に流れる
電流の変動値も小さくなり、データ出力端子５２および
５３より出力されるデータ信号１０３および１０４の変
動レベルも削減される。
０２が“Ｈ”レベルに転移しても、ＮＰＮトランジスタ
３および４におけるコレクタ電流比が２：１より１：２
に変わるのみで、前述の従来例の場合と同様に、全く電
流が流れていない回路に電流が流れ、電流が流れている
回路に電流が流れなくなるという動作切替状態の場合と
は異なり、前記電流経路上における寄生容量に対応する
充放電電流が削減される。これにより、抵抗７に流れる
電流の変動値も小さくなり、データ出力端子５２および
５３より出力されるデータ信号１０３および１０４の変
動レベルも削減される。
【００１２】次に、本発明の第２の実施例について説明
する。図２に示されるのは、本実施例を示す回路図であ
る。図２に示されるように、本実施例は、データ入力端
子６１、クロック信号入力端子６４、データ出力端子６
２および６３、電源端子７０および６８、接地端子６
９、リファレンス電源端子６５、６６および６７に対応
して、ＮＰＮトランジスタ２１〜２６および３３〜３７
と、抵抗２７〜３２および３８とを備えて構成され、ラ
ッチ回路を形成している。
する。図２に示されるのは、本実施例を示す回路図であ
る。図２に示されるように、本実施例は、データ入力端
子６１、クロック信号入力端子６４、データ出力端子６
２および６３、電源端子７０および６８、接地端子６
９、リファレンス電源端子６５、６６および６７に対応
して、ＮＰＮトランジスタ２１〜２６および３３〜３７
と、抵抗２７〜３２および３８とを備えて構成され、ラ
ッチ回路を形成している。
【００１３】本実施例においては、ＮＰＮトランジスタ
３３および３５のエミッタサイズを、それぞれ単体にて
ＮＰＮトランジスタ３４および３５よりも大きくして、
任意に設定することができるようにした回路であり、こ
れにより、前述の第１の実施例の場合と同様の動作状態
が実現され、クロック信号１０６におけるレベル転移に
対応して、データ出力端子６２および６３より出力され
るデータ信号１０７および１０８の変動レベルが削減さ
れる。なお、この場合においては、ＮＰＮトランジスタ
３３および３５のエミッタサイズを、ＮＰＮトランジス
タ３４および３６に対して大きい値に設定する場合を例
として説明したが、これとは対照的に、ＮＰＮトランジ
スタ３３および３５に対して、ＮＰＮトランジスタ３４
および３６のエミッタサイズを小さく設定することによ
っても、本発明の適用により、同様の効果が得られるこ
とは云うまでもない。
３３および３５のエミッタサイズを、それぞれ単体にて
ＮＰＮトランジスタ３４および３５よりも大きくして、
任意に設定することができるようにした回路であり、こ
れにより、前述の第１の実施例の場合と同様の動作状態
が実現され、クロック信号１０６におけるレベル転移に
対応して、データ出力端子６２および６３より出力され
るデータ信号１０７および１０８の変動レベルが削減さ
れる。なお、この場合においては、ＮＰＮトランジスタ
３３および３５のエミッタサイズを、ＮＰＮトランジス
タ３４および３６に対して大きい値に設定する場合を例
として説明したが、これとは対照的に、ＮＰＮトランジ
スタ３３および３５に対して、ＮＰＮトランジスタ３４
および３６のエミッタサイズを小さく設定することによ
っても、本発明の適用により、同様の効果が得られるこ
とは云うまでもない。
【００１４】また、前記第１および第２の実施例につい
ては、ラッチ回路を構成するトランジスタとして、ＮＰ
Ｎトランジスタを用いる場合についての説明を行った
が、本発明は、ＮＰＮトランジスタを用いる場合に限定
されるものではなく、ＰＮＰトランジスタを用いる場合
についても有効であることは云うまでもない。
ては、ラッチ回路を構成するトランジスタとして、ＮＰ
Ｎトランジスタを用いる場合についての説明を行った
が、本発明は、ＮＰＮトランジスタを用いる場合に限定
されるものではなく、ＰＮＰトランジスタを用いる場合
についても有効であることは云うまでもない。
【００１５】
【発明の効果】以上説明したように、本発明は、クロッ
ク信号入力に対応する差動増幅部におけるＮＰＮトラン
ジスタ対の双方に常時電流を流しておくことにより、ク
ロック信号のレベル切替時において、電流経路上におい
て生起する寄生容量の充放電に起因する、出力データ信
号におけるレベル変動を抑制することができるという効
果がある。
ク信号入力に対応する差動増幅部におけるＮＰＮトラン
ジスタ対の双方に常時電流を流しておくことにより、ク
ロック信号のレベル切替時において、電流経路上におい
て生起する寄生容量の充放電に起因する、出力データ信
号におけるレベル変動を抑制することができるという効
果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来例を示す回路図である。
１〜６、１３〜１９、２１〜２６、３３〜３７、３９〜
４４、５１〜５３ＮＰＮトランジスタ ７〜１２、２０、２７〜３２、３８、４５〜５０、５４
抵抗
４４、５１〜５３ＮＰＮトランジスタ ７〜１２、２０、２７〜３２、３８、４５〜５０、５４
抵抗
Claims (2)
- 【請求項１】 バイポーラトランジスタにより形成され
るラッチ回路を内蔵する半導体集積回路において、前記
ラッチ回路に含まれるクロック信号を入力とする差動増
幅部に、コレクタおよびエミッタがそれぞれ相互に連結
され、ベースに前記クロック信号が共通入力されて、当
該連結されたエミッタに所定の定電流回路が接続される
第１群のＮ（Ｎは、１以上の整数）個のＮＰＮトランジ
スタと、コレクタおよびエミッタがそれぞれ相互に連結
され、ベースに所定のリファレンス電圧が共通入力され
て、当該連結されたエミッタに前記定電流回路が接続さ
れる第２群のＮ個のＮＰＮトランジスタと、コレクタお
よびエミッタが、前記第１群のＮ個のＮＰＮトランジス
タのコレクタおよびエミッタに、それぞれ対応する状態
で共通接続され、ベースに前記リファレンス電圧が入力
されて、当該連結されたエミッタに前記定電流回路が接
続される第１のＮＰＮトランジスタと、コレクタおよび
エミッタが、前記第２群のＮ個のＮＰＮトランジスタの
コレクタおよびエミッタに、それぞれ対応する状態で共
通接続され、ベースに前記クロック信号が入力されて、
当該連結されたエミッタに前記定電流回路が接続される
第２のＮＰＮトランジスタとを備え、 前記第１群のＮ個のＮＰＮトランジスのタコレクタ電流
と前記第２のＮＰＮトランジスタのコレクタ電流の比を
２：１とし、前記第２群のＮ個のＮＰＮトランジスタの
タコレクタ電流と前記第１のＮＰＮトランジスタのコレ
クタ電流の比も２：１とした ことを特徴とする半導体集
積回路。 - 【請求項２】 バイポーラトランジスタにより形成され
るラッチ回路を内蔵する半導体集積回路において、前記
ラッチ回路に含まれるクロック信号を入力とする差動増
幅部に、エミッタおよびコレクタがそれぞれ相互に連結
され、ベースに前記クロック信号が共通入力されて、当
該連結されたコレクタに所定の定電流回路が接続される
第１群のＮ（Ｎは、１以上の整数）個のＰＮＰトランジ
スタと、エミッタおよびコレクタがそれぞれ相互に連結
され、ベースに所定のリファレンス電圧が共通入力され
て、当該連結されたコレクタに前記定電流回路が接続さ
れる第２群のＮ個のＰＮＰトランジスタと、エミッタお
よびコレクタが、前記第１群のＮ個のＰＮＰトランジス
タのエミッタおよびコレクタに、それぞれ対応する状態
で共通接続され、ベースに前記リファレンス電圧が入力
されて、当該連結されたコレクタに前記定電流回路が接
続される第１のＰＮＰトランジスタと、エミッタおよび
コレクタが、前記第２群のＮ個のＰＮＰトランジスタの
エミッタおよびコレクタに、それぞれ対応する状態で共
通接続され、ベースに前記クロック信号が入力されて、
当該連結されたコレクタに前記定電流回路が接続される
第２のＰＮＰトランジスタとを備え、 前記第１群のＮ個のＰＮＰトランジスタのタコレクタ電
流と前記第２のＰＮＰトランジスタのコレクタ電流の比
を２：１とし、前記第２群のＮ個のＰＮＰトランジスタ
のタコレクタ電流と前記第１のＰＮＰトランジスタのコ
レクタ電流の比も２：１とした ことを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28531691A JP3327938B2 (ja) | 1991-10-31 | 1991-10-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28531691A JP3327938B2 (ja) | 1991-10-31 | 1991-10-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129897A JPH05129897A (ja) | 1993-05-25 |
| JP3327938B2 true JP3327938B2 (ja) | 2002-09-24 |
Family
ID=17689961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28531691A Expired - Fee Related JP3327938B2 (ja) | 1991-10-31 | 1991-10-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3327938B2 (ja) |
-
1991
- 1991-10-31 JP JP28531691A patent/JP3327938B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05129897A (ja) | 1993-05-25 |
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