JP2800461B2 - 零入力電流が低減された高速論理回路およびその方法 - Google Patents

零入力電流が低減された高速論理回路およびその方法

Info

Publication number
JP2800461B2
JP2800461B2 JP3132343A JP13234391A JP2800461B2 JP 2800461 B2 JP2800461 B2 JP 2800461B2 JP 3132343 A JP3132343 A JP 3132343A JP 13234391 A JP13234391 A JP 13234391A JP 2800461 B2 JP2800461 B2 JP 2800461B2
Authority
JP
Japan
Prior art keywords
transistor
terminal
emitter
base
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP3132343A
Other languages
English (en)
Other versions
JPH04227324A (ja
Inventor
ステファン・テイ・フラナガン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Solutions Inc
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Solutions Inc, Motorola Inc filed Critical Motorola Solutions Inc
Publication of JPH04227324A publication Critical patent/JPH04227324A/ja
Application granted granted Critical
Publication of JP2800461B2 publication Critical patent/JP2800461B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/042—Modifications for accelerating switching by feedback from the output circuit to the control circuit
    • H03K17/04213—Modifications for accelerating switching by feedback from the output circuit to the control circuit in bipolar transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
    • H03K17/665—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only
    • H03K17/666—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor
    • H03K17/667—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor using complementary bipolar transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に低い零入力電流し
か必要としない高速論理回路に関し、さらに詳しくはＣ
ＭＯＳトランジスタおよびバイポーラ・トランジスタを
使用する高速論理回路に関する。
【０００２】
【従来の技術】バイポーラ・トランジスタは、速度がき
わめて重要な用途において論理演算を実行するのに役立
つ。バイポーラ・トランジスタの１つの用途はエミッタ
結合論理（ＥＣＬ）技術であり、この技術はきわめて高
速であるが、トランジスタ・トランジスタ論理（ＴＴ
Ｌ）回路技術および相補ＭＯＳ（ＣＭＯＳ）技術など他
の技術に比べて消費電流が多い。製造工程が改善される
につれて、複数の技術を組み合わせてそれぞれの最も良
い特性の利点を享受できるようになった。ＣＭＯＳはＴ
ＴＬまたはＥＣＬと組み合わせて、きわめて高速、かつ
比較的少量の電力しか消費しない回路を提供できる。た
とえば集積回路メモリでは、メモリ・コアがＣＭＯＳ記
憶セルによって構成されるが、入出力回路はＴＴＬ論理
またはＥＣＬ論理によって構成されることが可能であ
る。このメモリはきわめて高速であるが、ＣＭＯＳのみ
の設計に比べてごくわずかしか電力消費量が多くない。
それは、高電力ＴＴＬまたはＥＣＬ回路は、メモリのア
クセス時間を決定する回路、およびメモリセルの多くま
たはすべてで共有される回路に限られているからであ
る。
【０００３】ＣＭＯＳおよびＴＴＬ、またはＣＭＯＳお
よびＥＣＬの各トランジスタを有する回路を製造できる
集積回路プロセス技術の登場によって、ＴＴＬないしＥ
ＣＬの高電力消費を抑制することがより重要となってい
る。図１は、Ｊｏｈｎ Ｇａｌｌａｎｔ著 ＥＤＮ ｖ
ｏｌ．３４，ｎｏ．１７，ｐｐ．７３−８５，８０（１
９８９年８月１７日）の“ＥＣＬ ＩＣｓ Ｐｌａｙ
ａ Ｒｏｌｅ ｉｎＨｉｇｈ−Ｓｐｅｅｄ Ｃｏｍｐｕ
ｔｅｒｓ”に開示された電力消費抑制技術を採用してい
る既知のＥＣＬ回路２０を示す。回路２０は一般に入力
段２２，バイアス段２４および出力段２６によって構成
される。同様に図１に、回路２０の負荷を形成するコン
デンサ２８を示す。入力段２２は、抵抗３０，３１；Ｎ
ＰＮトランジスタ３２，３３，３４；および抵抗３５に
よって構成される。バイアス段２４はＮＰＮトランジス
タ４０，抵抗４１およびコンデンサ４２によって構成さ
れる。出力段２６はＮＰＮトランジスタ５０，５１によ
って構成される。
【０００４】抵抗３０，３１はそれぞれ、“ＶＤＤ”と
標識された電源電圧端子に接続された第１端子、および
第２端子を有する。ＶＤＤは正の電源電圧端子である。
トランジスタ３２は、抵抗３０の第２端子に接続された
コレクタ，入力信号ＶＩＮ＋を受け取るベース，および
エミッタを有する。トランジスタ３３は、抵抗３１の第
２端子に接続されたコレクタ，入力信号ＶＩＮ−を受け
取るベース，およびエミッタを有する。トランジスタ３
４は、トランジスタ３２，３３のエミッタに接続された
コレクタ，“ＶＢＩＡＳ”と標識された基準電圧を受け
取るベース，およびエミッタを有する。抵抗３５は、ト
ランジスタ３４のエミッタに接続された第１端子，およ
び“ＶＳＳ”と標識された電源電圧端子に接続された第
２端子を有する。ＶＳＳは負の電源電圧端子である。ト
ランジスタ４０は、ＶＤＤと標識された電源電圧端子に
接続されたコレクタ，“ＶＣＬＡＭＰ”と標識された電
圧を受け取るベース，およびエミッタを有する。抵抗４
１は、トランジスタ４０のエミッタに接続された第１端
子，およびＶＳＳに接続された第２端子を有する。コン
デンサ４２は、抵抗３０の第２端子に接続された第１端
子，およびトランジスタ４０のエミッタに接続された第
２端子を有する。トランジスタ５０はＶＤＤに接続され
たコレクタ，抵抗３１の第２端子に接続されたベース，
および負荷に結合されたエミッタを有し、前記負荷に
“ＶＯＵＴ”と標識された信号を供給する。ここに示す
のは、トランジスタ５０のエミッタに接続された第１端
子とＶＳＳに接続された第２端子とを有するコンデンサ
２８によって表される容量性負荷である。トランジスタ
５１は、トランジスタ５０のエミッタに接続されたコレ
クタ，トランジスタ４０のエミッタに接続されたベー
ス，およびＶＳＳに接続されたエミッタを有する。
【０００５】動作中、回路２０は、負荷コンデンサ２８
によって表される一次容量性負荷を、ＶＩＮ＋とＶ
ＩＮ−との電圧差に応答して交互に充電・放電する。入
力段２２は、ＶＩＮ＋とＶＩＮ−との電圧差に応答し
て、抵抗３１の第２端子、ならびに抵抗３０の第２端子
上にそれぞれ、真の電圧および補数の電圧を供給する。
ＶＢＩＡＳはトランジスタ３４をバイアスして、電流源
として実質的に動作させる。ＶＩＮ＋の電圧がＶＩＮ−
を越えて上昇すると、トランジスタ３２はトランジスタ
３３より導電性が高くなり、トランジスタ３４のコレク
タの電圧が上昇して、最終的にトランジスタ５０のベー
ス・エミッタ接合を順方向バイアスする。コレクタ・ベ
ース接合は逆方向バイアスされるので、トランジスタ５
０は、トランジスタ５０の電流利得、すなわちβによっ
て決まる充電電流を負荷コンデンサ２８に供給する。ベ
ース・エミッタ・ダイオード・カットイン電圧を“Ｖ
ＢＥ１”と標識するなら、ＶＯＵＴはほぼＶＤＤ−Ｖ
ＢＥＩに上昇する。ただし、抵抗３０の第２端子の電圧
が低下するにつれて、コンデンサ４２の第１端子の電圧
も同様に低下し、コンデンサ４２の第２端子の過剰電荷
は抵抗４１を通じてＶＳＳに放電する。コンデンサ４２
の第２端子の電圧は最終的には低電圧まで低下するが、
トランジスタ４０によって、ＶＣＬＡＭＰ−ＶＢＥ４０
を下回らないように制限される。ここでＶＢＥ４０はト
ランジスタ４０のベース・エミッタ・ダイオードのカッ
トイン電圧を指す。
【０００６】 ＶＩＮ＋がＶＩＮ−以下に低下すると、
トランジスタ３３のコレクタの電圧が低下し、トランジ
スタ５０のベース・エミッタ・ダイオードを逆方向バイ
アスする。トランジスタ３２のコレクタの電圧が上昇す
ると、これに応答してトランジスタ５１のベースの電圧
が、コンデンサ４２の結合効果によって上昇する。トラ
ンジスタ５１のベース・エミッタ接合はここで順方向バ
イアスされ、コレクタ・ベース接合が逆方向バイアスさ
れるので、トランジスタ５１はベース電流のβ倍に応答
して、負荷からＶＳＳに電流を導通する。しかしコンデ
ンサ４２の第２端子の電圧は、抵抗４１内の電流の緩和
およびトランジスタ５１のベース電流の緩和によって低
下する。最終的にトランジスタ５１のベース・エミッタ
接合がもはや順方向バイアスされなくなると、放出電流
はこれ以上負荷コンデンサ２８からＶＳＳに流れること
できなくなる。
【０００７】プルダウン・トランジスタ５１をＶＯＵＴ
が依然論理高にあるときのみ導通状態にすることによっ
て、バイアス手段２４は、コンデンサ２８がトランジス
タ５１によって放電された後、少量の零入力電流が回路
２０に流れるよう保証する。しかしコンデンサ４２は、
ＶＩＮ＋がＶＩＮ−を上回つている間、一定の充電時間
を必要とするため、この方法には制限がある。たとえ
ば、ＶＩＮ＋が論理低から論理高に変化し、ついで即座
に論理低に戻る場合には、コンデンサ２８はトランジス
タ５１をバイアスして負荷を放電させるのに充分なだけ
の再充電ができない。そのため回路２０は、各状態間で
ＶＩＮ＋とＶＩＮ−が即座に切り替わる用途には適して
いない。しかし使用可能な製造技術で他の方法をとれな
いとき、たとえば、使用可能な製造技術がＰＮＰトラン
ジスタ製造能力を含まないときには、このような制限も
許容できることは当業者にとって周知のことである。
【０００８】したがって本発明の目的は零入力電流が低
減された高速論理回路を提供することである。
【０００９】本発明の他の目的は零入力電流が低減され
たＭＯＳ／ＥＣＬ論理回路を提供することである。
【００１０】本発明のさらに他の目的は、真および補数
の信号対を使用することによって、ノイズの影響を受け
にくい諭理ゲートを提供することである。
【００１１】本発明のさらに別の目的は、直列ゲーティ
ングおよびコレクタ・ドッティング（ｃｏｌｌｅｃｔｏ
ｒ ｄｏｔｔｉｎｇ）の両方を使用して論理信号を形成
する方法を供給することである。
【００１２】
【課題を解決するための手段】本発明の上記およびその
他の目的を実現する上で、論理部分、バイアス部分、第
１および第２バイポーラ・トランジスタ、ならびに電流
部分によって構成される回路が、一例として提供され
る。この論理部分は、複数の入力信号間の所定の論理演
算に応答して第１信号および第２信号を供給する。バイ
アス部分は論理部分に結合されており、第２信号に応答
してノードにバイアス電圧を供給する。第１および第２
バイポーラ・トランジスタは第１電源電圧端子と第２電
源電圧端子との間に直列結合され、前記端子間に出力信
号を供給する。第１バイポーラ・トランジスタのベース
は第１信号を受け取り、第２トランジスタのベースはノ
ードに結合される。電流部分はバイアス部分と第２バイ
ポーラ・トランジスタとに結合されており、ノードから
電流を引き込む。１つの実施例では、電流部分は所定の
論理状態になっている出力信号に応答して電流を引き込
む。
【００１３】上記およびその他の目的、特性、および利
点は、添付図面に関連した下記の詳細な説明によってよ
り明確に理解されるだろう。
【００１４】
【実施例】図２は、本発明に基づく高速回路６０の１つ
の実施例を概略図の形で示したものである。回路６０は
入力部分６１，第１出力部分６２，第２出力部分６３お
よび電流部分６４によって構成される。同様に図２に示
すのが負荷コンデンサ６５および負荷コンデンサ６６で
ある。負荷コンデンサ６５，６６はそれぞれ、本発明を
理解する上で役に立つ理想化された負荷を示している。
実際には、回路６０は、一次容量性であるが抵抗成分を
有する負荷に結合する。入力部分６１は抵抗７１，７
２，７３；ＮＰＮトランジスタ７４，７５；Ｎチャンネ
ル・トランジスタ７６；抵抗８２，８３；ＮＰＮトラン
ジスタ８４，８５；およびＮチャンネル・トランジスタ
８６によって構成される。第１出力部分６２はＮＰＮト
ランジスタ９０；抵抗９１，９２；ＰＮＰトランジスタ
９３；ＮＰＮトランジスタ９４；およびダイオード９５
によって構成される。第２出力部分６３は、ＮＰＮトラ
ンジスタ１００；抵抗１０１，１０２；ＰＮＰトランジ
スタ１０３；ＮＰＮトランジスタ１０４；およびダイオ
ード１０５によって構成される。電流部分６４は、Ｎチ
ャンネル・トランジスタ９６，１０６；Ｐチャンネル・
トランジスタ１１０〜１１３；ＮＰＮトランジスタ１１
４〜１１７；およびＮチャンネル・トランジスタ１１８
によって構成される。
【００１５】入力部分６１では、抵抗７１は“ＶＤＤ”
と標識された電源電圧端子に接続された第１端子，およ
び第２端子を有する。ＶＤＤは正の電源電圧端子であ
る。抵抗７２は、抵抗７１の第２端子に接続された第１
端子，およびノード７７に接続された第２端子を有す
る。抵抗７３は、抵抗７１の第２端子に接続された第１
端子，およびノード７８に接続された第２端子を有す
る。トランジスタ７４は、抵抗７２の第２端子に接続さ
れたコレクタ，“ＶＩＮ＋”と標識された入力信号を受
け取るベース，およびエミッタを有する。トランジスタ
７５は、抵抗７３の第２端子に接続されたコレクタ，
“ＶＩＮ−”と標識された信号を受け取るベース，およ
びトランジスタ７４のエミッタに接続されたエミッタを
有する。トランジスタ７６は、トランジスタ７４，７５
のエミッタに接続されたドレイン，“ＮＢＩＡＳ”と標
識された信号を受け取るゲート，および“ＶＳＳ”と標
識された電源電圧端子に接続された第２電流電極を有す
る。ＶＳＳは負の電源電圧端子である。抵抗８２はＶ
ＤＤに接続された第１端子，およびノード８７に接続さ
れた第２端子を有する。抵抗８３は、ＶＤＤに接続され
た第１端子，およびノード８８に接続された第２端子を
有する。トランジスタ８４は、抵抗８２の第２端子に接
続されたコレクタ，ＶＩＮ＋を受け取るベース，および
エミッタを有する。トランジスタ８５は、抵抗８３の第
２端子に接続されたコレクタ，ＶＩＮ−を受け取るベー
ス，およびトランジスタ８４のエミッタに接続されたエ
ミッタを有する。トランジスタ８６は、トランジスタ８
４，８５のエミッタに接続されたドレイン，ＮＢＩＡＳ
を受け取るゲート，およびＶＳＳに接続された第２電流
電極を有する。
【００１６】第１出力部分６２において、トランジスタ
９０は、ＶＤＤに接続されたコレクタ，ノード７８に接
続されたベース，およびエミッタを有する。抵抗９１
は、トランジスタ９０のエミッタに接続された第１端
子，および負荷コンデンサ６５に接続された第２端子を
有する。抵抗９２は、抵抗９１の第２端子に接続された
第１端子、および第２端子を有する。トランジスタ９３
は、抵抗９２の第２端子に接続されたエミッタ，ノード
９７に結合されたベース，およびＶＳＳに接続されたコ
レクタを有する。トランジスタ９４は、ＶＤＤに接続さ
れたコレクタ，ノード８８に接続されたベース，および
エミッタを有する。ダイオード９５は、トランジスタ９
４のエミッタに接続された正端子，およびトランジスタ
９３のベースに接続された負端子を有する。
【００１７】第２出力部分６３において、トランジスタ
１００は、ＶＤＤに接続されたコレクタ，ノード７７に
接続されたベース，およびエミッタを有する。抵抗１０
１はトランジスタ１００のエミッタに接続された第１端
子，および負荷コンデンサ６６に接続された第２端子を
有する。抵抗１０２は、抵抗１０１の第２端子に接続さ
れた第１端子，および第２端子を有する。トランジスタ
１０３は、抵抗１０２の第２端子に接続されたエミッ
タ，ノード１０７に結合されたベース，およびＶＳＳに
接続されたコレクタを有する。トランジスタ１０４は、
ＶＤＤに接続されたコレクタ，ノード８７に接続された
ベース，およびエミッタを有する。ダイオード１０５
は、トランジスタ１０４のエミッタに接続された正端
子，およびトランジスタ１０３のベースに接続された負
端子を有する。
【００１８】電流部分６４において、トランジスタ９６
は、ダイオード９５の負端子に接続されたコレクタ，ベ
ース，およびＶＳＳに接続されたエミッタを有する。ト
ランジスタ１０６は、ダイオード１０５の負端子に接続
されたコレクタ，ベース，およびＶＳＳに接続されたエ
ミッタを有する。トランジスタ１１０は、ＶＤＤに接続
されたソース，ゲート，およびドレインを有する。トラ
ンジスタ１１１は、ＶＤＤに接続されたソース，トラン
ジスタ１１０のゲートに接続されたゲート，およびトラ
ンジスタ１１０，１１１のゲートに接続されたドレイン
を有する。トランジスタ１１２は、ＶＤＤに接続された
ソース，ゲート，およびトランジスタ１１２のゲートに
接続されたドレインを有する。トランジスタ１１３は、
ＶＤＤに接続されたソース，トランジスタ１１２のドレ
インに接続されたゲート，およびドレインを有する。ト
ランジスタ１１４は、トランジスタ１１０のドレインに
接続されたコレクタ，トランジスタ１０６のベースおよ
びトランジスタ１１４のコレクタに接続されたベース，
ならびにＶＳＳに接続されたエミッタを有する。トラン
ジスタ１１５は、トランジスタ１１１のドレインに接続
されたコレクタ，負荷コンデンサ６６の第１端子に接続
されたベース，およびエミッタを有する。トランジスタ
１１６は、トランジスタ１１２のドレインに接続された
コレクタ，負荷コンデンサ６５の第１端子に接続された
ベース，およびトランジスタ１１５のエミッタに接続さ
れたエミッタを有する。トランジスタ１１７は、トラン
ジスタ１１３のドレインに接続されたコレクタ，トラン
ジスタ９６のベースおよびトランジスタ１１７のコレク
タに接続されたベース、およびＶＳＳに接続されたエミ
ッタを有する。トランジスタ１１８は、トランジスタ１
１５，１１６のエミッタに接続されたドレイン，ＮＢＩ
ＡＳを受け取るゲート，およびＶＳＳに接続されたソー
スを有する。
【００１９】回路６０は、２つの相補入力信号の比較に
応答して、ＥＣＬ論理レベルで相補出力信号を供給す
る。出力信号は、低い零入力電流を維持しながら供給さ
れるが、図１の回路２０に関連した入力信号のスイッチ
ング周波数に対して制限はない。第１に、ＰＮＰトラン
ジスタ９３，１０３がＮＰＮトランジスタの代わりに使
用される。第２に、トランジスタ９４，１０４およびダ
イオード９５，１０５は、トランジスタ９３，１０３の
ベース電圧を調節して、ＰＮＰトランジスタ９３，１０
３のバイアス・ポイントを適正に設定する。第３に、電
流部分６４はトランジスタ９３，１０３にベース電流を
供給し、電流を導通して、出力信号が依然論理高電圧で
あるときだけ個々の負荷を放電する。第４に、差動増幅
器６１Ａと６１Ｂとを切り離し、直列抵抗７１を挿入す
ることによって、出力段のＮＰＮトランジスタとＰＮＰ
トランジスタの両方が同時に導通状態になる（クローバ
ー現象：ｃｒｏｗｂａｒｒｉｎｇとして知られる）場合
に発生する大電流を防止する。回路６０は、ＶＩＮ＋お
よびＶＩＮ−上で差動入力信号を受け取り、かつ真の出
力信号ＶＯＵＴおよび相補出力信号反転ＶＯＵＴを供給
するため、この回路６０がシンメトリーであることはす
ぐに分かる。別の実施例では、単端入力信号をＶＩＮ＋
の代わりに受け取ることができ、ＶＩＮ−は基準電圧に
よって供給される。また、単一の出力信号も供給でき
る。この場合、電流部分６４の左半分または右半分、お
よび対応する出力部分を削除できる。
【００２０】入力部分６１はＶＩＮ＋およびＶＩＮ−上
で差動電圧を受け取り、これに応答してノード７７，７
８，８７，８８上に電圧を供給する。ＶＩＮ＋およびＶ
ＩＮ−は、論理高電圧または論理低電圧のいずれかで供
給されるデジタル信号である。ＶＩＮ＋論理高で、Ｖ
ＩＮ−が論理低である場合には、ノード７８，８８の電
圧は論理高で供給され、ノード７７，８７の電圧は論理
低で供給される。ＶＩＮ−が論理高で、ＶＩＮ＋が論理
低である場合には、ノード７７，８７の電圧は論理高で
あり、ノード７８，８８の電圧は論理低である。ただ
し、論理関数は信号間で実行され、ノード７７，７８，
８７，８８に適切な電圧を供給できる。ここで論理比較
演算が実施されている。入力部分６１は、２つのＥＣＬ
／ＭＯＳ差動増幅器６１Ａ，６１Ｂによって構成されて
おり、これらの増幅器は、追加の抵抗７１が増幅器６１
ＡおよびＶＤＤに対して直列に挿入されているところだ
け異なっている。抵抗７１は、ＶＯＵＴが論理高のとき
に、トランジスタ９０のベースの電圧をトランジスタ９
３のベースの電圧以下に低下させ、これによってクロー
バー電流を削減する。この相違を除き、増幅器６１Ａと
６１Ｂの動作は同一であるので、両方の増幅器の動作は
増幅器６１Ａについて説明する。また、回路６０は、Ｖ
ＩＮ−がＶＩＮ＋を上回るときに反転ＶＯＵＴを供給す
るのと同じ方法で、ＶＩＮ＋がＶＩＮ−を上回るときに
ＶＯＵＴを供給するので、ＶＯＵＴの供給についてのみ
説明する。
【００２１】信号ＮＢＩＡＳは、ＭＯＳトランジスタ７
６をバイアスして、定電流源として機能させる。ついで
ＶＩＮ＋とＶＩＮ−の差によって、どのトランジスタを
介して定電流の実質的すべてが流れるか決定され、その
ためノード７７，７８上の電圧が決定される。ＶＩＮ＋
がＶＩＮ−を上回るとき、トランジスタ７４は、トラン
ジスタ７６を介して流れる定電流の実質的すべてを導通
し、抵抗７２の第２端子の電圧が下がる。これと対照的
に、比較的少ない電流がトランジスタ７５および抵抗７
３を通って流れ、そのためノード７８の電圧が上昇す
る。従って、ノード７８は増幅器６１Ａの正の出力端子
に、ノード７７は増幅器６１Ａの負端子になる。ノード
７８の電圧が上昇するにつれて、トランジスタ９０のベ
ース・エミッタ接合が順方向バイアスされ、電流は、Ｖ
ＯＵＴがほぼＶＤＤ−ＶＢＥ１になるまで負荷コンデン
サに流れ込む。ここでＶＢＥ１はトランジスタ９０のベ
ース・エミッタ・ダイオードのカットイン電圧を表す。
しかし、トランジスタ７６によって供給された電流は抵
抗７１の電圧低下を引き起こし、そのため、抵抗７１の
第２端子の電圧はＶＤＤを若干下回る。
【００２２】同様に、ノード８８の電圧も上昇し、ベー
ス・エミッタ接合９４も順方向バイアスされる。ダイオ
ード９５のために、トランジスタ９３のベース電圧は、
トランジスタ９４のベース電流による電圧低下を無視し
て、ほぼＶＤＤ−２ＶＢＥ１に等しくなる。（単純化す
るため、その他すべてのトランジスタのカットイン電圧
はＶＢＥ１に等しいと仮定するが、これは必ずしも真実
ではない）。ＶＯＵＴはＶＤＤ−ＶＢＥ１を下回ってい
るので、トランジスタ９３のエミッタ・ベース接合の電
圧はＶＢＥ１を下回り、エミッタ・ベース接合の電圧は
カットイン電圧を下回り、電流はトランジスタ９３を介
して流れない。また電流部分６４では、ＶＯＵＴが高い
とき、トランジスタ１１６のベース・エミッタ接合が順
方向バイアスされる。トランジスタ１１８は定電流源で
あり、そのためトランジスタ１１２，１１６を介して実
質的にすべての電流を流す。電流はトランジスタ１１
３，１１７を介して鏡映され、ついでトランジスタ９６
を介して鏡映される。トランジスタ９６を介して流れる
電流は、トランジスタ９４およびダイオード９５によっ
て供給される。
【００２３】 ＶＩＮ−がＶＩＮ＋を上回ると、トラン
ジスタ７５はトランジスタ７６を介して流れる定電流の
実質的すべてを導通し、ノード７８の電圧が低下する。
トランジスタ９０のベース・エミッタ接合は逆方向バイ
アスされ、電流は負荷に流れなくなる。ノード８８の電
圧も低下し、トランジスタ９４のベース・エミッタ接合
を逆方向バイアスする。ＶＯＵＴが一時的に論理高であ
るため、トランジスタ９６は依然電流を鏡映している。
トランジスタ９３のベースの電圧が低下し、トランジス
タ９３のエミッタ・ベース接合が順方向バイアスされ
て、トランジスタ９６によって導通された電流を負荷か
ら引き込む。トランジスタ９３が負荷から電流を引き込
むにつれて、コンデンサ６５が放電し、ＶＯＵＴが低下
する。トランジスタ９６は、反転ＶＯＵＴがＶＯＵＴを
上回るまで、電流を鏡映し続ける。反転ＶＯＵＴがＶ
ＯＵＴを上回った時点で、実質的に電流が流れなくな
る。これは、トランジスタ９０，９３のベース・エミッ
タ接合がともに逆方向バイアスされているからである。
トランジスタ９６が電流の導通を停止すると、トランジ
スタ９３のベースの電圧が上昇し、エミッタ・ベース・
ダイオードが逆方向バイアスされ、これ以上電流は流れ
なくなる。
【００２４】回路６０は、図１の回路２０と４つの主要
な点で異なっている。第１に、直列に接続されている２
つのＮＰＮトランジスタの代わりに、ＮＰＮ−ＰＮＰト
ランジスタ対が出力段として使用されている。プルダウ
ン・トランジスタとしてＰＮＰデバイスを使用すること
によって、零入力電流が大幅に低減する。これは、電流
がコレクタからエミッタに流れずに、負荷からエミッタ
・ベース・ダイオードに流れるからであり、ここでもし
電流がコレクタからエミッタに流れると、負荷が放電
し、かつＶＯＵＴが論理低になった後でも、絶えずベー
ス電流を必要とする。第２に、トランジスタ９４および
ダイオード９５は、図１の回路２０の場合と同様に、再
充電時間もしくは回復時間の必要なしに、トランジスタ
９３の適切なバイアス点を設定する。第３に、電流部分
６４は、ＶＯＵＴの電圧に応答して負荷から電流を能動
的に引き込み、これによって、スイッチングの間のみ電
流が流れるようにする。別の実施例では、電流部分６４
を、ノード９７とＶＳＳとの間の抵抗およびノードＶ１
０７とＶＳＳとの間の抵抗に置き換えることができる。
ただし、このような実施例では、消費電流が多くなり、
電流部分６４の電流を能動的に鏡映するという利点を失
うことになる。第４に、差動増幅器６１Ａと６１Ｂとを
切り離し、ＶＤＤと差動増幅器６１Ａとの間に直列に抵
抗７１を挿入することによって、トランジスタ９０，９
３の両方が同時に導通状態または部分的導通状態である
場合に発生するような電流のクローバー現象を防止する
のに役立つ。第２出力部分６３は第１出力部分６２の単
なる鏡像に過ぎないことは明かである。また抵抗９１，
９２、および１０１，１０２は信頼性を高めるために設
けられており、他の実施例では削除できる。
【００２５】図３は、図２の回路の対応部分の代わりに
用いられたとき、本発明に基づき零入力回路が低減され
た高速論理回路の第２実施例となる回路を概略図で示し
たものである。図３は、２つの入力信号とその補数とを
受け取り、かつ前記２つの入力信号の真および補数の論
理積信号を表す出力を提供する入力部分６１’を示す。
入力部分６１’は図２の入力部分６１の代わりになるも
のであり、上述同様に、クローバー電流から保護する。
入力部分６１’を、真の入力信号のみを受け取るよう
に、あるいは真の出力信号または補数の出力信号のいず
れかのみを供給するように作ることができるのは明かで
ある。
【００２６】入力部分６１’は、第１部分１２０および
第２部分１２１によって構成される。第１部分１２０
は、ＡおよびＢの論理積を表すノード７８’に出力電圧
を供給し、ＡおよびＢの論理積の補数を表すノード７
７’に出力電圧を供給する。第２部分１２１は、Ａおよ
びＢの論理積を表すノード８８’に出力電圧を供給し、
ＡおよびＢの論理積の補数を表すノード８７’に出力電
圧を供給する。ただし、対応するノードの対である７
７，８７および７８，８８はそれぞれ、入力信号Ａ，Ｂ
に対して同じ論理関係を有するが、個別のものであり、
異なる信号特性を有する電圧を供給する。また第１部分
１２０に抵抗が付加され、図２の回路６０と同様、クロ
ーバー電流を防止する。第１部分１２０は、抵抗１３
０，１３１，１３２；ＮＰＮトランジスタ１３３，１３
４，１３５，１３６；Ｎチャンネル・トランジスタ１３
７；ＮＰＮトランジスタ１４０；ダイオード１４１；抵
抗１４２；ＮＰＮトランジスタ１４３；ダイオード１４
４；および抵抗１４５によって構成される。第２部分１
２１は、抵抗１５１，１５２；ＮＰＮトランジスタ１５
３，１５４，１５５，１５６；Ｎチャンネル・トランジ
スタ１５７；ＮＰＮトランジスタ１６０；ダイオード１
６１；抵抗１６２；ＮＰＮトランジスタ１６３；ダイオ
ード１６４；および抵抗１６５によって構成される。
【００２７】第１部分１２０において、抵抗１３０は、
ＶＤＤに接続された第１端子、および第２端子を有す
る。抵抗１３１は、抵抗１３０の第２端子に接続された
第１端子、およびノード７７’に接続された第２端子を
有する。抵抗１３２は、抵抗１３０の第２端子に接続さ
れた第１端子、およびノード７８’に接続された第２端
子を有する。トランジスタ１３３は、抵抗１３１の第２
端子に接続されたコレクタ、“Ａ”と標識された第１入
力信号を受け取るベース、およびエミッタを有する。ト
ランジスタ１３４は、抵抗１３２の第２端子に接続され
たコレクタ、“反転Ａ”と標識された第１入力信号の補
数を受け取るベース、およびトランジスタ１３３のエミ
ッタに接続されたエミッタを有する。トランジスタ１３
５は、トランジスタ１３３，１３４のエミッタに接続さ
れたコレクタ、ベース、およびエミッタを有する。トラ
ンジスタ１３６は、ノード７８’に接続されたコレク
タ、ベース、およびトランジスタ１３５のエミッタに接
続されたエミッタを有する。トランジスタ１３７は、ト
ランジスタ１３５，１３６のエミッタに接続されたドレ
イン、ＮＢＩＡＳを受け取るゲート、およびＶＳＳに接
続されたソースを有する。トランジスタ１４０は、Ｖ
ＤＤに接続されたコレクタ、“Ｂ”と標識された第２入
力信号を受け取るベース、およびエミッタを有する。ダ
イオード１４１は、トランジスタ１４０のエミッタに接
続された正端子、およびトランジスタ１３５のベースに
接続された負端子を有する。抵抗１４２は、ダイオード
１４１の負端子に接続された第１端子、およびＶＳＳに
接続された第２端子を有する。トランジスタ１４３は、
ＶＤＤに接続されたコレクタ、“反転Ｂ”と標識された
第２入力信号の補数を受け取るベース、およびエミッタ
を有する。ダイオード１４４は、トランジスタ１４３の
エミッタに接続された正端子、およびトランジスタ１３
６のベースに接続された負端子を有する。抵抗１４５
は、ダイオード１４４の負端子に接続された第１端子、
およびＶＳＳに接続された第２端子を有する。
【００２８】 第２部分１２１において、抵抗１５１
は、ＶＤＤに接続された第１端子、およびノード８７’
に接続された第２端子を有する。抵抗１５２は、ＶＤＤ
に接続された第１端子、およびノード８８’に接続され
た第２端子を有する。トランジスタ１５３は、抵抗１５
１の第２端子に接続されたコレクタ、Ａを受け取るベー
ス、およびエミッタを有する。トランジスタ１５４は、
抵抗１５２の第２端子に接続されたコレクタ、反転Ａを
受け取るベース、およびトランジスタ１５３のエミッタ
に接続されたエミッタを有する。トランジスタ１５５
は、トランジスタ１５３，１５４のエミッタに接続され
たコレクタ、ベース、およびエミッタを有する。トラン
ジスタ１５６は、ノード８８’に接続されたコレクタ、
ベース、およびトランジスタ１５５のエミッタに接続さ
れたエミッタを有する。トランジスタ１５７は、トラン
ジスタ１５５，１５６のエミッタに接続されたドレイ
ン、ＮＢＩＡＳを受け取るゲート、およびＶＳＳに接続
されたソースを有する。トランジスタ１６０は、ＶＤＤ
に接続されたコレクタ、Ｂを受け取るベース、およびエ
ミッタを有する。ダイオード１６１は、トランジスタ１
６０のエミッタに接続された正端子、およびトランジス
タ１５５のベースに接続された負端子を有する。抵抗１
６２は、ダイオード１６１の負端子に接続された第１端
子、およびＶＳＳに接続された第２端子を有する。トラ
ンジスタ１６３は、ＶＤＤに接続されたコレクタ、反転
Ｂを受け取るベース、およびエミッタを有する。ダイオ
ード１６４は、トランジスタ１６３のエミッタに接続さ
れた正端子、トランジスタ１５６のベースに接続された
負端子を有する。抵抗１６５は、ダイオード１６４の負
端子に接続された第１端子、およびＶＳＳに接続された
第２端子を有する。
【００２９】入力部分６１’は、信号Ａ，Ｂに対して論
理積演算を実行し、この信号Ａ，Ｂは、論理補数反転
Ａ，反転Ｂと共に入力される。ノード７７’，７８’，
８７’，８８’は、図２の回路６０のノード７７，７
８，８７，８８に対応し、また入力部分６１’が図２の
入力部分６１の代わりに用いられるとき、ＶＯＵＴおよ
び反転ＶＯＵＴは、ＡおよびＢの論理積の真のおよび補
数の出力信号となる。入力部分６１’は、直列ゲーティ
ングおよびコレクタ・ドッティング（ｃｏｌｌｅｃｔｏ
ｒ ｄｏｔｔｉｎｇ）を組み合わせることによって、従
来のＥＣＬ技術の改良を提供する。直列ゲーティングと
は、エミッタ結合トランジスタ対を他のエミッタ結合ト
ランジスタ対と直列に挿入し、かつ実質的にカスケード
接続する技術である。入力部分６１’において、トラン
ジスタ１３５，１３６は、エミッタ結合トランジスタ対
を形成し、レベルシフトされた信号Ｂ，反転Ｂを受け取
る。エミッタ結合トランジスタ対の第１トランジスタで
あるトランジスタ１３５と直列されているのが、別のエ
ミッタ結合トランジスタ対１３３，１３４であり、信号
Ａ，反転Ａを受け取る。トランジスタ１３３，１３４の
上部エミッタ結合対がＶＤＤに抵抗結合され、ＶＳＳへ
の電流引き込みは、下部エミッタ結合トランジスタ対の
エミッタに結合される。コレクタ・ドッティングとは、
第２エミッタ結合対の第２トランジスタ１３４のコレク
タを、第１エミッタ結合対の第２トランジスタ１３６の
コレクタに結合する技術である。ノード７８’，７７の
出力信号はそれぞれ、トランジスタ１３４，１３３のコ
レクタに供給される。
【００３０】入力部分６１’は、直列ゲーティング技術
とコレクタ・ドッティング技術を組み合わせたものであ
り、これは高速論理回路にとって特に利点を有する。第
１に、直列ゲーティングをコレクタ・ドッティングと組
み合わせることによって、真の出力信号と補数の出力信
号との両方を供給し、特定用途で必要とされる反転遅延
を節減する。第２に、これらの技術を組み合わせること
によって、真の入力信号と補数の入力信号とを使用して
回路を組むことができ、これは基準レベルに対してノイ
ズを低減する。
【００３１】図４は、高速回路６０’の第２実施例をブ
ロック図で表したもので、図２の回路６０の入力部分６
１に代えて、図３の入力部分６１’を用いている。回路
６０’は、どのように図３の入力部分６１’が、図２の
高速回路６０の入力部分６１の代わりに用いられて、本
発明の別の実施例を形成するか理解するのに役立つ。回
路６０’は、４つのブロックによって構成される。すな
わち、図３の場合と同じ参照番号の入力部分６１’；お
よび図２の場合と同じ参照番号の第１出力部分６２，第
２出力部分６３および電流部分６４である。入力部分６
１’は論理積演算を実行し、信号Ａ，反転Ａ，Ｂ，反転
Ｂを受け取る。入力部分６１’は、上記のように、出力
信号をノード７７’，７８’，８７’，８８’に結合す
る。第１出力部分６２は、図２に示すノード７８，８８
ではなく、ノード７８’，８８’に結合される。これに
応答して、第１出力部分６２は、図２に示した方法で、
ＡおよびＢの論理積として“ＶＯＵＴ’”と標識された
信号を供給する。同様に、第２出力部分６３は、図２に
示すノード７７および８７ではなく、ノード７７’，８
７’に結合される。これに応答して、第２出力部分６３
は、ＡおよびＢの論理積の補数として“反転
ＶＯＵＴ’”と標識された信号を供給する。電流部分６
４はノード９７，１０７に結合され、同様にＶＯＵＴ’
および反転ＶＯＵＴ’を受け取る。入力部分６１’は、
本発明の別の実施例を示し、ここで入力部分６１’にお
いて異なる機能が提供されている。ただし、回路６０，
６０’は、入力部分によって提供できる機能を完全に包
括することを意図してはおらず、その他の多くの機能も
可能である。
【００３２】
【発明の効果】以上より、ＭＯＳとバイポーラ・トラン
ジスタとを使用する、零入力電流が低減された高速回路
について説明してきたことが明かである。この回路は、
入力段、出力段、および電流部分によって構成される。
１つの実施例における入力段は、入力信号とその補数と
の差に応答して、出力電圧を供給する２つのＥＣＬ差動
増幅器によって構成される。出力段は、正の電源電圧端
子と負の電源電圧端子との間にあるＰＮＰプルダウン・
トランジスタと直列に結合されたＮＰＮプルアップ・ト
ランジスタによって構成され、前記２端子間に出力信号
を供給する。１つの実施例では、出力電圧信号は、プル
アップ・トランジスタとプルダウン・トランジスタとの
間で直列に結合された２つの抵抗間に供給される。また
出力段はバイアス部分によって構成され、プルダウン・
トランジスタのバイアス電圧を適正に設定する。電流部
分は出力信号の電圧を検出し、かつ出力信号が低に切り
替わったときに出力部分から電流を引き込む。この回路
は、ＰＮＰプルダウン・トランジスタを使用し、かつ電
圧が論理低に達してはじめて導通状態になるようにトラ
ンジスタを動的にバイアスすることによって、零入力電
流を低減する。
【００３３】本発明は好適な実施例に関連して説明して
きたが、本発明は多くの方法で修正でき、上記に具体的
に説明したもの以外に多くの実施例が可能であること
は、当業者にとって明かであろう。したがって、添付の
クレームには、本発明の真の精神と適応範囲とに該当す
る本発明のすべての変形例が含まれるものとする。
【図面の簡単な説明】
【図１】従来技術に従った、零入力電流が低減されたＥ
ＣＬ回路を概略図で示したものである。
【図２】本発明に従った、零入力電流が低減された高速
回路の１つの実施例を概略図で示したものである。
【図３】本発明に従った回路を概略図で示したもので、
この回路は、図２の回路の対応部分の代わって用いられ
たときに、本発明に基づき零入力電流が低減された高速
回路の第２実施例を形成する回路である。
【図４】図３の回路を図２の回路の対応部分に置き換え
た高速回路の第２実施例をブロック図で示したもので
る。
【符合の説明】
６０ 回路 ６１ 入力部分 ６１Ａ，６１Ｂ 増幅器 ６２ 第１出力部分 ６３ 第２出力部分 ６４ 電流部分 ６５，６６ コンデンサ ７１，７２，７３ 抵抗 ７４，７５，７６ トランジスタ ７７，７８ ノード ８２，８３ 抵抗、８４，８５，８６ トランジスタ ８７，８８ ノード ９０，９３，９４，９６・・トランジスタ ９１，９２ 抵抗 ９５ ダイオード ９７ ノード １００，１０３，１０４，１０６，１１４ トランジス
タ １０１，１０２ 抵抗 １０５ ダイオード １０７ ノード、 １１０，１１１，１１２，１１３，１１５，１１６，１
１７，１１８ トランジスタ １２０ 第１部分 １２１ 第２部分 １３０，１３１，１３２ 抵抗 １３３，１３４，１３５，１３６，１３７，１４０，１
４３ トランジスタ １４１，１４４ ダイオード １４２，１４５，１５１，１５２，１６２，１６５ 抵
抗 １５３，１５４，１５５，１５６，１５７，１６０，１
６３ トランジスタ １６１，１６４ ダイオード
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/00 - 19/23

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の入力信号間で所定の論理演算を実
    行し、かつ前記所定の論理演算に応答して第１電圧の第
    １信号および第２電圧の第２信号を供給する論理手段で
    あって、ここで前記第１電圧が前記第２電圧を下回ると
    ころの前記論理手段； 前記論理手段に結合され、前記第２信号に応答してノー
    ドにバイアス電圧を供給するバイアス手段； 第１電源電圧端子と第２電源電圧端子との間に直列結合
    され、前記２端子間に出力信号を供給する第１および第
    ２バイポーラ・トランジスタであって、該第１バイポー
    ラ・トランジスタのベースが前記第１信号を受け取り、
    該第２トランジスタのベースが前記ノードに結合され、
    ここで前記第１および第２バイポーラ・トランジスタが
    反対の導電タイプであるところの前記第１および第２バ
    イポーラ・トランジスタ；ならびに前記バイアス手段と
    前記第２バイポーラ・トランジスタとに結合され、前記
    ノードから電流を引き込む電流手段； によって構成されることを特徴とする回路。
  2. 【請求項２】 真の入力信号と補数の入力信号との差に
    応答して、第１差信号および該第１差信号を上回る第２
    差信号を供給する入力手段； 前記入力手段に結合され、前記第２差信号に応答してノ
    ードにバイアス電圧を供給するバイアス手段； 第１電源電圧端子と第２電源電圧端子との間に直列結合
    され、前記２端子間に出力信号を供給する第１および第
    ２バイポーラ・トランジスタであって、該第１バイポー
    ラ・トランジスタのベースが前記第１差信号を受け取
    り、該第２トランジスタのベースが前記ノードに結合さ
    れ、ここで該第１バイポーラ・トランジスタがＮＰＮバ
    イポーラ・トランジスタであり、該第２バイポーラ・ト
    ランジスタがＰＮＰバイポーラ・トランジスタであると
    ころの前記第１および第２バイポーラ・トランジスタ；
    ならびに前記バイアス手段と前記第２バイポーラ・トラ
    ンジスタとに結合され、前記出力信号が所定の論理状態
    であるときに前記ノードから電流を引き込む電流手段；
    によって構成されることを特徴とする回路。
JP3132343A 1990-03-26 1991-03-25 零入力電流が低減された高速論理回路およびその方法 Expired - Lifetime JP2800461B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/498,530 US5043602A (en) 1990-03-26 1990-03-26 High speed logic circuit with reduced quiescent current
US498530 1990-03-26

Publications (2)

Publication Number Publication Date
JPH04227324A JPH04227324A (ja) 1992-08-17
JP2800461B2 true JP2800461B2 (ja) 1998-09-21

Family

ID=23981452

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3132343A Expired - Lifetime JP2800461B2 (ja) 1990-03-26 1991-03-25 零入力電流が低減された高速論理回路およびその方法

Country Status (2)

Country Link
US (1) US5043602A (ja)
JP (1) JP2800461B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5124591A (en) * 1990-09-04 1992-06-23 International Business Machines Corporation Low power push pull driver
US5309039A (en) * 1992-09-29 1994-05-03 Motorola, Inc. Power supply dependent input buffer
US5289055A (en) * 1992-11-17 1994-02-22 At&T Bell Laboratories Digital ECL bipolar logic gates suitable for low-voltage operation
US6002268A (en) * 1993-01-08 1999-12-14 Dynachip Corporation FPGA with conductors segmented by active repeaters
US5355035A (en) * 1993-01-08 1994-10-11 Vora Madhukar B High speed BICMOS switches and multiplexers
US5546045A (en) * 1993-11-05 1996-08-13 National Semiconductor Corp. Rail to rail operational amplifier output stage
FR2724073A1 (fr) * 1994-08-31 1996-03-01 Sgs Thomson Microelectronics Circuit logique a etages differentiels
US6552577B1 (en) * 2000-02-16 2003-04-22 Analog Devices, Inc. Differential emitter-coupled logic buffer having reduced power dissipation
JP3704703B2 (ja) * 2001-07-10 2005-10-12 ソニー株式会社 可変利得増幅器
US6788103B1 (en) * 2002-08-06 2004-09-07 Aeluros, Inc. Activ shunt-peaked logic gates

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3458719A (en) * 1965-10-14 1969-07-29 Ibm Threshold logic switch with a feed-back current path
JPS556992A (en) * 1978-06-30 1980-01-18 Ibm Current drive circuit
KR890004212B1 (en) * 1983-07-08 1989-10-27 Fujitsu Ltd Complementary logic circuit
JPS6068721A (ja) * 1983-09-22 1985-04-19 Fujitsu Ltd Ｅｃｌ回路
US4737663A (en) * 1984-03-01 1988-04-12 Advanced Micro Devices, Inc. Current source arrangement for three-level emitter-coupled logic and four-level current mode logic
KR900000830B1 (ko) * 1984-06-25 1990-02-17 후지쑤 가부시끼가이샤 상보형(相補型) Bi-MIS 게이트 회로
JPH01130388A (ja) * 1987-11-16 1989-05-23 Nec Corp 半導体記憶装置
JPH01259623A (ja) * 1988-04-08 1989-10-17 Toshiba Corp 非飽和型論理回路
KR920009870B1 (ko) * 1988-04-21 1992-11-02 삼성반도체통신 주식회사 Bi-CMOS 인버터 회로
JPH01295508A (ja) * 1988-05-23 1989-11-29 Mitsubishi Electric Corp 出力回路
US4845385A (en) * 1988-06-21 1989-07-04 Silicon Connections Corporation BiCMOS logic circuits with reduced crowbar current
US4980582A (en) * 1989-02-03 1990-12-25 National Semiconductor Corporation High speed ECL input buffer for vertical fuse arrays
US4939393A (en) * 1989-10-02 1990-07-03 Motorola Inc. ECL to TTL/CMOS translator using a single power supply

Also Published As

Publication number Publication date
JPH04227324A (ja) 1992-08-17
US5043602A (en) 1991-08-27

Similar Documents

Publication Publication Date Title
US4845386A (en) Bi-MOS logic circuit having a totem pole type output buffer section
EP0367612B1 (en) Load controlled ECL transient driver
EP0305098A2 (en) CMOS to ECL output buffer
JP2800461B2 (ja) 零入力電流が低減された高速論理回路およびその方法
JP2647014B2 (ja) ＢｉＣＭＯＳ論理回路
JPH0257733B2 (ja)
US5315176A (en) Differential ECL circuit
US5155392A (en) Low di/dt BiCMOS output buffer with improved speed
JPS62132419A (ja) センス増幅器
US5059827A (en) ECL circuit with low voltage/fast pull-down
US6114874A (en) Complementary MOS level translating apparatus and method
JP2728013B2 (ja) ＢｉＣＭＯＳ論理ゲート回路
JPH03128526A (ja) エミッタフォロワ回路
JPH0636570A (ja) 半導体記憶装置のセンスアンプ回路
US5767702A (en) Switched pull down emitter coupled logic circuits
US5852367A (en) Speed enhanced level shifting circuit utilizing diode capacitance
US4845387A (en) Non-stacked ECL type and function
US5334886A (en) Direct-coupled PNP transistor pull-up ECL circuits and direct-coupled complementary push-pull ECL circuits
US5006730A (en) BIMOS logic gates
JP2953005B2 (ja) Ｂｉ―ＣＭＯＳ回路
JP3207951B2 (ja) Ｃｍｏｓからｅｃｌへのレベル変換器
US5446400A (en) GTL compatible BICMOS input stage
JPH0795045A (ja) 半導体集積回路
JP2551586B2 (ja) インタフエ−ス回路
JP2792279B2 (ja) Ｃｍｌ出力を有するｂｉｃｍｏｓ論理回路