JPS6068721A - Ｅｃｌ回路 - Google Patents
Ｅｃｌ回路Info
- Publication number
- JPS6068721A JPS6068721A JP58175974A JP17597483A JPS6068721A JP S6068721 A JPS6068721 A JP S6068721A JP 58175974 A JP58175974 A JP 58175974A JP 17597483 A JP17597483 A JP 17597483A JP S6068721 A JPS6068721 A JP S6068721A
- Authority
- JP
- Japan
- Prior art keywords
- ecl
- collector
- circuit
- ecl circuit
- protection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000006378 damage Effects 0.000 abstract description 12
- 230000000694 effects Effects 0.000 abstract description 4
- 238000001378 electrochemiluminescence detection Methods 0.000 description 36
- 238000010586 diagram Methods 0.000 description 16
- 230000015556 catabolic process Effects 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000005611 electricity Effects 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000000700 radioactive tracer Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｔＡＩ 発明の技術分野
本発明はＥ ＣＬ （Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ ）回路。
Ｌｏｇｉｃ ）回路。
特に、ＥＣＬ用の静電破壊防止に適切な保護素子を設け
たＥＣＬ回路に関するものである。
たＥＣＬ回路に関するものである。
ｔＢｌ 技術の背景と問題点
一般にバイポーラ型集債回路は、ＭＯＳのものに比べて
静電気に対する破壊に強い。しかし近年。
静電気に対する破壊に強い。しかし近年。
特にＥＣＬ回路の静電破壊耐圧は、高速化のため接合が
浅くなり、また微細パターン化が進んできていることか
ら、低下してきており、対策が望まれている。
浅くなり、また微細パターン化が進んできていることか
ら、低下してきており、対策が望まれている。
第１図はＥＣＬ回路の基本回路例、２１２図は壜・１図
図示回路の論理図、第３図は従来のＥＣＬ回路の保護素
子の例を示す。
図示回路の論理図、第３図は従来のＥＣＬ回路の保護素
子の例を示す。
第１図に図示したＥＣＬの基本回路は、Ｎ−２図図示の
如き論理機能を有する。すなわち、２人力り、Ｉｇに対
して、出力Ｘ、Ｘは、以下の論理となる。
如き論理機能を有する。すなわち、２人力り、Ｉｇに対
して、出力Ｘ、Ｘは、以下の論理となる。
Ｘ＝ ＩＩ＋Ｌ
Ｘ＝ Ｌ＋ｌ２
ＥＣＬの入力端子への入力１１．Ｉ２は、トランジスタ
Ｔｓ 、 Ｔ！のベースに入る。このことから、電源が
加えられていない場合、 Ｖｃｃに対しマイナスの電荷
には、トランジスタＴ Ｉ 、 ’ｌ’ ｚのベース・
エミッタ間接合およびベース・コレクタ間接合が。
Ｔｓ 、 Ｔ！のベースに入る。このことから、電源が
加えられていない場合、 Ｖｃｃに対しマイナスの電荷
には、トランジスタＴ Ｉ 、 ’ｌ’ ｚのベース・
エミッタ間接合およびベース・コレクタ間接合が。
逆バイアスとなる。一方＋ ＶＯ２に対しプラスの電荷
には、上記２つの接合は、順バイアスとなる。
には、上記２つの接合は、順バイアスとなる。
なお、基板とＶ ｃ ｃとの間には％４ｙ１図に示す如
き寄生タイオードＤが通常形成されている。ＥＣＬ回路
の入力端子は、逆バイアス時においで、ブレークダウン
時に高温が生じで、配線用金属層とシリコン基体とが共
晶反応を起こし、電気的に短絡しでしまうことから、プ
ラスの電荷よりもマイナスの電荷による静電破壊に弱い
。
き寄生タイオードＤが通常形成されている。ＥＣＬ回路
の入力端子は、逆バイアス時においで、ブレークダウン
時に高温が生じで、配線用金属層とシリコン基体とが共
晶反応を起こし、電気的に短絡しでしまうことから、プ
ラスの電荷よりもマイナスの電荷による静電破壊に弱い
。
ＥＣＬ回路の出力端子についでは、第１図図示回路にお
ける抵抗Ｒｐ１．Ｒｐ２が、チップ内にはなく、出力ト
ランジスタＴ ４ 、 Ｔ ｓのエミッタが直接外部端
子に出でいる点に特徴がある。この出力端子へｒ ＶＣ
ｌｃに対してマイナスの電圧が印加された場合＋Ｔ４あ
るいはＴ ｓのベース・エミッタＪｌｉは、順バイアス
となるが、プラスの電荷に対しでは、逆バイアスとなる
。従って、ＥＣＬ回路の出力端子は、マイナスの電荷よ
りもプラスの電荷による静電破壊に弱い。
ける抵抗Ｒｐ１．Ｒｐ２が、チップ内にはなく、出力ト
ランジスタＴ ４ 、 Ｔ ｓのエミッタが直接外部端
子に出でいる点に特徴がある。この出力端子へｒ ＶＣ
ｌｃに対してマイナスの電圧が印加された場合＋Ｔ４あ
るいはＴ ｓのベース・エミッタＪｌｉは、順バイアス
となるが、プラスの電荷に対しでは、逆バイアスとなる
。従って、ＥＣＬ回路の出力端子は、マイナスの電荷よ
りもプラスの電荷による静電破壊に弱い。
ところで、ＥＣＬ回路の静電破壊の要因について、大き
く分けると、以下の種類がある。
く分けると、以下の種類がある。
■ 端子から内部への配線の溶断による断線。
■ エミッタ・ベース間の接合部の破壊。
■ ベース・コレクタ間の接合部の破壊。
■ 端子から内部への配線とバルク間の絶縁膜の破壊。
上記■の要因に対しては・端子から内部への配線の電流
を抑えることが必要であり、上記■の要因に対しては、
端子に加わる電圧を小さく抑えるか、酸化膜等の絶縁膜
の膜厚を厚くすることが必要である。上記■と■の要因
に対しては、静電気が印加された場合、接合で消費され
る電力を小さく抑えることが必要となる。
を抑えることが必要であり、上記■の要因に対しては、
端子に加わる電圧を小さく抑えるか、酸化膜等の絶縁膜
の膜厚を厚くすることが必要である。上記■と■の要因
に対しては、静電気が印加された場合、接合で消費され
る電力を小さく抑えることが必要となる。
従来１例えば第３図イ）または（ロ）図示の如き静電破
壊防止のための素子が用いられている。これらの素子は
、 ＶＥＥ側に接続されで、端子にマイナスの電荷が印
加された場合に、電荷を通過させる。
壊防止のための素子が用いられている。これらの素子は
、 ＶＥＥ側に接続されで、端子にマイナスの電荷が印
加された場合に、電荷を通過させる。
しかし、従来の上記保護素子は、破壊耐圧がそれほど大
きくはなく、ｆ、た素子をＶＲＥ側に接続しなければな
らないので、詩にＥＣＬゲートアレイを構成する場合、
使用しにくいという欠点を有している。
きくはなく、ｆ、た素子をＶＲＥ側に接続しなければな
らないので、詩にＥＣＬゲートアレイを構成する場合、
使用しにくいという欠点を有している。
（Ｃ）発明の目的と構成
本発明は上記問題点の解決を図り、静電破壊耐圧が大き
く、特にＥＣＬゲートアレイ等に最適な静電破壊防止素
子が（＝ｊ加されたＥＣＬ回路を提供する口とを目的と
しでいる。そのため１本発明のＥＣＬ回路は、エミッタ
が共通接続されたトランジスタを有し、且つ入力端子又
は出力端子にエミッタが接続され、高電位側電源にコレ
クタが接続された保護トランジスタを有し、該高電位側
電源と該入力端子又は該出力端子間の電圧を所定の範囲
内にクランプするようにしたことを特徴としている。以
下図面を参照しつつ実施例に従って説明する。
く、特にＥＣＬゲートアレイ等に最適な静電破壊防止素
子が（＝ｊ加されたＥＣＬ回路を提供する口とを目的と
しでいる。そのため１本発明のＥＣＬ回路は、エミッタ
が共通接続されたトランジスタを有し、且つ入力端子又
は出力端子にエミッタが接続され、高電位側電源にコレ
クタが接続された保護トランジスタを有し、該高電位側
電源と該入力端子又は該出力端子間の電圧を所定の範囲
内にクランプするようにしたことを特徴としている。以
下図面を参照しつつ実施例に従って説明する。
（Ｄ＋ 発明の実施例
２・４図は本発明の一実施例構成を説明するための等価
回路図、第５図は本発明の要部の実施態様を示す等価回
路図、第６図は本発明に係る保護素子の電圧・電流特性
図、オフ図は本発明に係る保護素子の例の構造説明図、
Ａｆ８図ないし′：Ａ１１１図は本発明を用いたＥＣＬ
ゲートアレイの例、１１１２図は本発明実施例の効果を
試験するために用いた回路、第１３図は本発明を用いた
他の一実施例等価回路図を示す。
回路図、第５図は本発明の要部の実施態様を示す等価回
路図、第６図は本発明に係る保護素子の電圧・電流特性
図、オフ図は本発明に係る保護素子の例の構造説明図、
Ａｆ８図ないし′：Ａ１１１図は本発明を用いたＥＣＬ
ゲートアレイの例、１１１２図は本発明実施例の効果を
試験するために用いた回路、第１３図は本発明を用いた
他の一実施例等価回路図を示す。
図中、■は静電破壊を防止する保護素子、２はＥＣＬ基
本回路Ｉ Ｔｏは保護トランジスタ＋ Ｖｃａは高電位
側電源を表わす。
本回路Ｉ Ｔｏは保護トランジスタ＋ Ｖｃａは高電位
側電源を表わす。
例えば″Ａ１４図図示の如く１本発明に係る静電破壊を
防止するための保護素子１は、ＥＣＬ基本回路２の入力
端子と、接地される高電位側の電源ＶｃＣとの間に設け
られる。また１図示省略するが、出力側についても、必
要に応じて同様な保護素子１を出力端子と、電源Ｖｃｃ
との間に設けてよい。なお、ＥＣＬ基本回路２は、第１
図または牙４図に示したもののほか１種々の態様をとり
得る。保護トランジスタＴｏのコレクタは、電源Ｖｃｃ
に接続され、エミッタは、入力端子すなわちＥＣＬ基本
回路２における差動対のトランジスタＴ１のベースに接
続される。１呆護トランジスタＴｏのベースは、必要に
応じて抵抗Ｒ１を介しで、ＥＣＬ基本回路２の入力端子
に導かれる。
防止するための保護素子１は、ＥＣＬ基本回路２の入力
端子と、接地される高電位側の電源ＶｃＣとの間に設け
られる。また１図示省略するが、出力側についても、必
要に応じて同様な保護素子１を出力端子と、電源Ｖｃｃ
との間に設けてよい。なお、ＥＣＬ基本回路２は、第１
図または牙４図に示したもののほか１種々の態様をとり
得る。保護トランジスタＴｏのコレクタは、電源Ｖｃｃ
に接続され、エミッタは、入力端子すなわちＥＣＬ基本
回路２における差動対のトランジスタＴ１のベースに接
続される。１呆護トランジスタＴｏのベースは、必要に
応じて抵抗Ｒ１を介しで、ＥＣＬ基本回路２の入力端子
に導かれる。
保護素子１は１例えば第５図に示したようなバリエーシ
ョンをとり得る。″）Ｖ５図イ）の場合、保護トランジ
スタＴｏのベースは、抵抗を入れずに端子に接続されて
いる。しかし、この場合でも、ベース抵抗が１通常ある
程度、寄生的に入る。なお。
ョンをとり得る。″）Ｖ５図イ）の場合、保護トランジ
スタＴｏのベースは、抵抗を入れずに端子に接続されて
いる。しかし、この場合でも、ベース抵抗が１通常ある
程度、寄生的に入る。なお。
ベース・コレクタ間または他の部分には２図示の如き寄
生ダイオードＤが通常形成される。他の例も同様である
。第５図（ロ）図示の如く、ベースと端子間に適当な抵
抗Ｒ１を入れることにより、サスティン電流を低く抑え
、電圧を早い時期にクランプすることができる。ただし
、感度は悪くなるので、ＥＣＬ回路に必要な特性の条件
により、適宜。
生ダイオードＤが通常形成される。他の例も同様である
。第５図（ロ）図示の如く、ベースと端子間に適当な抵
抗Ｒ１を入れることにより、サスティン電流を低く抑え
、電圧を早い時期にクランプすることができる。ただし
、感度は悪くなるので、ＥＣＬ回路に必要な特性の条件
により、適宜。
選択すればよい。また、ｇｙ５図し号図示の如く１通常
ＥＣＬの発振防止のためによく用いられる入力抵抗Ｒ２
を利用してもよい。
ＥＣＬの発振防止のためによく用いられる入力抵抗Ｒ２
を利用してもよい。
また、構造が多少複雑になるが、′Ａｆ５図に）図示の
如く、ベースにショットキ・ダイオードを接続してもよ
く、第５図０９図示の如く、保護トランジスタＴｏ と
して、ショットキ・クランプ付のトランジスタを用いる
こともできる。′Ａ１５図（へ）図示の如＜１％護）ラ
ンジスタＴｏのベースを開放状態にしても、ある程度の
効果が得られるが、この場合、一般に製造バラツキによ
り、トランジスタのＶＣＥＯ耐圧に不安定性が増大する
。
如く、ベースにショットキ・ダイオードを接続してもよ
く、第５図０９図示の如く、保護トランジスタＴｏ と
して、ショットキ・クランプ付のトランジスタを用いる
こともできる。′Ａ１５図（へ）図示の如＜１％護）ラ
ンジスタＴｏのベースを開放状態にしても、ある程度の
効果が得られるが、この場合、一般に製造バラツキによ
り、トランジスタのＶＣＥＯ耐圧に不安定性が増大する
。
″Ａ−５図ピ）を代表とする保護素子１の電圧・電流特
性は１例えば第６図図示の如くになる。Ａ１６図におい
て、横軸の電圧Ｖは、端子からＹｅＣ側をみた電圧を表
わし、縦軸の電流Ｉは＋ ＶＯ２側から保護素子１を通
って端子に流れる電流を表わしている。この場合、ザス
テイン電圧は約２０Ｖ、サスティン電流は約５０＝ａＡ
となっているが！−５図（ロ）等に示した抵抗Ｒｔ に
より、もしくは寄生的にベース抵抗が入るので、トラン
ジスタ・パターンにより、それらの値が大きく影響され
る。
性は１例えば第６図図示の如くになる。Ａ１６図におい
て、横軸の電圧Ｖは、端子からＹｅＣ側をみた電圧を表
わし、縦軸の電流Ｉは＋ ＶＯ２側から保護素子１を通
って端子に流れる電流を表わしている。この場合、ザス
テイン電圧は約２０Ｖ、サスティン電流は約５０＝ａＡ
となっているが！−５図（ロ）等に示した抵抗Ｒｔ に
より、もしくは寄生的にベース抵抗が入るので、トラン
ジスタ・パターンにより、それらの値が大きく影響され
る。
例えば入力端子に、 Ｖｃａに刻してマイナスの大ぎな
静電気が印加された場合＋ Ｖ２Ｏと端子間の電圧Ｖは
、２０Ｖを超えることはなく、保護トランジスタＴｏが
オン状態となって、電流■がＶｃｃから端子へ流れるた
め、ＥＣＬの被保護回路からの電流の流出が抑止される
。また、入力端子に＋Ｖｃｃに対して正の電荷が印加さ
れた場合には、ダイオード特性により、電圧Ｖは例えば
１１以内に抑えられる。
静電気が印加された場合＋ Ｖ２Ｏと端子間の電圧Ｖは
、２０Ｖを超えることはなく、保護トランジスタＴｏが
オン状態となって、電流■がＶｃｃから端子へ流れるた
め、ＥＣＬの被保護回路からの電流の流出が抑止される
。また、入力端子に＋Ｖｃｃに対して正の電荷が印加さ
れた場合には、ダイオード特性により、電圧Ｖは例えば
１１以内に抑えられる。
オフ図げ）は、Ａ−７図しｊの等価回路で示される保護
素子の平面パターンの例、オフ図（ロ）は、その図示Ａ
−Ａ’における断面構造の例を示している。図中、１０
はベース・コンタクト、１１はエミッタ・コンタクト、
１２は抵抗コンタクトを表わしている。また、１３は第
１層目の金属配線層、１４はベース領域、１５はエミッ
タ拡散層、１６はコレクタ埋没拡散層、１７は基板、１
８は絶縁膜を表わしている。凶かられかるように、この
実施例の場合、保護トランジスタＴ、のベースは、Ｐ形
の抵抗領域を経て、端子に接続される金属配線層１３に
導かれでいる。
素子の平面パターンの例、オフ図（ロ）は、その図示Ａ
−Ａ’における断面構造の例を示している。図中、１０
はベース・コンタクト、１１はエミッタ・コンタクト、
１２は抵抗コンタクトを表わしている。また、１３は第
１層目の金属配線層、１４はベース領域、１５はエミッ
タ拡散層、１６はコレクタ埋没拡散層、１７は基板、１
８は絶縁膜を表わしている。凶かられかるように、この
実施例の場合、保護トランジスタＴ、のベースは、Ｐ形
の抵抗領域を経て、端子に接続される金属配線層１３に
導かれでいる。
次に、、Ｎ−７図に図示した構造をもつ保護素子１が用
いられているＥＣＬゲートアレイのパターン例を説明す
るう 第８図は、配線をしていない状態のＥＣＬゲートアレイ
の例を示している。図中、２０は２１７図に図示した保
護素子、２１は出力トランジスタ。
いられているＥＣＬゲートアレイのパターン例を説明す
るう 第８図は、配線をしていない状態のＥＣＬゲートアレイ
の例を示している。図中、２０は２１７図に図示した保
護素子、２１は出力トランジスタ。
２２はＶＥＲ電源配線、２３は内部ゲート領域。
２４はＶｃａ電源パッドを表わしでいる。
′：Ａ１９図は、２１８図図示ＥＣＬゲートアレイの第
１層金属配線層のパターン例を示している。図示 、斜
線が付された部分が１１通常アルミニウム層による配線
である。各入出力パッドは、保護素子のエミッタに接続
されるとともに、ベースに導かれる抵抗に接続され、出
力トランジスタのエミッタ。
１層金属配線層のパターン例を示している。図示 、斜
線が付された部分が１１通常アルミニウム層による配線
である。各入出力パッドは、保護素子のエミッタに接続
されるとともに、ベースに導かれる抵抗に接続され、出
力トランジスタのエミッタ。
または内部に設けられてい６人カトランジスタのベース
に接続されている。
に接続されている。
第１０図は、第９図に対応するＥＣＬゲートアレイのス
ルーホール層を示す図であって、符号′■゛Ｈが付され
た部分がスルーホールを表わしているつ第１１図は、第
９図および第１０図に対応するＥＣＬゲートアレイの″
Ａ−２層金属耐金属配線層−ン例を示しでいる。３１９
図と同様に図示斜線が付された部分が、アルミニウム層
による配線である。
ルーホール層を示す図であって、符号′■゛Ｈが付され
た部分がスルーホールを表わしているつ第１１図は、第
９図および第１０図に対応するＥＣＬゲートアレイの″
Ａ−２層金属耐金属配線層−ン例を示しでいる。３１９
図と同様に図示斜線が付された部分が、アルミニウム層
による配線である。
特にＶｃｃ′ｒ１１源配線は＋ ’１．ｃ ？［源パッ
ド２４から。
ド２４から。
内部ゲート領域の周囲に設けられた各出力トランジスタ
のコレクタに与えられている。
のコレクタに与えられている。
Ａ１８図ないしＮ−１１図に示されているように。
通常ゲートアレイでは、出力用エミッタフォロア・トラ
ンジスタが、入出力パッドに近接して、内部領域の周辺
に設けられるのが普通である。そこで１本発明に係る保
護素子を、入出力パッドに隣接して、その内側に配置す
れば、出力用エミツタフォロア・トランジスタへのＶｃ
ｃ配線が９通常。
ンジスタが、入出力パッドに近接して、内部領域の周辺
に設けられるのが普通である。そこで１本発明に係る保
護素子を、入出力パッドに隣接して、その内側に配置す
れば、出力用エミツタフォロア・トランジスタへのＶｃ
ｃ配線が９通常。
図示の如く行われでいるので、保護素子のＶｃａへの配
線が極めて容易である。保護素子を出力トランジスタと
同じコレクタの島に入れれば、自動的にＶｃｃ配線がな
されることになる。
線が極めて容易である。保護素子を出力トランジスタと
同じコレクタの島に入れれば、自動的にＶｃｃ配線がな
されることになる。
２１５図イ）で示される保護素子を、被保護回路の入力
端子および出力端子にそれぞれ付けた場合の効果を、Ｎ
１１２図図示の試験回路を用いて、Ｍ Ｉ Ｌスタンダ
ードの測定方法により試験したところ。
端子および出力端子にそれぞれ付けた場合の効果を、Ｎ
１１２図図示の試験回路を用いて、Ｍ Ｉ Ｌスタンダ
ードの測定方法により試験したところ。
以下の結果が得られた。なお、試験は、まずスイッチ５
ＷｅＡ側にセットし、容Ｒ１００ｐＦのコンデンサに充
電し２次にスイッチ５Ｗ８Ｂ側に切り換えて、直列抵抗
１．５にΩを経由して放電する操作を、電源電圧を徐々
に変化させて繰り返し、カーブトレーサで監視するよう
にして行われた。
ＷｅＡ側にセットし、容Ｒ１００ｐＦのコンデンサに充
電し２次にスイッチ５Ｗ８Ｂ側に切り換えて、直列抵抗
１．５にΩを経由して放電する操作を、電源電圧を徐々
に変化させて繰り返し、カーブトレーサで監視するよう
にして行われた。
（１）入力端子の破壊耐圧
■ ｆ保護素子がない場合。
α） プラス（対Ｖｃｃ ）の電荷に対して、５００Ｖ
０ｂ）マイ°ナスの電荷に対して、−２５０Ｖ。
０ｂ）マイ°ナスの電荷に対して、−２５０Ｖ。
■ 保護素子がある場合。
α）プラスの電荷に対して、１８００Ｖ。
ｂ）マイナスの電荷に対して、−９００Ｖ。
（２）出力端子の破壊耐圧
■ 保護素子がない場合。
α）プラスの電荷に対して、６００Ｖ。
ｂ）マイナスの電荷に対して、−１５００Ｖ。
■ 保護素子がある場合。
α）プラスの電荷に対して、３．０００Ｖ以上。
ｂ）マイナスの電荷に対して、−３０００Ｖ以下。
なお２本発明は、′Ａ１４図図示の如きＥＣＬ回路に適
用が限られるわけではなく１例えば第１３図に示すよう
に、入力Ａと入力Ｂとの論理積が出力Ｘに現われるよう
なシリーズゲート回路節、広く適用が可能であることは
言うまでもない。
用が限られるわけではなく１例えば第１３図に示すよう
に、入力Ａと入力Ｂとの論理積が出力Ｘに現われるよう
なシリーズゲート回路節、広く適用が可能であることは
言うまでもない。
ｔＥｌ 発明の詳細
な説明した如く本発明によれば、静電気に対する破壊耐
圧が大幅に改善され、しかも簡単な構成で製造が容易で
あり、特にＥＣＬゲートアレイに有効な、静電破壊防止
がなされたＥＣＬ回路を１是供することができる。
圧が大幅に改善され、しかも簡単な構成で製造が容易で
あり、特にＥＣＬゲートアレイに有効な、静電破壊防止
がなされたＥＣＬ回路を１是供することができる。
メ・１図はＥＣＬ回路の基本回路例、第２図は第１図図
示回路の論理図、３１３図は従来のＥＣＬ回路の保護素
子の例Ｊｙ４図は本発明の一実施例構成を説明するため
の等価回路図、第５図は本発明の要部の実施態様を示す
等価回路図、第６図は本発明に係る保護素子の電圧・電
流特性図、オフ図は本発明に係る保護素子の例の構造説
明図、２・８図ないし″）１１１図は本発明を用いたＥ
ＣＬゲートアレイの例、第１２図は本発明実施例の効果
を試験するために用いた回路、第１３図は本発明を用い
た他の一実施例等価回路を示す。 図中、１は静電破壊を防止する保護素子、２はＥＣＬ基
本回路、ＴＯは保護トランジスタ、 ＶＣＣは高電位側
電源を表わす。 特許出願人 富士通株式会社 代理人弁理士 森 甲 寛（外１名） 才１膓 才Ｃ図 ｔｐ 才１図 Ｆ−鍬は ｒ−１７ オδｍ ｉ”＋ｍ 才１０１’ｌｒ −１１ｍ 才１３閏
示回路の論理図、３１３図は従来のＥＣＬ回路の保護素
子の例Ｊｙ４図は本発明の一実施例構成を説明するため
の等価回路図、第５図は本発明の要部の実施態様を示す
等価回路図、第６図は本発明に係る保護素子の電圧・電
流特性図、オフ図は本発明に係る保護素子の例の構造説
明図、２・８図ないし″）１１１図は本発明を用いたＥ
ＣＬゲートアレイの例、第１２図は本発明実施例の効果
を試験するために用いた回路、第１３図は本発明を用い
た他の一実施例等価回路を示す。 図中、１は静電破壊を防止する保護素子、２はＥＣＬ基
本回路、ＴＯは保護トランジスタ、 ＶＣＣは高電位側
電源を表わす。 特許出願人 富士通株式会社 代理人弁理士 森 甲 寛（外１名） 才１膓 才Ｃ図 ｔｐ 才１図 Ｆ−鍬は ｒ−１７ オδｍ ｉ”＋ｍ 才１０１’ｌｒ −１１ｍ 才１３閏
Claims (2)
- （１） エミッタが共通接続されたトランジスタを有し
、且つ入力端子又は出力端子にエミッタが接続され、高
電位側電源にコレクタが接続された保護トランジスタを
有し、該高電位側電源と該入力端子又は該出力端子間の
電圧を所定の範囲内にクランプするようにしたことを特
徴とするＥＣＬ回路。 - （２） 上記保護トランジスタのコレクタは、同シコレ
クタの島内にある被保護回路の出力トランジスタのコレ
クタを共用していることを特徴とする特許請求の範囲％
ｙ （１）項記載のＥＣＬ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175974A JPS6068721A (ja) | 1983-09-22 | 1983-09-22 | Ｅｃｌ回路 |
| DE8484306402T DE3483932D1 (de) | 1983-09-22 | 1984-09-19 | Halbleiteranordnung mit schutzelementen. |
| EP84306402A EP0136868B1 (en) | 1983-09-22 | 1984-09-19 | Semiconductor device with protective elements |
| KR8405786A KR890004796B1 (en) | 1983-09-22 | 1984-09-21 | Semiconductor device with protective elements |
| US07/316,532 US4918563A (en) | 1983-09-22 | 1989-02-27 | ECL gate array semiconductor device with protective elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175974A JPS6068721A (ja) | 1983-09-22 | 1983-09-22 | Ｅｃｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6068721A true JPS6068721A (ja) | 1985-04-19 |
| JPH0526368B2 JPH0526368B2 (ja) | 1993-04-15 |
Family
ID=16005496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175974A Granted JPS6068721A (ja) | 1983-09-22 | 1983-09-22 | Ｅｃｌ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4918563A (ja) |
| EP (1) | EP0136868B1 (ja) |
| JP (1) | JPS6068721A (ja) |
| KR (1) | KR890004796B1 (ja) |
| DE (1) | DE3483932D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04227324A (ja) * | 1990-03-26 | 1992-08-17 | Motorola Inc | 零入力電流が低減された高速論理回路およびその方法 |
| JP2017152719A (ja) * | 2012-05-30 | 2017-08-31 | 日本テキサス・インスツルメンツ株式会社 | 集積回路における双方向ｅｓｄ保護のための装置及び方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1217298B (it) * | 1985-05-30 | 1990-03-22 | Sgs Thomson Microelectronics | Dispositivo di protezione da scariche elettrostatiche,in particolare per circuiti integrati bipolari |
| GB2185621B (en) * | 1985-10-29 | 1988-12-14 | Plessey Co Plc | Protection structures |
| JP2569053B2 (ja) * | 1987-06-26 | 1997-01-08 | キヤノン株式会社 | イメ−ジセンサ |
| FR2625046B1 (fr) * | 1987-12-22 | 1996-06-07 | Sgs Thomson Microelectronics | Carte a puce protegee contre les decharges electrostatiques |
| KR920010596B1 (ko) * | 1989-12-16 | 1992-12-10 | 삼성전자 주식회사 | Npn 트랜지스터의 래치전압을 이용한 정전내력향상 래터럴 pnp 트랜지스터 |
| IT1244209B (it) * | 1990-12-20 | 1994-07-08 | Sgs Thomson Microelectronics | Circuito di controllo di caratteristiche tensione/corrente particolarmente per la protezione di transistori di potenza |
| US5150187A (en) * | 1991-03-05 | 1992-09-22 | Vlsi Technology, Inc. | Input protection circuit for cmos devices |
| US5359211A (en) * | 1991-07-18 | 1994-10-25 | Harris Corporation | High voltage protection using SCRs |
| GB2277197B (en) * | 1993-04-13 | 1997-08-27 | Motorola Inc | Voltage protection arrangement |
| JPH0722928A (ja) * | 1993-06-24 | 1995-01-24 | Nec Corp | 半導体集積回路装置 |
| US5625280A (en) * | 1995-10-30 | 1997-04-29 | International Business Machines Corp. | Voltage regulator bypass circuit |
| US5663860A (en) * | 1996-06-28 | 1997-09-02 | Harris Corporation | High voltage protection circuits |
| US7264417B1 (en) * | 2006-03-23 | 2007-09-04 | Nasatka Barrier, Inc. | Vehicle barrier system, and related method |
| JP5595751B2 (ja) * | 2009-03-11 | 2014-09-24 | ルネサスエレクトロニクス株式会社 | Ｅｓｄ保護素子 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780829A (en) * | 1980-11-06 | 1982-05-20 | Mitsubishi Electric Corp | Output protecting circuit device |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL176322C (nl) * | 1976-02-24 | 1985-03-18 | Philips Nv | Halfgeleiderinrichting met beveiligingsschakeling. |
| US4100561A (en) * | 1976-05-24 | 1978-07-11 | Rca Corp. | Protective circuit for MOS devices |
| JPS60953B2 (ja) * | 1977-12-30 | 1985-01-11 | 富士通株式会社 | 半導体集積回路装置 |
| JPS5563871A (en) * | 1978-11-06 | 1980-05-14 | Nec Corp | Protector for field-effect transistor with insulated gate |
| US4278897A (en) * | 1978-12-28 | 1981-07-14 | Fujitsu Limited | Large scale semiconductor integrated circuit device |
| US4282556A (en) * | 1979-05-21 | 1981-08-04 | Rca Corporation | Input protection device for insulated gate field effect transistor |
| JPS5679463A (en) * | 1979-12-03 | 1981-06-30 | Matsushita Electronics Corp | Semiconductor integrated circuit |
| JPS5696851A (en) * | 1979-12-27 | 1981-08-05 | Fujitsu Ltd | Static breakdown preventive element |
| JPS577151A (en) * | 1980-06-17 | 1982-01-14 | Nec Corp | Monolithic ic circuit |
| SE423659B (sv) * | 1980-09-26 | 1982-05-17 | Ericsson Telefon Ab L M | Kopplingsanordning |
| JPS5835963A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 集積回路装置 |
| US4567500A (en) * | 1981-12-01 | 1986-01-28 | Rca Corporation | Semiconductor structure for protecting integrated circuit devices |
| JPS58115844A (ja) * | 1981-12-28 | 1983-07-09 | Fujitsu Ltd | 半導体装置 |
| FR2527039A1 (fr) * | 1982-05-14 | 1983-11-18 | Inf Milit Spatiale Aeronaut | Dispositif de protection d'un dispositif electronique contre les tensions engendrees par un champ electromagnetique |
-
1983
- 1983-09-22 JP JP58175974A patent/JPS6068721A/ja active Granted
-
1984
- 1984-09-19 EP EP84306402A patent/EP0136868B1/en not_active Expired - Lifetime
- 1984-09-19 DE DE8484306402T patent/DE3483932D1/de not_active Expired - Fee Related
- 1984-09-21 KR KR8405786A patent/KR890004796B1/ko not_active IP Right Cessation
-
1989
- 1989-02-27 US US07/316,532 patent/US4918563A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780829A (en) * | 1980-11-06 | 1982-05-20 | Mitsubishi Electric Corp | Output protecting circuit device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04227324A (ja) * | 1990-03-26 | 1992-08-17 | Motorola Inc | 零入力電流が低減された高速論理回路およびその方法 |
| JP2017152719A (ja) * | 2012-05-30 | 2017-08-31 | 日本テキサス・インスツルメンツ株式会社 | 集積回路における双方向ｅｓｄ保護のための装置及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0136868A2 (en) | 1985-04-10 |
| EP0136868A3 (en) | 1987-02-04 |
| DE3483932D1 (de) | 1991-02-21 |
| JPH0526368B2 (ja) | 1993-04-15 |
| US4918563A (en) | 1990-04-17 |
| EP0136868B1 (en) | 1991-01-16 |
| KR890004796B1 (en) | 1989-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0032046B1 (en) | Circuitry for protecting a semiconductor device against static electricity | |
| US4875130A (en) | ESD low resistance input structure | |
| JPS6068721A (ja) | Ｅｃｌ回路 | |
| US7186594B2 (en) | High voltage ESD-protection structure | |
| KR910009355B1 (ko) | Mos형 반도체장치의 입력보호회로 | |
| US5977594A (en) | Protecting circuit for a semiconductor circuit | |
| JPH06177330A (ja) | 半導体装置 | |
| JPS63147357A (ja) | 静電気放電保護回路 | |
| JP3492666B2 (ja) | 半導体装置のｅｓｄ保護回路 | |
| JPH07283405A (ja) | 半導体装置の保護回路 | |
| JP2822915B2 (ja) | 半導体装置 | |
| EP0042581B1 (en) | Integrated circuit | |
| JPH07211510A (ja) | 半導体装置 | |
| JPS5967670A (ja) | 半導体装置 | |
| US6891206B2 (en) | Lateral thyristor structure for protection against electrostatic discharge | |
| JPH08306872A (ja) | Ｍｏｓ入力保護回路 | |
| JPS5879743A (ja) | モノリシツク集積回路 | |
| EP4207282A1 (en) | A semiconductor device and a method of manufacturing a semiconductor device | |
| JPS58173866A (ja) | 保護回路 | |
| JPS63301558A (ja) | 半導体集積回路装置 | |
| JPS59181044A (ja) | 入力保護回路 | |
| JPS5879749A (ja) | 半導体集積回路 | |
| JPS6290963A (ja) | Ｍｏｓ半導体回路 | |
| JPS5951558A (ja) | 半導体装置 | |
| JPH0719879B2 (ja) | 半導体集積回路装置 |