JPH0526368B2 - - Google Patents
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- JPH0526368B2 JPH0526368B2 JP58175974A JP17597483A JPH0526368B2 JP H0526368 B2 JPH0526368 B2 JP H0526368B2 JP 58175974 A JP58175974 A JP 58175974A JP 17597483 A JP17597483 A JP 17597483A JP H0526368 B2 JPH0526368 B2 JP H0526368B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/0554—External layer
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Description
【発明の詳細な説明】
(A) 発明の技術分野
本発明は半導体装置、特にECL（Emitter
Coupled Logic）等の静電破壊防止に適切な保護
素子を設けた半導体装置に関するものである。
Coupled Logic）等の静電破壊防止に適切な保護
素子を設けた半導体装置に関するものである。
(B) 技術の背景と問題点
一般にバイポーラ型集積回路は、MOSのもの
に比べて静電気に対する破壊に強い。しかし近
年、特にECL回路の静電破壊耐圧は、高速化の
ため接合が浅くなり、また微細パターン化が進ん
できていることから、低下してきており、対策が
望まれている。
に比べて静電気に対する破壊に強い。しかし近
年、特にECL回路の静電破壊耐圧は、高速化の
ため接合が浅くなり、また微細パターン化が進ん
できていることから、低下してきており、対策が
望まれている。
第１図はECL回路の基本回路例、第２図は第
１図図示回路の論理図、第３図は従来のECL回
路の保護素子の例を示す。
１図図示回路の論理図、第３図は従来のECL回
路の保護素子の例を示す。
第１図に図示したECLの基本回路は、第２図
図示の如き論理機能を有する。すなわち、２入力
I1，I2に対して、出力Ｘ，は、以下の論理とな
る。
図示の如き論理機能を有する。すなわち、２入力
I1，I2に対して、出力Ｘ，は、以下の論理とな
る。
Ｘ＝I1＋I2
＝1＋2
ECLの入力端子への入力I1，I2は、トランジス
タT1，T2のベースに入る。このことから、電源
が加えられていない場合、VCCに対しマイナスの
電荷には、トランジスタT1，T2のベース・エミ
ツタ間接合およびベース・コレクタ間接合が、逆
バイアスとなる。一方、VCCに対しプラスの電荷
には、上記２つの接合は、順バイアスとなる。な
お、基板とVCCとの間には、第１図に示す如き寄
生ダイアードＤが通常形成されている。ECL回
路の入力端子は、逆バイアス時において、ブレー
クダウン時に高温が生じて、配線用金属層とシリ
コン基体とが共晶反応を起こし、電気的に短絡し
てしまうことから、プラスの電荷よりもマイナス
の電荷による静電破壊に弱い。
タT1，T2のベースに入る。このことから、電源
が加えられていない場合、VCCに対しマイナスの
電荷には、トランジスタT1，T2のベース・エミ
ツタ間接合およびベース・コレクタ間接合が、逆
バイアスとなる。一方、VCCに対しプラスの電荷
には、上記２つの接合は、順バイアスとなる。な
お、基板とVCCとの間には、第１図に示す如き寄
生ダイアードＤが通常形成されている。ECL回
路の入力端子は、逆バイアス時において、ブレー
クダウン時に高温が生じて、配線用金属層とシリ
コン基体とが共晶反応を起こし、電気的に短絡し
てしまうことから、プラスの電荷よりもマイナス
の電荷による静電破壊に弱い。
ECL回路の出力端子については、第１図図示
回路における抵抗RP1，RP2が、チツプ内にはな
く、出力トランジスタT4，T5のエミツタが直接
外部端子に出ている点に特徴がある。この出力端
子へ、VCCに対してマイナスの電圧が印加された
場合、T4あるいはT5のベース・エミツタ接合は、
順バイアスとなるが、プラスの電荷に対しては、
逆バイアスとなる。従つて、ECL回路の出力端
子は、マイナスの電荷よりもプラスの電荷による
静電破壊に弱い。
回路における抵抗RP1，RP2が、チツプ内にはな
く、出力トランジスタT4，T5のエミツタが直接
外部端子に出ている点に特徴がある。この出力端
子へ、VCCに対してマイナスの電圧が印加された
場合、T4あるいはT5のベース・エミツタ接合は、
順バイアスとなるが、プラスの電荷に対しては、
逆バイアスとなる。従つて、ECL回路の出力端
子は、マイナスの電荷よりもプラスの電荷による
静電破壊に弱い。
ところで、ECL回路の静電破壊の要因につい
て、大きく分けると、以下の種類がある。
て、大きく分けると、以下の種類がある。
端子から内部への配線の溶断による断線。
エミツタ・ベース間の接合部の破壊。
ベース・コレクタ間の接合部の破壊。
端子から内部への配線とバルク間の絶縁膜の
破壊。
破壊。
上記の要因に対しては、端子から内部への配
線の電流を抑えることが必要であり、上記の要
因に対しては、端子に加わる電圧を小さく抑える
か、酸化膜等の絶縁膜の膜厚を厚くすることが必
要である。上記との要因に対しては、静電気
が印加された場合、接合で消費される電力を小さ
く抑えることが必要となる。
線の電流を抑えることが必要であり、上記の要
因に対しては、端子に加わる電圧を小さく抑える
か、酸化膜等の絶縁膜の膜厚を厚くすることが必
要である。上記との要因に対しては、静電気
が印加された場合、接合で消費される電力を小さ
く抑えることが必要となる。
従来、例えば第３図イまたはロ図示の如き静電
破壊防止のための素子が用いられている。これら
の素子は、VEE側に接続されて、端子にマイナス
の電荷が印加された場合に、電荷を通過させる。
しかし、従来の上記保護素子は、破壊耐圧がそれ
ほど大きくはなく、また素子をVEE側に接続しな
ければならないので、特にECLゲートアレイを
構成する場合、使用しにくいという欠点を有して
いる。
破壊防止のための素子が用いられている。これら
の素子は、VEE側に接続されて、端子にマイナス
の電荷が印加された場合に、電荷を通過させる。
しかし、従来の上記保護素子は、破壊耐圧がそれ
ほど大きくはなく、また素子をVEE側に接続しな
ければならないので、特にECLゲートアレイを
構成する場合、使用しにくいという欠点を有して
いる。
ECLゲートアレイを構成する際に、保護素子
をVEE側に接続すると使用しにくいのは、以下の
理由による。
をVEE側に接続すると使用しにくいのは、以下の
理由による。
ECLゲートアレイの場合、epi層には、通常0V
（＝VCCの電位が印加されている。そして、epi層
にVCC以外の電位を印加しなければならない素子
がある場合には、その素子の周囲に素子分離領域
を設けて、電気的に分離する。
（＝VCCの電位が印加されている。そして、epi層
にVCC以外の電位を印加しなければならない素子
がある場合には、その素子の周囲に素子分離領域
を設けて、電気的に分離する。
そこで、保護素子をVEE側に接続しようとする
と、素子分離領域を新たに設けなければならな
い、保護トランジスタのコレクタ（epi）層に、
コレクタ電極およびコレクタ用配線（VEE供給用
配線）を新たに設ける必要がある、という問題が
生じる。
と、素子分離領域を新たに設けなければならな
い、保護トランジスタのコレクタ（epi）層に、
コレクタ電極およびコレクタ用配線（VEE供給用
配線）を新たに設ける必要がある、という問題が
生じる。
(C) 発明の目的と構成
本発明は上記問題点の解決を図り、静電破壊耐
圧が大きく、特にECLゲートアレイ等に最適な
静電破壊防止素子が付加された半導体装置を提供
することを目的としている。
圧が大きく、特にECLゲートアレイ等に最適な
静電破壊防止素子が付加された半導体装置を提供
することを目的としている。
そのため、本発明の半導体装置は、高電位電源
VCCと低電位電源VEEとの間に接続された内部ゲ
ートを複数有する内部ゲート領域と、該内部ゲー
ト領域の周辺に設けられ該内部ゲートからの信号
を外部に出力し、コレクタをコンタクト窓を介し
て配線層より前記高電位電源VCCに接続した複数
のエミツタフオロア型の出力トランジスタと、前
記内部ゲートまたは出力トランジスタに接続され
る複数の入出力パツドと、前記入出力パツドと前
記出力トランジスタとの間の領域に設けられ、前
記出力トランジスタとコレクタ拡散層を共有する
ことによりコレクタを該高電位電源に接続し、エ
ミツタおよびベースを該入出力パツドに接続し、
該入出力パツドへの高電位印加時に導通して該内
部ゲートまたは出力トランジスタの破壊を防ぐ保
護トランジスタとを有することを特徴としてい
る。以下図面を参照しつつ実施例に従つて説明す
る。
VCCと低電位電源VEEとの間に接続された内部ゲ
ートを複数有する内部ゲート領域と、該内部ゲー
ト領域の周辺に設けられ該内部ゲートからの信号
を外部に出力し、コレクタをコンタクト窓を介し
て配線層より前記高電位電源VCCに接続した複数
のエミツタフオロア型の出力トランジスタと、前
記内部ゲートまたは出力トランジスタに接続され
る複数の入出力パツドと、前記入出力パツドと前
記出力トランジスタとの間の領域に設けられ、前
記出力トランジスタとコレクタ拡散層を共有する
ことによりコレクタを該高電位電源に接続し、エ
ミツタおよびベースを該入出力パツドに接続し、
該入出力パツドへの高電位印加時に導通して該内
部ゲートまたは出力トランジスタの破壊を防ぐ保
護トランジスタとを有することを特徴としてい
る。以下図面を参照しつつ実施例に従つて説明す
る。
(D) 発明の実施例
第４図は本発明の一実施例構成を説明するため
の等価回路図、第５図は本発明の要部の実施態様
を示す等価回路図、第６図は本発明に係る保護素
子の電圧・電流特性図、第７図は本発明に係る保
護素子の例の構造説明図、第８図ないし第１１図
は本発明を用いたECLゲートアレイの例、第１
２図は本発明実施例の効果を試験するために用い
た回路、第１３図は本発明を用いた他の一実施例
等価回路図を示す。
の等価回路図、第５図は本発明の要部の実施態様
を示す等価回路図、第６図は本発明に係る保護素
子の電圧・電流特性図、第７図は本発明に係る保
護素子の例の構造説明図、第８図ないし第１１図
は本発明を用いたECLゲートアレイの例、第１
２図は本発明実施例の効果を試験するために用い
た回路、第１３図は本発明を用いた他の一実施例
等価回路図を示す。
図中、１は静電破壊を防止する保護素子、２は
ECL基本回路、T0は保護トランジスタ、VCCは高
電位側電源を表わす。
ECL基本回路、T0は保護トランジスタ、VCCは高
電位側電源を表わす。
例えば第４図図示の如く、本発明に係る静電破
壊を防止するための保護素子１は、ECL基本回
路２の入力端子と、接地される高電位側の電源
VCCとの間に設けられる。また、図示省略する
が、出力側についても、同様な保護素子１を出力
端子と電源VCCとの間に設ける。なお、ECL基本
回路２は、第１図または第４図に示したもののほ
か、種々の態様をとり得る。保護トランジスタ
T0のコレクタは、電源VCCに接続され、エミツタ
は、入力端子すなわちECL基本回路２における
差動対のトランジスタT1のベースに接続される。
保護トランジスタT0のベースは、必要に応じて
抵抗R1を介して、ECL基本回路２の入力端子に
導かれる。
壊を防止するための保護素子１は、ECL基本回
路２の入力端子と、接地される高電位側の電源
VCCとの間に設けられる。また、図示省略する
が、出力側についても、同様な保護素子１を出力
端子と電源VCCとの間に設ける。なお、ECL基本
回路２は、第１図または第４図に示したもののほ
か、種々の態様をとり得る。保護トランジスタ
T0のコレクタは、電源VCCに接続され、エミツタ
は、入力端子すなわちECL基本回路２における
差動対のトランジスタT1のベースに接続される。
保護トランジスタT0のベースは、必要に応じて
抵抗R1を介して、ECL基本回路２の入力端子に
導かれる。
保護素子１は、例えば第５図に示したようなバ
リエーシヨンをとり得る。第５図イの場合、保護
トランジスタT0のベースは、抵抗を入れずに端
子に接続されている。しかい、この場合でも、ベ
ース抵抗が、通常ある程度、寄生的に入る。な
お、ベース・コレクタ間または他の部分には、図
示の如き寄生ダイオードＤが通常形成される。他
の例も同様である。第５図ロの如く、ベースと端
子間に適当な抵抗R1を入れることにより、サス
テイン電流を低く抑え、電圧を早い時にクランプ
することができる。ただし、感度は悪くなるの
で、ECL回路に必要な特性の条件により、適宜、
選択すればよい。また、第５図ハ図示の如く、通
常ECLの発振防止のためによく用いられる入力
抵抗R2を利用してもよい。
リエーシヨンをとり得る。第５図イの場合、保護
トランジスタT0のベースは、抵抗を入れずに端
子に接続されている。しかい、この場合でも、ベ
ース抵抗が、通常ある程度、寄生的に入る。な
お、ベース・コレクタ間または他の部分には、図
示の如き寄生ダイオードＤが通常形成される。他
の例も同様である。第５図ロの如く、ベースと端
子間に適当な抵抗R1を入れることにより、サス
テイン電流を低く抑え、電圧を早い時にクランプ
することができる。ただし、感度は悪くなるの
で、ECL回路に必要な特性の条件により、適宜、
選択すればよい。また、第５図ハ図示の如く、通
常ECLの発振防止のためによく用いられる入力
抵抗R2を利用してもよい。
また、構造が多少複雑になるが、第５図ニ図示
の如く、ベースにシヨツトキ・ダイオードを接続
してもよく、第５図ホ図示の如く、保護トランジ
スタT0として、シヨツトキ・クランプ付のトラ
ンジスタを用いることもできる。
の如く、ベースにシヨツトキ・ダイオードを接続
してもよく、第５図ホ図示の如く、保護トランジ
スタT0として、シヨツトキ・クランプ付のトラ
ンジスタを用いることもできる。
第５図イを代表とする保護素子１の電圧・電流
特性は、例えば第６図図示の如くになる。第６図
において、横軸の電圧Ｖは、端子からVCC側をみ
た電圧を表わし、縦軸の電流Ｉは、VCC側から保
護素子１を通つて端子に流れる電流を表わしてい
る。この場合、サステイン電圧は約20V、サステ
イン電流は約20ｍＡとなつているが、第５図ロ等
に示した抵抗R1により、もしくは寄生的にベー
ス抵抗が入るので、トランジスタ・パターンによ
り、それらの値が大きく影響される。
特性は、例えば第６図図示の如くになる。第６図
において、横軸の電圧Ｖは、端子からVCC側をみ
た電圧を表わし、縦軸の電流Ｉは、VCC側から保
護素子１を通つて端子に流れる電流を表わしてい
る。この場合、サステイン電圧は約20V、サステ
イン電流は約20ｍＡとなつているが、第５図ロ等
に示した抵抗R1により、もしくは寄生的にベー
ス抵抗が入るので、トランジスタ・パターンによ
り、それらの値が大きく影響される。
例えば入力端子に、VCCに対してマイナスの大
きな静電気が印加さた場合、VCCと端子間の電圧
Ｖは、20Vを超えることはなく、保護トランジス
タT0がオン状態となつて、電流ＩがVCCから端子
へ流れるため、ECLの被保護回路からの電流の
流出が抑止される。また、入力端子に、VCCに対
して正の電荷が印加された場合には、ダイオード
特性により、電圧Ｖは例えば1V以内に抑えられ
る。
きな静電気が印加さた場合、VCCと端子間の電圧
Ｖは、20Vを超えることはなく、保護トランジス
タT0がオン状態となつて、電流ＩがVCCから端子
へ流れるため、ECLの被保護回路からの電流の
流出が抑止される。また、入力端子に、VCCに対
して正の電荷が印加された場合には、ダイオード
特性により、電圧Ｖは例えば1V以内に抑えられ
る。
保護素子１の回路を、トランジスタで構成する
ことのメリツトは、静電破壊耐圧が向上すること
である。すなわち、保護回路をトランジスタで構
成すれば、ECL回路を構成するトランジスタの
ベースに負の静電パルスが入力されようとして
も、そのベース電位は、ある電圧でクランプされ
るので、該トランジスタの破壊を防止することが
できる。一方、保護回路をダイオードで構成した
のでは、前記ECL回路を構成するトランジスタ
のベース電位をクランプすることができないの
で、静電破壊され易くなる。
ことのメリツトは、静電破壊耐圧が向上すること
である。すなわち、保護回路をトランジスタで構
成すれば、ECL回路を構成するトランジスタの
ベースに負の静電パルスが入力されようとして
も、そのベース電位は、ある電圧でクランプされ
るので、該トランジスタの破壊を防止することが
できる。一方、保護回路をダイオードで構成した
のでは、前記ECL回路を構成するトランジスタ
のベース電位をクランプすることができないの
で、静電破壊され易くなる。
第７図イは、第７図ハの等価回路で示される保
護素子の平面パターンの例、第７図ロは、その図
示Ａ−A′における断面構造の例を示している。
図中、１０はベース・コンタクト、１１はエミツ
タ・コンタクト、１２は抵抗コンタクトを表わし
ている。また、１３は第１層目の金属配線層、１
４はベース領域、１５はエミツタ拡散層、１６は
コレクタ埋没拡散層、１７は基板、１８は絶縁膜
を表わしている。図からわかるように、この実施
例の場合、保護トランジスタT0のベースは、Ｐ
形の抵抗領域を経て、端子に接続される金属配線
層１３に導かれている。
護素子の平面パターンの例、第７図ロは、その図
示Ａ−A′における断面構造の例を示している。
図中、１０はベース・コンタクト、１１はエミツ
タ・コンタクト、１２は抵抗コンタクトを表わし
ている。また、１３は第１層目の金属配線層、１
４はベース領域、１５はエミツタ拡散層、１６は
コレクタ埋没拡散層、１７は基板、１８は絶縁膜
を表わしている。図からわかるように、この実施
例の場合、保護トランジスタT0のベースは、Ｐ
形の抵抗領域を経て、端子に接続される金属配線
層１３に導かれている。
次に、第７図に図示した構造をもつ保護素子１
が用いられているECLゲートアレイのパターン
例を説明する。
が用いられているECLゲートアレイのパターン
例を説明する。
第８図は、配線をしていない状態のECLゲー
トアレイの例を示している。図中、２０は第７図
に図示した保護素子、２１は出力トランジスタ、
２２はVEE電源配線の位置、２３は内部ゲート領
域、２４はVCCは電源パツドを表わしている。
トアレイの例を示している。図中、２０は第７図
に図示した保護素子、２１は出力トランジスタ、
２２はVEE電源配線の位置、２３は内部ゲート領
域、２４はVCCは電源パツドを表わしている。
第９図は、第８図図示ECLゲートアレイの第
１層金属配線層のパターン例を示している。図示
斜線が付された部分が、通常アルミニウム層によ
る配線である。各入出力パツドは、保護素子のエ
ミツタに接続されるとともに、ベースに導かれる
抵抗に接続され、出力トランジスタのエミツタ、
または内部に設けられている入力トランジスタの
ベースに接続されている。
１層金属配線層のパターン例を示している。図示
斜線が付された部分が、通常アルミニウム層によ
る配線である。各入出力パツドは、保護素子のエ
ミツタに接続されるとともに、ベースに導かれる
抵抗に接続され、出力トランジスタのエミツタ、
または内部に設けられている入力トランジスタの
ベースに接続されている。
第１０図は、第９図に対応するECLゲートア
レイのスルーホール層を示す図であつて、符号
THが付された部分がスルーホール、すなわちコ
ンタクト窓を表わしている。
レイのスルーホール層を示す図であつて、符号
THが付された部分がスルーホール、すなわちコ
ンタクト窓を表わしている。
第１１図は、第９図および第１０図に対応する
ECLゲートアレイの第２層金属配線層のパター
ン例を示している。第９図と同様に図示斜線が付
された部分が、アルミニウム層による配線であ
る。特にVCC電源配線は、VCC電源パツド２４か
ら、内部ゲート領域の周囲に設けられた各出力ト
ランジスタのコレクタに、コンタクト窓を介して
与えられている。
ECLゲートアレイの第２層金属配線層のパター
ン例を示している。第９図と同様に図示斜線が付
された部分が、アルミニウム層による配線であ
る。特にVCC電源配線は、VCC電源パツド２４か
ら、内部ゲート領域の周囲に設けられた各出力ト
ランジスタのコレクタに、コンタクト窓を介して
与えられている。
第８図ないし第１１図に示されているように、
通常ゲートアレイでは、出力用エミツタフオロ
ア・トランジスタが、入出力パツドに近接して、
内部領域の周辺に設けられるのが普通である。そ
こで、本発明に係る保護素子を、入出力パツドに
隣接して、その内側に配置すれば、出力用エミツ
タフオロア・トランジスタへのVCC配線が、通
常、図示の如く行われているので、保護素子への
VCCからの給電が極めて容易である。保護素子を
出力トランジスタと同じコレクタの島に入れるこ
とにより、自動的にVCC配線がなされることにな
る。
通常ゲートアレイでは、出力用エミツタフオロ
ア・トランジスタが、入出力パツドに近接して、
内部領域の周辺に設けられるのが普通である。そ
こで、本発明に係る保護素子を、入出力パツドに
隣接して、その内側に配置すれば、出力用エミツ
タフオロア・トランジスタへのVCC配線が、通
常、図示の如く行われているので、保護素子への
VCCからの給電が極めて容易である。保護素子を
出力トランジスタと同じコレクタの島に入れるこ
とにより、自動的にVCC配線がなされることにな
る。
第５図イで示される保護素子を、被保護回路の
入力端子および出力端子にそれぞれ付けた場合の
効果を、第１２図図示の試験回路を用いて、
MILスタンダードの測定方法により試験したと
ころ、以下の結果が得られた。なお、試験は、ま
ずスイツチSWをＡ側にセツトし、容量100pFの
コンデンサに充電し、次にスイツチSWをＢ側に
切り換えて、直列抵抗1.5KΩを経由して放電する
操作を、電源電圧を徐々に変化させて繰り返し、
カーブトレーサで監視するようにして行われた。
入力端子および出力端子にそれぞれ付けた場合の
効果を、第１２図図示の試験回路を用いて、
MILスタンダードの測定方法により試験したと
ころ、以下の結果が得られた。なお、試験は、ま
ずスイツチSWをＡ側にセツトし、容量100pFの
コンデンサに充電し、次にスイツチSWをＢ側に
切り換えて、直列抵抗1.5KΩを経由して放電する
操作を、電源電圧を徐々に変化させて繰り返し、
カーブトレーサで監視するようにして行われた。
(1) 入力端子の破壊耐圧
保護素子がない場合、
(a) プラス（対VCC）の電荷に対して、
500V。
500V。
(b) マイナスの電荷に対して、−250V。
従来型の保護素子がある場合、
(a) プラスの電荷に対して、1000V。
(b) マイナスの電荷に対して、−400V。
本発明に係る保護素子がある場合、
(a) プラスの電荷に対して、1800V。
(b) マイナスの電荷に対して、−900V。
(2) 出力端子の破壊耐圧
保護素子がない場合、
(a) プラスの電荷に対して、600V。
(b) マイナスの電荷に対して、−1500V。
従来型の保護素子がある場合、
(a) プラスの電荷に対して、1500V。
(b) マイナスの電荷に対して、−2000V。
本発明に係る保護素子がある場合、
(a) プラスの電荷に対して、3000V以上。
(b) マイナスの電気に対して、−3000V以下。
なお、本発明は、第４図図示の如きECL回路
に適用が限られるわけではなく、例えば第１３図
に示すように、入力Ａと入力Ｂとの論理積が出力
Ｘに現われるようなシリーズゲート回路等、広く
適用が可能であることは言うまでもない。
に適用が限られるわけではなく、例えば第１３図
に示すように、入力Ａと入力Ｂとの論理積が出力
Ｘに現われるようなシリーズゲート回路等、広く
適用が可能であることは言うまでもない。
特に、本発明をECLゲートアレイに適用した
場合には、以下のようなメリツトがある。
場合には、以下のようなメリツトがある。
ECLゲートアレイの信号および電源配線は、
品種によつて異なつており、これらの配線レイア
ウトは、通常、計算機によつて自動的に行われ
る。そして、使用される配線の種類が多くなるほ
ど、配線の自由度は下がり、また、配線のレイア
ウトを決定するために要する時間も長くなる。
品種によつて異なつており、これらの配線レイア
ウトは、通常、計算機によつて自動的に行われ
る。そして、使用される配線の種類が多くなるほ
ど、配線の自由度は下がり、また、配線のレイア
ウトを決定するために要する時間も長くなる。
静電保護素子を設けるにあたつて、本発明のよ
うに構成すれば、新たにVEE配線を引き回す必要
がないので、信号配線の自由度が高くなり、ま
た、信号配線の無駄な引き回しが不要となる。
うに構成すれば、新たにVEE配線を引き回す必要
がないので、信号配線の自由度が高くなり、ま
た、信号配線の無駄な引き回しが不要となる。
(E) 発明の効果
以上説明した如く本発明によれば、静電気に対
する破壊耐圧が大幅に改善され、しかも簡単な構
成で製造が容易であり、特にECLゲートアレイ
に有効な、静電破壊防止がなされた半導体装置を
提供することができる。
する破壊耐圧が大幅に改善され、しかも簡単な構
成で製造が容易であり、特にECLゲートアレイ
に有効な、静電破壊防止がなされた半導体装置を
提供することができる。
第１図はECL回路の基本回路例、第２図は第
１図図示回路の論理図、第３図は従来のECL回
路の保護素子の例、第４図は本発明の一実施例構
成を説明するための等価回路図、第５図は本発明
の要部の実施態様を示す等価回路図、第６図は本
発明に係る保護素子の電圧・電流特性図、第７図
は本発明に係る保護素子の例の構造説明図、第８
図ないし第１１図は本発明を用いたECLゲート
アレイの例、第１２図は本発明実施例の効果を試
験するために用いた回路、第１３図は本発明を用
いた他の一実施例等価回路を示す。 図中、１は静電破壊を防止する保護素子、２は
ECL基本回路、T0は保護トランジスタ、VCCは高
電位側電源を表わす。
１図図示回路の論理図、第３図は従来のECL回
路の保護素子の例、第４図は本発明の一実施例構
成を説明するための等価回路図、第５図は本発明
の要部の実施態様を示す等価回路図、第６図は本
発明に係る保護素子の電圧・電流特性図、第７図
は本発明に係る保護素子の例の構造説明図、第８
図ないし第１１図は本発明を用いたECLゲート
アレイの例、第１２図は本発明実施例の効果を試
験するために用いた回路、第１３図は本発明を用
いた他の一実施例等価回路を示す。 図中、１は静電破壊を防止する保護素子、２は
ECL基本回路、T0は保護トランジスタ、VCCは高
電位側電源を表わす。
Claims (1)
- 【特許請求の範囲】 １ 高電位電源VCCと低電位電源VEEとの間に接
続された内部ゲートを複数有する内部ゲート領域
と、 該内部ゲート領域の周辺に設けられ該内部ゲー
トからの信号を外部に出力し、コレクタをコンタ
クト窓を介して配線層より前記高電位電源VCCに
接続した複数のエミツタフオロア型の出力トラン
ジスタと、 前記内部ゲートまたは出力トランジスタに接続
される複数の入出力パツドと、 前記入出力パツドと前記出力トランジスタとの
間の領域に設けられ、前記出力トランジスタとコ
レクタ拡散層を共有することによりコレクタを該
高電位電源に接続し、エミツタおよびベースを該
入出力パツドに接続し、該入出力パツドへの高電
圧印加時に導通して該内部ゲートまたは出力トラ
ンジスタの破壊を防ぐ保護トランジスタとを有す
ることを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175974A JPS6068721A (ja) | 1983-09-22 | 1983-09-22 | Ｅｃｌ回路 |
| EP84306402A EP0136868B1 (en) | 1983-09-22 | 1984-09-19 | Semiconductor device with protective elements |
| DE8484306402T DE3483932D1 (de) | 1983-09-22 | 1984-09-19 | Halbleiteranordnung mit schutzelementen. |
| KR8405786A KR890004796B1 (en) | 1983-09-22 | 1984-09-21 | Semiconductor device with protective elements |
| US07/316,532 US4918563A (en) | 1983-09-22 | 1989-02-27 | ECL gate array semiconductor device with protective elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175974A JPS6068721A (ja) | 1983-09-22 | 1983-09-22 | Ｅｃｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6068721A JPS6068721A (ja) | 1985-04-19 |
| JPH0526368B2 true JPH0526368B2 (ja) | 1993-04-15 |
Family
ID=16005496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175974A Granted JPS6068721A (ja) | 1983-09-22 | 1983-09-22 | Ｅｃｌ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4918563A (ja) |
| EP (1) | EP0136868B1 (ja) |
| JP (1) | JPS6068721A (ja) |
| KR (1) | KR890004796B1 (ja) |
| DE (1) | DE3483932D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1217298B (it) * | 1985-05-30 | 1990-03-22 | Sgs Thomson Microelectronics | Dispositivo di protezione da scariche elettrostatiche,in particolare per circuiti integrati bipolari |
| GB2185621B (en) * | 1985-10-29 | 1988-12-14 | Plessey Co Plc | Protection structures |
| JP2569053B2 (ja) * | 1987-06-26 | 1997-01-08 | キヤノン株式会社 | イメ−ジセンサ |
| FR2625046B1 (fr) * | 1987-12-22 | 1996-06-07 | Sgs Thomson Microelectronics | Carte a puce protegee contre les decharges electrostatiques |
| KR920010596B1 (ko) * | 1989-12-16 | 1992-12-10 | 삼성전자 주식회사 | Npn 트랜지스터의 래치전압을 이용한 정전내력향상 래터럴 pnp 트랜지스터 |
| US5043602A (en) * | 1990-03-26 | 1991-08-27 | Motorola, Inc. | High speed logic circuit with reduced quiescent current |
| IT1244209B (it) * | 1990-12-20 | 1994-07-08 | Sgs Thomson Microelectronics | Circuito di controllo di caratteristiche tensione/corrente particolarmente per la protezione di transistori di potenza |
| US5150187A (en) * | 1991-03-05 | 1992-09-22 | Vlsi Technology, Inc. | Input protection circuit for cmos devices |
| US5359211A (en) * | 1991-07-18 | 1994-10-25 | Harris Corporation | High voltage protection using SCRs |
| GB2277197B (en) * | 1993-04-13 | 1997-08-27 | Motorola Inc | Voltage protection arrangement |
| JPH0722928A (ja) * | 1993-06-24 | 1995-01-24 | Nec Corp | 半導体集積回路装置 |
| US5625280A (en) * | 1995-10-30 | 1997-04-29 | International Business Machines Corp. | Voltage regulator bypass circuit |
| US5663860A (en) * | 1996-06-28 | 1997-09-02 | Harris Corporation | High voltage protection circuits |
| US7264417B1 (en) * | 2006-03-23 | 2007-09-04 | Nasatka Barrier, Inc. | Vehicle barrier system, and related method |
| JP5595751B2 (ja) * | 2009-03-11 | 2014-09-24 | ルネサスエレクトロニクス株式会社 | Ｅｓｄ保護素子 |
| US9224724B2 (en) * | 2012-05-30 | 2015-12-29 | Texas Instruments Incorporated | Mutual ballasting multi-finger bidirectional ESD device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780829A (en) * | 1980-11-06 | 1982-05-20 | Mitsubishi Electric Corp | Output protecting circuit device |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL176322C (nl) * | 1976-02-24 | 1985-03-18 | Philips Nv | Halfgeleiderinrichting met beveiligingsschakeling. |
| US4100561A (en) * | 1976-05-24 | 1978-07-11 | Rca Corp. | Protective circuit for MOS devices |
| JPS60953B2 (ja) * | 1977-12-30 | 1985-01-11 | 富士通株式会社 | 半導体集積回路装置 |
| JPS5563871A (en) * | 1978-11-06 | 1980-05-14 | Nec Corp | Protector for field-effect transistor with insulated gate |
| US4278897A (en) * | 1978-12-28 | 1981-07-14 | Fujitsu Limited | Large scale semiconductor integrated circuit device |
| US4282556A (en) * | 1979-05-21 | 1981-08-04 | Rca Corporation | Input protection device for insulated gate field effect transistor |
| JPS5679463A (en) * | 1979-12-03 | 1981-06-30 | Matsushita Electronics Corp | Semiconductor integrated circuit |
| JPS5696851A (en) * | 1979-12-27 | 1981-08-05 | Fujitsu Ltd | Static breakdown preventive element |
| JPS577151A (en) * | 1980-06-17 | 1982-01-14 | Nec Corp | Monolithic ic circuit |
| SE423659B (sv) * | 1980-09-26 | 1982-05-17 | Ericsson Telefon Ab L M | Kopplingsanordning |
| JPS5835963A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 集積回路装置 |
| US4567500A (en) * | 1981-12-01 | 1986-01-28 | Rca Corporation | Semiconductor structure for protecting integrated circuit devices |
| JPS58115844A (ja) * | 1981-12-28 | 1983-07-09 | Fujitsu Ltd | 半導体装置 |
| FR2527039A1 (fr) * | 1982-05-14 | 1983-11-18 | Inf Milit Spatiale Aeronaut | Dispositif de protection d'un dispositif electronique contre les tensions engendrees par un champ electromagnetique |
-
1983
- 1983-09-22 JP JP58175974A patent/JPS6068721A/ja active Granted
-
1984
- 1984-09-19 EP EP84306402A patent/EP0136868B1/en not_active Expired - Lifetime
- 1984-09-19 DE DE8484306402T patent/DE3483932D1/de not_active Expired - Fee Related
- 1984-09-21 KR KR8405786A patent/KR890004796B1/ko not_active IP Right Cessation
-
1989
- 1989-02-27 US US07/316,532 patent/US4918563A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780829A (en) * | 1980-11-06 | 1982-05-20 | Mitsubishi Electric Corp | Output protecting circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| US4918563A (en) | 1990-04-17 |
| EP0136868B1 (en) | 1991-01-16 |
| EP0136868A3 (en) | 1987-02-04 |
| JPS6068721A (ja) | 1985-04-19 |
| KR890004796B1 (en) | 1989-11-27 |
| DE3483932D1 (de) | 1991-02-21 |
| EP0136868A2 (en) | 1985-04-10 |
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