JPS6146989B2 - - Google Patents
Info
- Publication number
- JPS6146989B2 JPS6146989B2 JP53146247A JP14624778A JPS6146989B2 JP S6146989 B2 JPS6146989 B2 JP S6146989B2 JP 53146247 A JP53146247 A JP 53146247A JP 14624778 A JP14624778 A JP 14624778A JP S6146989 B2 JPS6146989 B2 JP S6146989B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- diffusion region
- circuit
- substrate
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000009792 diffusion process Methods 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 20
- 230000015556 catabolic process Effects 0.000 claims description 11
- 230000002265 prevention Effects 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 10
- 239000000969 carrier Substances 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体集積回路の端子に加えられる
過大入力レベルをクランプして内部回路を保護す
る入力クランプ回路に関するものである。
過大入力レベルをクランプして内部回路を保護す
る入力クランプ回路に関するものである。
MOS型の半導体集積回路には、入力端子に加
えられる過大入力レベルをクランプする入力クラ
ンプ回路及び静電破壊防止用の素子が設けられて
いる。第１図はこのような回路構成の一例を示す
もので、BPはボンデイングパツト、１，２は抵
抗、３は静電破壊防止素子、４はアース、５は入
力クランプ用MOSトランジスタ、６はゲート、
７は内部回路と接続する端子、ＶBBはバツクゲー
ト電圧である。第２図は第１図の回路構成のチツ
プ上の概略パターンを示すもので、第１図と同一
符号は同一部分を示し、ctはコンタクト部であ
る。なお基板はｐ型の場合についてのものであ
る。
えられる過大入力レベルをクランプする入力クラ
ンプ回路及び静電破壊防止用の素子が設けられて
いる。第１図はこのような回路構成の一例を示す
もので、BPはボンデイングパツト、１，２は抵
抗、３は静電破壊防止素子、４はアース、５は入
力クランプ用MOSトランジスタ、６はゲート、
７は内部回路と接続する端子、ＶBBはバツクゲー
ト電圧である。第２図は第１図の回路構成のチツ
プ上の概略パターンを示すもので、第１図と同一
符号は同一部分を示し、ctはコンタクト部であ
る。なお基板はｐ型の場合についてのものであ
る。
抵抗１，２はn+の拡散領域によつて形成さ
れ、静電破壊防止素子３は、n+の拡散領域とｐ
型の基板とにより横方向のnpnトランジスタによ
り構成され、一方のn+拡散領域がアース４の配
線に接続されている。又入力クランプ用MOSト
ランジスタ５は、n+拡散領域とポリシリコンの
ゲート６とにより構成され、ゲート６は拡散領域
を介してアース４の配線に接続されている。
れ、静電破壊防止素子３は、n+の拡散領域とｐ
型の基板とにより横方向のnpnトランジスタによ
り構成され、一方のn+拡散領域がアース４の配
線に接続されている。又入力クランプ用MOSト
ランジスタ５は、n+拡散領域とポリシリコンの
ゲート６とにより構成され、ゲート６は拡散領域
を介してアース４の配線に接続されている。
半導体集積回路に電圧を印加しない不作動状態
或はプリント基板への搭載前等に於ける静電的な
高電圧が入力端子に印加された場合は、静電破壊
防止素子３のpn接合のブレークダウンによりベ
ース電流が流れる状態となつてコレクタ・エミツ
タ間が低インピーダンスとなり、内部回路に高電
圧が印加されないものとなる。又電圧を印加した
動作状態に於いて、入力端子に負の高電圧が印加
されると、入力クランプ用MOSトランジスタ５
がオン状態となつて、内部回路への接続用の端子
７はアース電位にクランプされる。この場合、バ
ツクゲート電圧ＶBBが加えられていると、基板電
位以下の負の電圧にならないうちにMOSトラン
ジスタがオン状態となるが、バツクゲート電圧Ｖ
BBが加えられていない構成の場合には、ゲート電
圧より入力端子の電圧が充分に低いとき、即ち基
板電位以下の負の電圧になることによつてMOS
トランジスタがオン状態となり、負の高電圧が内
部回路に加えられないようになる。
或はプリント基板への搭載前等に於ける静電的な
高電圧が入力端子に印加された場合は、静電破壊
防止素子３のpn接合のブレークダウンによりベ
ース電流が流れる状態となつてコレクタ・エミツ
タ間が低インピーダンスとなり、内部回路に高電
圧が印加されないものとなる。又電圧を印加した
動作状態に於いて、入力端子に負の高電圧が印加
されると、入力クランプ用MOSトランジスタ５
がオン状態となつて、内部回路への接続用の端子
７はアース電位にクランプされる。この場合、バ
ツクゲート電圧ＶBBが加えられていると、基板電
位以下の負の電圧にならないうちにMOSトラン
ジスタがオン状態となるが、バツクゲート電圧Ｖ
BBが加えられていない構成の場合には、ゲート電
圧より入力端子の電圧が充分に低いとき、即ち基
板電位以下の負の電圧になることによつてMOS
トランジスタがオン状態となり、負の高電圧が内
部回路に加えられないようになる。
基板電位に対して入力端子即ちボンデイングパ
ツトBPが負の電位になると、静電破壊防止素子
３のコレクタに相当する拡散領域と基板との間の
pn接合には順方向の電圧が加わることになり、
基板に少数キヤリアが注入されることになる。こ
の少数キヤリアの拡散により内部回路が誤動作
し、Ｃ−MOS回路の場合には誤動作の他にラツ
チアツプの原因となる。
ツトBPが負の電位になると、静電破壊防止素子
３のコレクタに相当する拡散領域と基板との間の
pn接合には順方向の電圧が加わることになり、
基板に少数キヤリアが注入されることになる。こ
の少数キヤリアの拡散により内部回路が誤動作
し、Ｃ−MOS回路の場合には誤動作の他にラツ
チアツプの原因となる。
このような欠点を防止する為に、従来は、基板
電流の影響を受け易い回路の周辺に拡散領域によ
るガードリングを設けて少数キヤリアを吸収する
か、第１図及び第２図に示すようにMOSトラン
ジスタ５を設けてクランプするかの手段が採用さ
れていたが、MOSトランジスタ５を設けた場合
は、前述の如くバツクゲート電圧を加える構成の
場合にのみ効果を有するもので、バツクゲート電
圧を加えずに、基板電位とアース電位とを等しく
した構成の場合には効果がない欠点があつた。
電流の影響を受け易い回路の周辺に拡散領域によ
るガードリングを設けて少数キヤリアを吸収する
か、第１図及び第２図に示すようにMOSトラン
ジスタ５を設けてクランプするかの手段が採用さ
れていたが、MOSトランジスタ５を設けた場合
は、前述の如くバツクゲート電圧を加える構成の
場合にのみ効果を有するもので、バツクゲート電
圧を加えずに、基板電位とアース電位とを等しく
した構成の場合には効果がない欠点があつた。
本発明は、前述の如きバツクゲート電圧を加え
ない構成の半導体集積回路に於いて、過大入力レ
ベルをクランプして内部回路を保護すると共に、
基板への少数キヤリアの注入を抑制し得るように
することを目的とするものである。以下実施例に
ついて詳細に説明する。
ない構成の半導体集積回路に於いて、過大入力レ
ベルをクランプして内部回路を保護すると共に、
基板への少数キヤリアの注入を抑制し得るように
することを目的とするものである。以下実施例に
ついて詳細に説明する。
第３図は本発明の実施例の回路構成、第４図は
チツプ上の概略パターンを示すものであり、BP
はボンデイングパツド、１１，１２はn+の拡散
領域による抵抗、１３はn+の拡散領域とｐ型の
基板とによる横方向npnトランジスタによつて構
成された静電破壊防止素子、１４はアース、１７
は内部回路と接続する端子、１８はn+の拡散領
域とｐ型の基板とによる横方向npnトランジスタ
によつて構成された入力クランプ用トランジス
タ、１９は電源端子、ctはコンタクト部である。
チツプ上の概略パターンを示すものであり、BP
はボンデイングパツド、１１，１２はn+の拡散
領域による抵抗、１３はn+の拡散領域とｐ型の
基板とによる横方向npnトランジスタによつて構
成された静電破壊防止素子、１４はアース、１７
は内部回路と接続する端子、１８はn+の拡散領
域とｐ型の基板とによる横方向npnトランジスタ
によつて構成された入力クランプ用トランジス
タ、１９は電源端子、ctはコンタクト部である。
このような構成に於いては、入力クランプ用ト
ランジスタ１８のベース電位より入力端子即ちボ
ンデイングパツドBPの電位が僅か低くなると、
ベース電流が流れるので、入力クランプ用トラン
ジスタ１８により端子１７の電位即ち静電破壊防
止素子１３のコレクタに相当するn+の拡散領域
の電位をクランプし、この拡散領域から基板への
少数キヤリアの注入を防止することができる。勿
論端子１７の電位もクランプされるので、内部回
路に過大な負の電圧が加わることを防止すること
ができる。
ランジスタ１８のベース電位より入力端子即ちボ
ンデイングパツドBPの電位が僅か低くなると、
ベース電流が流れるので、入力クランプ用トラン
ジスタ１８により端子１７の電位即ち静電破壊防
止素子１３のコレクタに相当するn+の拡散領域
の電位をクランプし、この拡散領域から基板への
少数キヤリアの注入を防止することができる。勿
論端子１７の電位もクランプされるので、内部回
路に過大な負の電圧が加わることを防止すること
ができる。
第５図は入力クランプ用トランジスタの概略断
面図を示すものであり、ｐ型の基板２０にn+の
拡散領域２１，２２が形成され、拡散領域２１が
エミツタに相当し、端子１７に接続され、拡散領
域２２は、第４図にも示すように、拡散領域２１
を包囲するように形成されているもので、コレク
タに相当し、電源端子１９に接続されている。こ
のようにエミツタ領域を包囲するようにコレクタ
領域が形成されているので、横方向npnトランジ
スタの接合面積の増大を図ることができる。又２
３は基板２０上のSiO2等の絶縁膜、２４，２５
はPSG（リンシリケートガラス）等の絶縁層であ
る。
面図を示すものであり、ｐ型の基板２０にn+の
拡散領域２１，２２が形成され、拡散領域２１が
エミツタに相当し、端子１７に接続され、拡散領
域２２は、第４図にも示すように、拡散領域２１
を包囲するように形成されているもので、コレク
タに相当し、電源端子１９に接続されている。こ
のようにエミツタ領域を包囲するようにコレクタ
領域が形成されているので、横方向npnトランジ
スタの接合面積の増大を図ることができる。又２
３は基板２０上のSiO2等の絶縁膜、２４，２５
はPSG（リンシリケートガラス）等の絶縁層であ
る。
前記の実施例は、ｐ型のシリコン等の半導体基
板を用いた場合についてのもので、内部回路とし
てはｎチヤネルのMOS型回路が構成されること
になるが、ｎ型の半導体基板を用いた場合にも適
用し得ることが勿論であり、その場合の拡散領域
や電源電圧極性等は前述の実施例と反対の導電型
式並びに極性となるものである。
板を用いた場合についてのもので、内部回路とし
てはｎチヤネルのMOS型回路が構成されること
になるが、ｎ型の半導体基板を用いた場合にも適
用し得ることが勿論であり、その場合の拡散領域
や電源電圧極性等は前述の実施例と反対の導電型
式並びに極性となるものである。
以上説明したように、本発明は、バツクゲート
電圧を加えない構成の半導体集積回路に於いて、
入力端子に直接又は抵抗を介して静電破壊防止素
子を接続し、その静電破壊防止素子を構成する拡
散領域と基板との接合が順方向となるような過大
入力が加えられるとき、入力クランプ用トランジ
スタによつて入力端子のレベルをクランプし、前
記接合を介して少数キヤリアが基板に注入される
ことを防止するものであり、過大入力に対して内
部回路を保護すると共に、少数キヤリアによるダ
イナミツク動作の内部回路の誤動作を防止するこ
とができるものである。
電圧を加えない構成の半導体集積回路に於いて、
入力端子に直接又は抵抗を介して静電破壊防止素
子を接続し、その静電破壊防止素子を構成する拡
散領域と基板との接合が順方向となるような過大
入力が加えられるとき、入力クランプ用トランジ
スタによつて入力端子のレベルをクランプし、前
記接合を介して少数キヤリアが基板に注入される
ことを防止するものであり、過大入力に対して内
部回路を保護すると共に、少数キヤリアによるダ
イナミツク動作の内部回路の誤動作を防止するこ
とができるものである。
第１図は従来の入力クランプ回路、第２図は第
１図の回路構成のチツプ上の概略パターン、第３
図は本発明の実施例の回路図、第４図は第３図の
回路構成のチツプ上の概略パターン、第５図は入
力クランプ用トランジスタの概略断面図である。 BPはボンデイングパツド、１１，１２は抵
抗、１３は静電破壊防止素子、１４はアース、１
７は内部回路と接続する端子、１８は入力クラン
プ用トランジスタ、１９は電源端子、ctはコンタ
クト部である。
１図の回路構成のチツプ上の概略パターン、第３
図は本発明の実施例の回路図、第４図は第３図の
回路構成のチツプ上の概略パターン、第５図は入
力クランプ用トランジスタの概略断面図である。 BPはボンデイングパツド、１１，１２は抵
抗、１３は静電破壊防止素子、１４はアース、１
７は内部回路と接続する端子、１８は入力クラン
プ用トランジスタ、１９は電源端子、ctはコンタ
クト部である。
Claims (1)
- １ 半導体基板に形成した拡散領域により静電破
壊防止素子を構成し、該静電破壊防止素子を入力
端子に直接又は抵抗を介して接続した半導体集積
回路に於いて、前記半導体基板に形成した拡散領
域をエミツタ及びコレクタとし、前記半導体基板
をベースとした入力クランプ用トランジスタを設
け、該入力クランプ用トランジスタのエミツタを
前記入力端子と内部回路との間に接続し、コレク
タを電源に接続したことを特徴とする入力クラン
プ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14624778A JPS5572081A (en) | 1978-11-27 | 1978-11-27 | Input clamping circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14624778A JPS5572081A (en) | 1978-11-27 | 1978-11-27 | Input clamping circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5572081A JPS5572081A (en) | 1980-05-30 |
| JPS6146989B2 true JPS6146989B2 (ja) | 1986-10-16 |
Family
ID=15403411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14624778A Granted JPS5572081A (en) | 1978-11-27 | 1978-11-27 | Input clamping circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5572081A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6153761A (ja) * | 1984-08-24 | 1986-03-17 | Hitachi Ltd | 半導体装置 |
| FR2575333B1 (fr) * | 1984-12-21 | 1987-01-23 | Radiotechnique Compelec | Dispositif de protection d'un circuit integre contre les decharges electrostatiques |
| JPS6271275A (ja) * | 1985-09-25 | 1987-04-01 | Toshiba Corp | 半導体集積回路 |
| JP2644342B2 (ja) * | 1989-09-01 | 1997-08-25 | 東芝マイクロエレクトロニクス株式会社 | 入力保護回路を備えた半導体装置 |
| JPH07283405A (ja) * | 1994-04-13 | 1995-10-27 | Toshiba Corp | 半導体装置の保護回路 |
| JP3332123B2 (ja) * | 1994-11-10 | 2002-10-07 | 株式会社東芝 | 入力保護回路及びこれを用いた半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5233486A (en) * | 1975-09-08 | 1977-03-14 | Siemens Ag | Circuit for protecting input terminal of mos ic |
| JPS52127149A (en) * | 1976-04-19 | 1977-10-25 | Toshiba Corp | Semiconductor circuit |
| JPS52128081A (en) * | 1976-04-21 | 1977-10-27 | Hitachi Ltd | Protection circuit for c-mos ic |
-
1978
- 1978-11-27 JP JP14624778A patent/JPS5572081A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5233486A (en) * | 1975-09-08 | 1977-03-14 | Siemens Ag | Circuit for protecting input terminal of mos ic |
| JPS52127149A (en) * | 1976-04-19 | 1977-10-25 | Toshiba Corp | Semiconductor circuit |
| JPS52128081A (en) * | 1976-04-21 | 1977-10-27 | Hitachi Ltd | Protection circuit for c-mos ic |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5572081A (en) | 1980-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920010845B1 (ko) | 반도체장치 | |
| JPS6358380B2 (ja) | ||
| JPH0945862A (ja) | 半導体素子 | |
| US4543593A (en) | Semiconductor protective device | |
| JPS6248901B2 (ja) | ||
| JPS6146989B2 (ja) | ||
| KR100553015B1 (ko) | 반도체장치 | |
| JP3018417B2 (ja) | 集積回路用保護装置 | |
| JPS61190972A (ja) | 半導体集積回路装置 | |
| JPS6211787B2 (ja) | ||
| JPH0766958B2 (ja) | 静電保護回路 | |
| JPH08306872A (ja) | Ｍｏｓ入力保護回路 | |
| JPS5916365A (ja) | 相補型半導体装置 | |
| JPH0770707B2 (ja) | Ｃｍｏｓ入力保護回路 | |
| JP4083481B2 (ja) | サージ保護回路 | |
| JP2901275B2 (ja) | 半導体集積回路装置 | |
| JP2599037B2 (ja) | 半導体集積回路 | |
| JPS645899Y2 (ja) | ||
| JPH0410228B2 (ja) | ||
| JPS59200454A (ja) | 静電破壊保護素子 | |
| JPH0471274A (ja) | 半導体集積回路 | |
| JPS6355871B2 (ja) | ||
| JPH02219260A (ja) | 半導体装置のノイズ障害防止装置 | |
| JPS62263670A (ja) | 半導体装置 | |
| JPH01218041A (ja) | 静電気保護素子 |